CN102521160A - 写缓冲检测器、写入数据的寻址方法、并行通道写入方法 - Google Patents

Abstract

本发明提供了一种基于写缓冲检测器的固态硬盘(SSD)控制器、写入数据的寻址方法和可选择的并行通道写入方法，实现了对数据的地址特征的准确判断，分别缓存连续地址数据和随机地址数据，基于上述不同数据类型写入不同的写入策略，提高了随机数据的写速度。该写缓冲检测器包括：地址减法器，用于将当前页地址与前一页地址进行减法运算，该地址减法器包括前一页地址寄存器和当前页地址寄存器，该前一页地址寄存器用于存储前一页的数据和地址，该当前页地址寄存器用于存储当前页的数据和地址；连续数据缓冲器，其大小设定为参数Sequential-Buffer-Size，用于将可能判定为连续性访问的数据进行缓存，若该连续数据缓冲器中的数据长度达到设定的参数，则判定该连续数据缓冲器中的数据为连续性数据；随机数据缓冲器，用于缓存随机访问的数据。

Description

写缓冲检测器、写入数据的寻址方法、并行通道写入方法

技术领域

本发明涉及数据存储领域，特别涉及一种具有写缓冲检测器(BufferDetector)的固态硬盘控制器、写入数据的寻址方法和并行通道写入方法。

背景技术

闪存技术的快速发展，将使得闪存存储器(快闪存储器)成为外存储器(secondary memory)的主导设备。相对于传统的硬盘，闪存存储器具有以下的主要优势：低功耗、抗冲击能力、高存储密度、非易失性、较快的访问速度。

目前闪存技术可以分为两类：NOR闪存存储器和NAND闪存存储器。NOR型拥有独立的数据线和地址线，能随机读取，可以单字节编程，但不能单字节擦除。但擦除时间较长，单位成本较高，可直接从闪存上读取代码并执行，适用于嵌入式***上代码的存储；NAND型数据和地址采用同一总线，串行工作。以页为单位进行读和编程以块为单位进行擦除。擦除时间相对于NOR型较短，单位成本较低。适用于存储***上数据的存储。

相对于传统硬盘，闪存存储技术器具体固有的缺陷：不能直接改写闪存存储器中的数据(write before erase)、较长的擦除时间(约1.5ms)、有限的擦除次数(单层式存储(SLC)通常可以擦除10万次，多层式存储(MLC)通常可以擦除1万次)。

为了解决上述缺陷，闪存存储器的控制器往往需要设计至少三个模块：闪存转换层(Flash Translation Layer)、垃圾回收(Garbage Collection)及磨损均衡(Wear Lever)。

Flash Translation Layer(FTL)用于实现从逻辑地址到物理地址的映射，如果需要改写，原先数据的物理页将被标记为无效状态(Invalid)，FTL寻找到新的物理页，将新的数据写入，并更新逻辑地址与物理地址的映射关系。根据映射粒度的粗细，FTL通常可以分为页层次转换(page level)、块层次转换(blocklevel)、混合转换(hybrid level)。页层次是任意逻辑地址到物理地址的映射，因此相当灵活，可以充分利用存储器的空间，尽可能延迟垃圾回收操作。但其最大的缺点是需要存储所有页对应的映射关系(address mapping information)，需要占用大量的RAM空间。以1G字节的闪存为例，就需要8M字节的RAM。块层次是逻辑块地址到物理块地址的映射，所以每一个逻辑地址只能映射到其所在逻辑块对应的物理块，而其对应的物理页地址则由该逻辑地址在块内的偏移量来决定(通常逻辑地址与物理地址块在块内的偏移量是一致的)。显然块层次转换不及页层次转换灵活，转换速度也不及页层次转换但其只需要存储块地址的映射信息。混合转换则结合了两种基本转换的特点，RAM中仍然存储块映射信息，但在每个块内页的映射是自由的，而块内的映射信息则存储在闪存存储器中页的非数据区域(space area)，所以混合型的地址映射灵活度介于页和块映射之间，但在映射复杂度和映射速度上是较慢的。

一种基于需求的cache页映射转换层(DFTL：A Flash Translation LayerEmploying Demand-based Selective Caching of Page-level Address Mappings)的提出，是为了充分利用页转换层的优势并解决其固有的缺点，通过LRU算法将部分最常用的页映射信息存储于RAM中(cache mapping table(CMT))，以减少RAM的需求；将其他大量的页映射信息存储于闪存存储器中，并在RAM中为闪存存储器中的地址映射信息维护映射信息索引(Global Translation Directory(GTD))。

目前闪存存储器在连续访问下的读写、随机访问的读(sequential read/write和random read)都有很好的性能，但是在随机访问下的写性能(random write)成为了一个瓶颈。有文献指出随机写性能的局限来自两个方面：有限的通道(通道)利用率以及随机写所产生的更多的垃圾回收过程(Full Merges)。

为了判定访问数据的连续性和随机性，本领域技术人员提出了Locality-Aware Sector Translation for NAND闪存存储器-Based storage Systems(LAST)。其方法是简单的判断每次数据请求的长度并与LAST设定的阈值相比较，小于阈值的判定为随机访问(random access)大于则为时序访问(sequentialaccess)。对于随机访问和连续访问LAST采用了不同的映射机制。然而当小于阈值长度的请求具有连续性时，LAST会将连续性误判为随机性。但是如果阈值过小，又容易将随机访问漏判。因此LAST具有其固有的局限性。

垃圾回收目前是在一个层(plane)上对于不同的块进行操作(当前技术的发展正在尝试在一个Die上进行)，将一个或者多个使用过的块中的有效页(validpage)复制到另外块的空页中，并将被复制的页标记为无效页(这个过程伴随着页映射信息的更新)。被复制的块中将不存在有效页，并将该块用于做擦除操作(erase)，从而得到新的空块(free block)，整个过程称为合并(Merge)。垃圾回收包含三种基本合并过程：交换(直接)合并(Switch Merge)、部分(PartialMerge)以及满合并(Full Merge)。Switch Merge的代价最小，因为待擦除的块中不含有有效页，因此不需要额外的读写操作，直接擦除即可；Partial Merge其次，一些有效页需要复制；Full Merge代价最大，需要复制的有效页数目等于一个块中页的总数目(Block Size)，因此将带来更多额外的读写操作。因为擦除时间较长，且擦除次数有限，所以合理的垃圾回收策略很重要。

基于上述分析，现有技术至少存在以下问题：1、LAST算法无法准确判断数据访问的连续性和随机性；2、由于现有技术无法准确判断数据访问的连续性和随机性，因此就无法根据判断的结果，采用不同的写入方式；3、随机访问下的写性能无法满足要求。

发明内容

本发明解决的问题是提出了一种固态硬盘控制器、写入数据的寻址方法和并行通道写入方法，实现了对数据的地址特征的准确判断，分别缓存连续地址数据和随机地址数据，并且基于上述不同的数据类型写入不同的寻址策略，并且提高了随机数据的写速度。

为解决上述问题，本发明提供一种写缓冲检测器，包括：

地址减法器，用于将当前页地址与前一页地址进行减法运算，所述地址减法器包括前一页地址寄存器和当前页地址寄存器，所述前一页地址寄存器用于存储前一页的数据和地址，所述当前页地址寄存器用于存储当前页的数据和地址；

连续数据缓冲器，其大小设定为参数，用于将可能判定为连续性访问的数据进行缓存，若所述连续数据缓冲器中的数据长度达到设定的参数，则判定所述连续数据缓冲器中的数据为连续性数据；

随机数据缓冲器，用于缓存随机访问的数据。

可选地，所述写缓冲检测器具有随机模式、连续模式和判定模式。

可选地，当所述写缓冲控制器处于连续模式时，若所述地址减法器的结果为1时，将所述写缓冲检测器将维持所述连续模式，且不需要再将前一页地址寄存器中的数据存入连续数据缓冲器；若地址减法器的结果不为1，则所述写缓冲检测器将进入随机模式。

可选地，当所述写缓冲控制器处于随机模式时，若地址减法器的结果为1，则所述若地址减法器的值为1，写缓冲控制进入判定模式，且前一页地址寄存器中的数据和地址被存入连续缓数据冲器，等待进一步的判定；

若地址减法器的结果不为1，写缓冲控制维持在随机模式，并将前一页地址寄存器中的数据和地址存入随机数据缓冲器，且判断是否需要将随机数据缓冲器的数据写入闪存存储器。

可选地，当所述写缓冲控制器处于判定模式时，若地址减法器的结果为1，将前一页地址寄存器中的数据和地址存入连续数据缓冲器，且判断连续数据缓冲器是否已满，若是，则将连续数据缓冲器中的数据以连续写方式写入闪存存储器，所述写缓冲控制器进入连续模式；

若所述地址减法器的结果不为1，连续数据缓冲器以及前一页地址寄存器中的数据会被判定为随机数据，并以随机写方式写入闪存存储器。

本发明还提供一种写入数据的物理寻址方法，当该数据为连续性数据时，在一个块内，按照物理地址的顺序将连续性数据写入；当一个块的连续性数据被写满后，搜索新的空块；当一个块的连续性数据未被写满时，该块处于被保护的状态；

当该数据为随机性数据时，跳过连续性数据所在的块，搜索任意一个空的页，将数据输入所述空的页。

相应地，针对随机性访问数据本发明还提供一种可选择的并行通道写入方法，并行使用多个状态为有效的通道，将数据存入闪存存储器。

可选地，当写缓冲器处于随机模式时，若地址减法器的结果不为1时，且若随机数据缓冲器中的数据项目有效的通道数目，则采用上述方法。

可选地，当写缓冲器处于判定模式时，若地址减法器的值不为1时，则连续数据缓冲器和前一页地址寄存器中的数据被判断为随机写入的数据，则采用上述方法。

与现有技术相比，本发明具有以下优点：

通过设置写缓冲检测器，对要写入的数据的地址特征进行准确判断，防止误判或漏判；

基于写缓冲检测器的结果，对不同类型的数据采用不同的写入寻址方式，可以减少垃圾回收的开销，从而提高写数据的性能。

另一方面，针对随机性数据采用的多通道并行写入方法，充分利用闪存不同的通道可以并行操作的特点，进一步提高随机性数据的写性能。

附图说明

图1是包含有本发明的基于写缓冲检测器的固态硬盘控制器的***结构示意图；

图2是本发明所涉及的写缓冲检测器的结构框图；

图3是图2的写缓冲检测器的三种工作模式转换关系图；

图4是本发明的写缓冲检测器对数据写入的程序流程简图；

图5是本发明的连续数据寻址方法示意图；

图6是本发明的随机写入数据寻址方法示意图；

图7是本发明提出的“可选择的多通道并行写入方法”的结构示意图；

图8是本发明提出的“可选择并行多通道技术”的工作流程图。

具体实施方式

本发明是一种基于写缓冲检测器的闪存转换层的设计方法，主要用于实现对写数据的地址特征的准确判断，分别缓存连续地址数据和随机地址数据。针对不同的数据类型采用不同的写入策略。因为随机数据的写是目前闪存性能上的瓶颈，本发明提出了可选择的并行多通道技术，以有效的提升随机数据的写性能。

以下结合具体的实施例对本发明的技术方案进行详细的说明。为了更好地参考本发明的技术方案，请结合图1所示的包含有本发明的写缓冲检测器的***结构示意图。上层文件***100通过控制器200、页转换层300和闪存存储器400。所述控制器200包括写缓冲检测器(Buffer Detector)201、地址映射信息缓存表(CMT，Cache Mapping Table)202、通道203。所述写缓冲检测器201包括连续数据缓冲器2011、随机数据缓冲器2012和地址减法器2013，其中所述地址减法器2013，用于将当前页地址与前一页地址进行减法运算，所述地址减法器2013包括前一页地址寄存器和当前页地址寄存器，所述前一页地址寄存器用于存储前一页的数据和地址，所述当前页地址寄存器用于存储当前页的数据和地址；

连续数据缓冲器2011，其大小设定为参数Sequential-Buffer-Size，用于将可能判定为连续性访问的数据进行缓存，若所述连续数据缓冲器2011中的数据长度达到设定的参数，则判定所述连续数据缓冲器2011中的数据为连续性数据；

随机数据缓冲器2012，用于缓存随机访问的数据。

包401是闪存存储器400器中存储层次的最高层，每个包401与通道203中的一个通道相连，并可以被包401内的不同芯片(Die)401所共享。每个包401包括多个芯片4011，每个芯片4011包括多个层4012，每个层4012包括多个寄存器4013和块4014，每个块4014内包括多个页4015。在闪存存储器控制器的基础上，本发明增加了写缓冲检测器(Buffer Detector)201的硬件结构。

当上层文件***100的请求为读时，本发明会先确认在写缓冲检测器201中是否含有该读请求的数据，若命中，直接从写缓冲检测器201中读取；若不能命中，则访问控制器200中的地址映射信息缓存表202，若命中，则从闪存存储器400中读取相应的数据。若不能命中，则从闪存存储器400中获得相应的映射信息，完成读数据的功能。

而当上层文件***100的请求为写时，本发明先确认会在写缓冲检测器201中是否含有该写请求的数据，若命中，直接在写缓冲检测器201中更新该数据；若不能命中，则将该数据及地址缓存于写缓冲检测器201中等待数据地址连续性的判断，并根据判断的不同结果做不同的处理。

图2所示的是写缓冲检测器的硬件组成，其中连续数据缓冲器2011和随机数据缓冲器2012分别由一组寄存器实现。地址减法器由两个寄存器构成，如图所示，连续数据缓冲器2011中存放数据的逻辑地址是连续的，而随机数据缓冲器2012中存放数据的逻辑地址是随机的。

图3所示为写缓冲检测器三种工作模式的转换关系图，在连续模式下，说明写入的数据已经被判定为连续访问的数据，当地址减法器的结果为1时，将维持该模式，且不需要再将前一页地址寄存器中的数据存入连续数据缓冲器。若不为1，写缓冲检测器将进入随机模式。在随机模式下，若地址减法器的值为1，写缓冲检测器进入判定模式，且前一页地址寄存器中的数据和地址被存入连续缓数据冲器，等待进一步的判定。若不为1，将写缓冲检测器维持在随机模式，并将前一页地址寄存器中的数据和地址存入随机数据缓冲器且判断是否需要将随机数据缓冲器的数据写入闪存存储器。在判定模式下，若地址减法器的值为1，将前一页地址寄存器中的数据和地址存入连续数据存储器，且判断连续数据存储器是否已满，若是，则写入闪存存储器，并进入连续模式。若不为1，连续数据存储器以及前一页地址寄存器中的数据会被判定为随机数据，并以随机写方式写入闪存存储器，尽管这些数据前后地址差值为1，但其数据长度达不到判定的参数(连续数据存储器中设定的参数)。

图4所示为写缓冲检测器的工作流程图。写缓冲检测器的初始状态设置为随机模式。当到来一个新的页(page，闪存存储器最小的读写单元)的数据(该数据对应的地址不在写缓冲检测器的所有寄存器中，即不会在写缓冲检测器中直接更新)时，该页的内容(包括数据和地址)存储于前一页地址寄存器中，地址减法器将前一页地址寄存器中对应数据的地址与前一页地址寄存器中对应数据的地址作减法。

如果当前写缓冲检测器处于连续模式(说明之前的数据已经判定为连续型的数据，且连续数据存储器中的数据已经通过连续数据的写入方式写入了闪存存储器)，若地址减法器的值为1，维持连续模式，则将前一页地址寄存器中的数据以连续写入方式写入闪存存储器，并将前一页地址寄存器中的内容拷入前一页地址寄存器中(地址减法器的更新)；若地址减法器的值不为1，说明当前数据的连续性被打破，仍然将前一页地址寄存器中的数据以连续写入的方式写入闪存存储器(尽管前一页地址寄存器与前一页地址寄存器中地址的连续性被打破，但前一页地址寄存器中的数据与其之前的数据仍然能保持连续性，因此是本次以连续方式写入的最后一个数据)，更新地址减法器(前一页地址寄存器拷入前一页地址寄存器)，将写缓冲检测器切换为随机模式。

如果写缓冲检测器处于判定模式(判定指对连续性的判定，说明此时连续数据存储器的状态既不空也不满，连续数据存储器中存在正在等待判定的数据，且尚未达到判定阈值“Sequential-Buffer-Size”的值)，若地址减法器的值为1，将前一页地址寄存器中的内容拷入连续数据存储器中，判断连续数据存储器是否已满，若是则将写缓冲检测器切换为连续模式，且将连续数据存储器中的数据以连续写入数据的方式写入闪存存储器；若地址减法器的值不为1，则将写缓冲检测器切换为随机模式，并在每个通道上以随机写入数据的方式将连续数据存储器中的数据写入闪存存储器。如果写缓冲检测器处于随机模式，若地址减法器的值为1，将写缓冲检测器切入判定模式，并将前一页地址寄存器中的内容拷入连续数据存储器中，等待进一步的判定；若地址减法器的值不为1，将前一页地址寄存器拷入随机数据缓冲器，判断当前随机数据缓冲器中的数据记录是否达到了当前可以使用的通道的数目，若是则每个通道上以随机写入数据的方式将连续数据存储器中的数据写入闪存存储器。

当该数据为连续性数据时，在一个块内，按照物理地址的顺序将连续性数据写入；当一个块的连续性数据被写满后，搜索新的空块；当一个块的连续性数据未被写满时，该块处于被保护的状态；

当该数据为随机性数据时，跳过连续性数据所在的块，搜索任意一个空的页，将数据输入所述空的页。

图5是本发明的连续数据写入方法寻址示意图，变量Addr_Pointer_Sequential用于存储前一数据的物理地址，在一个块内部，连续性写入方式总是保持物理地址的顺序性。当一个块写满后，只能搜索一个新的空块作为被写入的物理块。Addr_Pointer_Sequential的作用域是整个闪存存储器。

图6所示为本发明提出的一种随机写入数据的寻址方法，该方法说明在一个通道内部如何获取一个空的页。变量Addr_Pointer_Random是一个包含通道总数个元素的数组，Addr_Pointer_Random[i]是与第i个通道对应的元素。Addr_Pointer_Random[i]用于记录前一个随机写入数据的物理地址，Addr_Pointer_Random_Temp[i]用于搜寻当前需要随机写入的数据的物理地址，Addr_Pointer_Random_Temp[i]只要能搜索一个空的页就行，不管该页所在的块是否是空块。当Addr_Pointer_Random_Temp[i]发现所搜寻的块是Addr_Pointer_Sequential所处的物理块时，将跳过当前被搜寻的块，以实现对连续性写入的保护。

相应地，本发明还提供一种选择性并行通道写入方法，并行使用多个状态为有效的通道，将数据存入闪存存储器。

图7所示为本发明提出的“可选择并行多通道技术”的硬件示意图。其中展现了一种当前各个通道可能状态的实例：通道3、通道4、通道5、通道7和通道8为可用通道，通道1、通道2、通道6和通道7为不可用通道。被写入的数据并不局限于如图所示的随机数据缓冲器2012中的数据，也可以是连续数据存储器中被判定为随机性的数据，甚至可以是针对其他不同应用而要写入的数据。每一个通道状态的规定，包括使用与限制使用的条件也不是限制的。

图8是本发明提出的“可选择并行多通道技术”的工作流程图。注意图8所给出的只是针对闪存存储器多通道技术的一种具体的实现法案，我们在通道所对应的包中不能找到可以写入的空页时，将该通道暂停使用，标记为invalid，在做完相应的垃圾回收策略后，通道的状态可以被重置，应用者可以有其他的限定状态的方式。初始化时可以使用的通道数目等于通道的总数。写入时，本发明一次性利用最大可以使用的通道数目并发写入(在写入时通道的状态可能发生变化)，直到所有的数据全部写入。

综上，本发明通过设置写缓冲检测器，对要写入的数据的地址特征进行准确判断，防止误判或漏判；

基于写缓冲检测器的结果，对不同类型的数据采用不同的写入寻址方式，可以减少垃圾回收的开销，从而提高写数据的性能。

另一方面，针对随机性数据采用的多通道并行写入方法，充分利用闪存不同的通道可以并行操作的特点，进一步提高随机性数据的写性能

本发明的保护范围并不以上述实施方式为限，但凡本领域普通技术人员根据本发明所揭示内容所作的等效修饰或变化，皆应纳入权利要求书中记载的保护范围。

Claims (9)

1.一种写缓冲检测器，其特征在于，包括：

地址减法器，用于将当前页地址与前一页地址进行减法运算，所述地址减法器包括前一页地址寄存器和当前页地址寄存器，所述前一页地址寄存器用于存储前一页的数据和地址，所述当前页地址寄存器用于存储当前页的数据和地址；

连续数据缓冲器，其大小设定为参数Sequential-Buffer-Size，用于将可能判定为连续性访问的数据进行缓存，若所述连续数据缓冲器中的数据长度达到设定的参数，则判定所述连续数据缓冲器中的数据为连续性数据；

随机数据缓冲器，用于缓存随机访问的数据。

2.如权利要求1所述的写缓冲检测器，其特征在于，所述写缓冲检测器具有随机模式、连续模式和判定模式。

3.如权利要求2所述的写缓冲检测器，其特征在于，当所述写缓冲控制器处于连续模式时，若所述地址减法器的结果为1时，将所述写缓冲检测器将维持所述连续模式，且不需要再将前一页地址寄存器中的数据存入连续数据缓冲器；若地址减法器的结果不为1，则所述写缓冲检测器将进入随机模式。

4.如权利要求2所述的写缓冲检测器，其特征在于，当所述写缓冲控制器处于随机模式时，若地址减法器的结果为1，则写缓冲控制进入判定模式，且前一页地址寄存器中的数据和地址被存入连续缓数据冲器，等待进一步的判定；若地址减法器的结果不为1，写缓冲控制维持在随机模式，并将前一页地址寄存器中的数据和地址存入随机数据缓冲器，且判断是否需要将随机数据缓冲器的数据写入闪存存储器。

5.如权利要求2所述的写缓冲检测器，其特征在于，当所述写缓冲控制器处于判定模式时，若地址减法器的结果为1，将前一页地址寄存器中的数据和地址存入连续数据缓冲器，且判断连续数据缓冲器是否已满，若是，则将连续数据缓冲器中的数据以连续写方式写入闪存存储器，所述写缓冲控制器进入连续模式；

若所述地址减法器的结果不为1，连续数据缓冲器以及前一页地址寄存器中的数据会被判定为随机数据，并以随机写方式写入闪存存储器。

6.一种写入数据的物理寻址方法，其特征在于，当该数据为连续性数据时，在一个块内，按照物理地址的顺序将连续性数据写入；当一个块的连续性数据被写满后，搜索新的空块；当一个块的连续性数据未被写满时，该块处于被保护的状态；

当该数据为随机性数据时，跳过连续性数据所在的块，搜索任意一个空的页，将数据输入所述空的页。

7.一种可选择的并行通道写入方法，其特征在于，并行使用多个状态为有效的通道，将数据存入闪存存储器。

8.如权利要求7所述的可选择的并行通道写入方法，其特征在于，当写缓冲器处于随机模式时，若地址减法器的结果不为1时，且若随机数据缓冲器中的数据项目达到有效的通道数目，则采用上述方法。

9.如权利要求7所述的可选择的并行通道写入方法，其特征在于，当写缓冲器处于判定模式时，若地址减法器的值不为1时，则连续数据缓冲器和前一页地址寄存器中的数据被判断为随机写入的数据，则采用上述方法。

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