CN102496627A - 超高压bcd工艺中的ldmos结构 - Google Patents
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Abstract
本发明提供一种超高压BCD工艺中的LDMOS结构，位于P-衬底上的N-外延层中，其包括：第一高压P型体区，位于N-外延层表面；两个高压N+注入区，分别位于第一高压P型体区和漏极位置处；栅氧化层和多晶硅栅极，位于N-外延层上表面，与第一高压P型体区连接；层间介质层，覆盖N-外延层上表面，并在LDMOS结构的源极、漏极和多晶硅栅极位置处留出窗口；源极、漏极和栅极金属场板，分别位于层间介质层上，并且源极金属场板透过源极窗口与第一高压P型体区短接，漏极金属场板透过漏极窗口与漏极连接，栅极金属场板透过栅极窗口与多晶硅栅极连接。本发明不仅为高压器件提供了降低表面电场、提高耐压的场板，而且大幅降低多晶硅栅极的寄生电阻，提高栅极开关频率。
Description
技术领域
本发明涉及半导体器件技术领域，具体来说，本发明涉及一种超高压BCD工艺中的LDMOS结构。
背景技术
超高压LDMOS是指具有横向沟道结构和漂移区，耐压在300V～1200V的高压双扩散MOS结构。这类器件的漏极、栅极和源极都位于芯片的表面，而且通常做在硅片外延上，易于实现与各种低压器件的隔离与信号连接，是实现高压集成电路(HVIC)的重要器件。在应用于电力电子的HVIC时，LDMOS通常都用作开关器件在通态和关态之间来回切换，以最小的开关损耗来控制较大的功率负载。这意味着对于LDMOS除了对高击穿电压和低导通电阻的需求，对于开关频率特性也有着一定的要求。而对于LDMOS，其频率限制的本质在于栅极的充放电过程。
发明内容
本发明所要解决的技术问题是提供一种超高压BCD工艺中的LDMOS结构，不仅为高压器件提供了降低表面电场，提高耐压的场板，而且大幅降低多晶硅栅极的寄生电阻，提高栅极开关频率。
为解决上述技术问题，本发明提供一种超高压BCD工艺中的LDMOS结构，位于P-衬底上的N-外延层中，其包括：
第一高压P型体区，位于所述N-外延层表面；
两个高压N+注入区，分别位于所述第一高压P型体区中和所述LDMOS结构的漏极位置处；
栅氧化层和多晶硅栅极，位于所述N-外延层上表面，与所述第一高压P型体区相连接；
层间介质层，覆盖所述N-外延层的上表面，并在所述LDMOS结构的源极、漏极和所述多晶硅栅极位置处留出窗口；
源极金属场板，位于所述层间介质层上并且透过源极窗口与所述第一高压P型体区短接；
漏极金属场板，位于所述层间介质层上并且透过漏极窗口与所述LDMOS结构的漏极连接；以及
栅极金属场板，位于所述层间介质层上并且透过栅极窗口与所述多晶硅栅极连接。
可选地，所述LDMOS结构周围包括：
P-表面环，位于所述N-外延层表面，穿过所述LDMOS结构的源极和漏极之间。
可选地，所述P-表面环的个数为1～3个。
可选地，所述LDMOS结构周围还包括：
第二高压P型体区，位于所述N-外延层表面、所述第一高压P型体区的外侧；
深P+注入区，位于所述N-外延层中，与所述第二高压P型体区部分重合；以及
P-埋层区，位于所述深P+注入区的下方，并与所述P-衬底相接触，所述P-埋层区和所述深P+注入区形成PN结对通隔离。
可选地，所述层间介质层为一层或者多层金属互连的层间介质。
可选地，所述层间介质层为二氧化硅。
可选地，所述栅极金属场板为金属铝。
可选地，所述金属铝的厚度为1μm以上。
与现有技术相比，本发明具有以下优点：
本发明提出了在栅极上用金属覆盖的方法以获得较低的栅极寄生电阻。由于在多晶硅栅极上全部打孔并覆盖金属，通过对金属覆盖宽度的优化，不仅为高压器件提供了降低表面电场、提高耐压的场板，而且覆盖有金属的多晶硅栅极寄生电阻也将大幅降低，从而提高了LDMOS结构栅极开关频率。
附图说明
本发明的上述的以及其他的特征、性质和优势将通过下面结合附图和实施例的描述而变得更加明显，其中：
图1为本发明一个实施例的超高压BCD工艺中的LDMOS结构的剖面示意图；
图2为图1所示的LDMOS剖面结构对应的一部分器件的版图结构。
具体实施方式
下面结合具体实施例和附图对本发明作进一步说明，在以下的描述中阐述了更多的细节以便于充分理解本发明，但是本发明显然能够以多种不同于此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下根据实际应用情况作类似推广、演绎，因此不应以此具体实施例的内容限制本发明的保护范围。
本发明适用于各种超高压LDMOS栅极金属，不仅限于本实施例中图示的LDMOS结构。
超高压LDMOS结构在高频开关应用时，关态的高击穿电压和通态的低导通电阻是基本的要求，为获得低导通电阻而采用较大的沟道宽度是不可避免的选择。
对于常见的超高压LDMOS结构的多晶硅栅极，多采用只在引出处打孔并覆盖金属引线引出，而在整个多晶硅上并没有金属覆盖。在此通过一个公式来定性地分析一下影响截止频率fmax因素：
fmax＝1/(2πCox*R)式1
对于栅氧化层电容Cox有：
Cox＝εox*L*W/dox 式2
式1中fmax为截止频率，Cox为栅氧化层电容，R为多晶硅电阻，式2中εox为栅氧化层介电常数，L为沟道宽度方向的多晶硅长度，W为沟道长度方向的多晶硅宽度，dox则是栅氧化层厚度。
而栅极电阻由于充电时由多晶硅与金属的连接处向多晶硅的充电，相当于量个R/2的栅极电阻并联，可粗略计算为：
R＝1/4*R□*L/W 式3
将式2，3代入式1，可以得到截止频率fmax为：
fmax＝4dox/(2πεox*R□*L2)式4
由式4可知，截止频率fmax将与多晶硅栅长度L的平方成反比。当低导通电阻的需求造成L值很大时，截止频率将fmax大幅降低。
在式4中，截止频率fmax还与多晶硅方块电阻R□和栅氧化层介电常数εox成反比，与栅氧化层厚度dox成正比。但通常对于LDMOS器件来说，改变栅氧化层厚度dox或栅氧化层介电常数εox比较困难。多晶硅方块电阻R□一般在10ohm/sq左右，减小的空间也非常有限。而用金属栅代替多晶硅栅又会导致工艺集成的兼容性问题。
在此，图1为本发明一个实施例的超高压BCD工艺中的LDMOS结构的剖面示意图。其实现方法主要是在前道工艺完成后，淀积了较厚氧化层层间介质，采用了一层金属场板(Field Plate)层次，用湿法在较厚的氧化层层间介质上先开出了侧壁为斜坡的场板窗口，在窗口内打接触孔，覆盖金属。
图2为图1所示的LDMOS剖面结构对应的一部分器件的版图结构。在图2中，为了清楚表述各层次相互关系，截取的LDMOS结构100各层次之间呈层叠状错开标出。
请结合图1和图2来理解，如图所示，该超高压BCD工艺中的LDMOS结构100位于P-衬底101上的N-外延层102中，其可以包括：第一高压P型体区103、两个高压N+注入区104、栅氧化层和多晶硅栅极105、层间介质层106、源极金属场板107、漏极金属场板108以及栅极金属场板109。
其中，上述第一高压P型体区103位于N-外延层102表面。两个高压N+注入区104分别位于第一高压P型体区103中和LDMOS结构100的漏极位置处。栅氧化层和多晶硅栅极105，位于N-外延层102上表面，与第一高压P型体区103相连接。层间介质层106覆盖N-外延层102的上表面，并在LDMOS结构100的源极、漏极和多晶硅栅极105位置处留出窗口。源极金属场板107位于层间介质层106上并且透过源极窗口与第一高压P型体区103短接。漏极金属场板108位于层间介质层106上并且透过漏极窗口与LDMOS结构100的漏极连接。栅极金属场板109位于层间介质层106上并且透过栅极窗口与多晶硅栅极105连接。
在本实施例中，该LDMOS结构100周围可以包括1～3个P-表面环201，位于N-外延层102表面，穿过LDMOS结构100的源极和漏极之间。该LDMOS结构100周围还可以包括：第二高压P型体区202、深P+注入区203以及P-埋层区204。其中第二高压P型体区202位于N-外延层102表面、第一高压P型体区103的外侧。深P+注入区203位于N-外延层102中，与第二高压P型体区202部分重合。P-埋层区204位于深P+注入区203的下方，并与P-衬底101相接触，P-埋层区204和深P+注入区203形成PN结对通隔离。
在本实施例中，该LDMOS结构100不仅限于一层金属互连的器件，对于多层金属互连的LDMOS结构以同样的原理适用。即本发明中的层间介质层106可以为一层或者多层金属互连的层间介质，该层间介质层106可以为二氧化硅。
另外，栅极金属场板109可以为厚度在1μm以上的金属铝引线，其方块电阻约在30mohm/□附近。
本发明提出了在栅极上用金属覆盖的方法以获得低的栅极寄生电阻。高压工艺中通常都选用较厚的金属铝引线，常见的是厚度在1μm以上的铝金属引线，其方块电阻约在30mohm/□附近，这要比多晶硅电阻低了2个数量级以上。而金属在很厚的介质氧化层上，覆盖的金属增加的寄生电容也不会太大。与寄生电阻的大幅降低相比，可以忽略。
本发明提出了在栅极上用金属覆盖的方法以获得较低的栅极寄生电阻。由于在多晶硅栅极上全部打孔并覆盖金属，通过对金属覆盖宽度的优化，不仅为高压器件提供了降低表面电场、提高耐压的场板，而且覆盖有金属的多晶硅栅极寄生电阻也将大幅降低，从而提高了LDMOS结构栅极开关频率。
本发明虽然以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以做出可能的变动和修改。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何修改、等同变化及修饰，均落入本发明权利要求所界定的保护范围之内。
Claims (8)
1.一种超高压BCD工艺中的LDMOS结构(100)，位于P-衬底(101)上的N-外延层(102)中，其包括：
第一高压P型体区(103)，位于所述N-外延层(102)表面；
两个高压N+注入区(104)，分别位于所述第一高压P型体区(103)中和所述LDMOS结构(100)的漏极位置处；
栅氧化层和多晶硅栅极(105)，位于所述N-外延层(102)上表面，与所述第一高压P型体区(103)相连接；
层间介质层(106)，覆盖所述N-外延层(102)的上表面，并在所述LDMOS结构(100)的源极、漏极和所述多晶硅栅极(105)位置处留出窗口；
源极金属场板(107)，位于所述层间介质层(106)上并且透过源极窗口与所述第一高压P型体区(103)短接；
漏极金属场板(108)，位于所述层间介质层(106)上并且透过漏极窗口与所述LDMOS结构(100)的漏极连接；以及
栅极金属场板(109)，位于所述层间介质层(106)上并且透过栅极窗口与所述多晶硅栅极(105)连接。
2.根据权利要求1所述的LDMOS结构(100)，其特征在于，所述LDMOS结构(100)周围包括：
P-表面环(201)，位于所述N-外延层(102)表面，穿过所述LDMOS结构(100)的源极和漏极之间。
3.根据权利要求2所述的LDMOS结构(100)，其特征在于，所述P-表面环(201)的个数为1～3个。
4.根据权利要求3所述的LDMOS结构(100)，其特征在于，所述LDMOS结构(100)周围还包括：
第二高压P型体区(202)，位于所述N-外延层(102)表面、所述第一高压P型体区(103)的外侧；
深P+注入区(203)，位于所述N-外延层(102)中，与所述第二高压P型体区(202)部分重合；以及
P-埋层区(204)，位于所述深P+注入区(203)的下方，并与所述P-衬底(101)相接触，所述P-埋层区(204)和所述深P+注入区(203)形成PN结对通隔离。
5.根据权利要求4所述的LDMOS结构(100)，其特征在于，所述层间介质层(106)为一层或者多层金属互连的层间介质。
6.根据权利要求5所述的LDMOS结构(100)，其特征在于，所述层间介质层(106)为二氧化硅。
7.根据权利要求6所述的LDMOS结构(100)，其特征在于，所述栅极金属场板(109)为金属铝。
8.根据权利要求7所述的LDMOS结构(100)，其特征在于，所述金属铝的厚度为1μm以上。
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109671707A (zh) * | 2018-12-25 | 2019-04-23 | 电子科技大学 | 一种集成vdmos的jcd集成器件及其制备方法 |
| CN115064582A (zh) * | 2022-08-08 | 2022-09-16 | 北京芯可鉴科技有限公司 | 横向双扩散场效应晶体管、制作方法、芯片及电路 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20040178443A1 (en) * | 2003-03-10 | 2004-09-16 | Semiconductor Components Industries, Llc. | LDMOS transistor with enhanced termination region for high breakdown voltage with low on-resistance |
| CN102097469A (zh) * | 2009-12-10 | 2011-06-15 | 世界先进积体电路股份有限公司 | 半导体结构及其制造方法 |
| US20110278671A1 (en) * | 2010-05-11 | 2011-11-17 | Wei-Chieh Lin | Laterally diffused metal-oxide-semiconductor device |
| CN102280386A (zh) * | 2011-08-01 | 2011-12-14 | 上海先进半导体制造股份有限公司 | Ldmos晶体管结构及其形成方法 |
-
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Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20040178443A1 (en) * | 2003-03-10 | 2004-09-16 | Semiconductor Components Industries, Llc. | LDMOS transistor with enhanced termination region for high breakdown voltage with low on-resistance |
| CN102097469A (zh) * | 2009-12-10 | 2011-06-15 | 世界先进积体电路股份有限公司 | 半导体结构及其制造方法 |
| US20110278671A1 (en) * | 2010-05-11 | 2011-11-17 | Wei-Chieh Lin | Laterally diffused metal-oxide-semiconductor device |
| CN102280386A (zh) * | 2011-08-01 | 2011-12-14 | 上海先进半导体制造股份有限公司 | Ldmos晶体管结构及其形成方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109671707A (zh) * | 2018-12-25 | 2019-04-23 | 电子科技大学 | 一种集成vdmos的jcd集成器件及其制备方法 |
| CN115064582A (zh) * | 2022-08-08 | 2022-09-16 | 北京芯可鉴科技有限公司 | 横向双扩散场效应晶体管、制作方法、芯片及电路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C02 | Deemed withdrawal of patent application after publication (patent law 2001) | ||
| WD01 | Invention patent application deemed withdrawn after publication |
Application publication date: 20120613 |