CN102479721A - 晶体管及其形成方法 - Google Patents
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Abstract
一种晶体管形成方法，包括：提供衬底，所述衬底表面上形成有栅极结构；在所述衬底表面形成含有开口的硬掩膜层，所述硬掩膜层覆盖所述栅极结构的顶部和两侧，所述开口位于栅极结构两侧；以所述硬掩膜层为掩膜刻蚀所述衬底，在栅极结构两侧形成沟槽；形成填充满所述沟槽的应力层；在所述应力层表面形成保护层；去除所述硬掩膜层。相应地，本发明还提供采用上述方法形成的晶体管。通过本发明所提供的晶体管及其形成方法可以减小应力层在去除硬掩膜层的工艺中的损失，从而提高器件的性能。
Description
技术领域
本发明涉及半导体领域，特别涉及晶体管及其形成方法。
背景技术
通过控制载流子迁移率来提高半导体器件性能是半导体行业中受到广泛关注的技术。在该技术分类中的一个关键要素是控制晶体管器件沟道中的应力。如果可以适当控制应力，提高了载流子(n-沟道晶体管中的电子，p-沟道晶体管中的空穴)迁移率，就能提高驱动电流，因而应力可以极大地提高晶体管的性能。
应力衬垫技术在NMOS晶体管上形成张应力衬垫层(tensile stress liner)，在PMOS晶体管上形成压应力衬垫层(compressive stress liner)，从而增大了PMOS晶体管和NMOS晶体管的驱动电流，提高了电路的响应速度。据研究，使用双应力衬垫技术的集成电路能够带来24％的速度提升。
因为硅、锗具有相同的晶格结构，即“金刚石”结构，在室温下，锗的晶格常数大于硅的晶格常数，所以在PMOS晶体管的源、漏区形成硅锗(SiGe)可以引入硅和锗硅之间晶格失配形成的压应力，进一步提高压应力，提高PMOS晶体管的性能。相应地，在NMOS晶体管的源、漏区形成碳硅(CSi)可以引入硅和碳硅之间晶格失配形成的拉应力，进一步提高拉应力，提高NMOS晶体管的性能。
现有技术中，在PMOS晶体管的源漏区域形成锗硅(SiGe)的方法是，提供衬底，所述衬底表面形成有栅极结构；在所述衬底表面形成含有开口的硬掩膜层，所述开口的位置在栅极结构两侧；以所述硬掩膜层为掩膜刻蚀所述衬底，在栅极结构两侧形成沟槽；在所述沟槽内形成硅锗；去除所述硬掩膜层。但是在去除所述硬掩膜层的工艺中，会造成所形成的硅锗的损失，从而影响器件性能。以氮化硅为例，由于氮化硅与现代半导体工艺具有很高的兼容性，所以常被用来形成硬掩膜层，在用热磷酸湿法去除硬掩膜层的时候，会造成在源、漏区硅锗损失，从而影响器件性能。在公开号为CN10143190的中国专利申请中公开了一种通过控制刻蚀工艺控制所形成的沟槽的结构的方法，但是依然没有解决上述问题。
发明内容
有鉴于此，本发明解决的问题是提供一种可以减小晶体管栅极结构两侧应力层损失的晶体管形成方法。
为解决上述问题，本发明所提供的晶体管形成方法包括：提供衬底，所述衬底表面上形成有栅极结构；在所述衬底表面形成含有开口的硬掩膜层，所述硬掩膜层覆盖所述栅极结构的顶部和两侧，所述开口位于栅极结构两侧；以所述硬掩膜层为掩膜刻蚀所述衬底，在栅极结构两侧形成沟槽；形成填充满所述沟槽的应力层；在所述应力层表面形成保护层；去除所述硬掩膜层。
优选地，所述保护层的材料是氧化硅和氧化锗的组合，或是氧化硅、氧化锗、硅锗氧化物的组合。
优选地，所述应力层的材料是硅锗。
优选地，采用快速热氧化工艺形成所述保护层。
优选地，采用炉管氧化工艺形成所述保护层。
优选地，形成保护层的工艺的工艺参数是：温度700-1150℃，压强100-800Torr，通入气体为氧气，气体流量为0.1-100slm。
优选地，所述保护层的沉积时间为30-90s。
优选地，所述保护层的厚度为14-20埃。
优选地，所述硬掩膜层的材料是氮化硅。
优选地，去除所述硬掩膜层的工艺是湿法去除工艺。
优选地，采用外延工艺形成所述应力层。
优选地，形成应力层的外延工艺所采用的反应气体至少包括含硅气体和含锗气体。
优选地，所述含硅气体包括硅甲烷、硅乙烷或二氯硅甲烷。
优选地，所述含锗气体包括锗烷。
相应地，本发明还提供采用一种晶体管，本发明所提供的晶体管包括：衬底，所述衬底表面上形成有栅极结构；位于栅极两侧的沟槽，以及填充满所述沟槽的应力层；位于所述应力层表面的保护层。
优选地，对于PMOS晶体管，所述应力层的材料是硅锗。
优选地，对于NMOS晶体管，所述应力层的材料是碳硅。
优选地，所述保护层通过快速热氧化工艺或者炉管氧化工艺形成。
优选地，所述保护层的厚度是14-20埃。
与现有技术相比，本发明在应力层表面形成保护层，在去除硬掩膜的过程中，所述保护层可以保护应力层，从而减少应力层表面应力材料的损失，从而提高器件的性能。
附图说明
图1是本发明所提供的晶体管形成方法的流程示意图；
图2至图7是本发明的实施例的示意图。
具体实施方式
由背景技术可知，应力衬垫技术是一种有效提高载流子迁移速率从而提高半导体器件性能的手段，在形成应力层的步骤中，需要形成硬掩膜，但是在现有技术中，在去除硬掩膜时容易造成应力层表面的材料的损失，从而影响器件的性能。本发明的发明人对此问题进行研究，并在本发明中提出一种可以在去除硬掩膜时对应力层产生保护，从而减少应力层表面材料损失的晶体管形成方法。
图1是本发明所提供的晶体管形成方法的流程示意图，包括：
步骤S101，提供衬底，所述衬底表面上形成有栅极结构；
步骤S102，在所述衬底表面形成含有开口的硬掩膜层，所述硬掩膜层覆盖所述栅极结构的顶部和两侧，所述开口位于栅极结构两侧；
步骤S103，以所述硬掩膜层为掩膜刻蚀所述衬底，在栅极结构两侧形成沟槽；
步骤S104，形成填充满所述沟槽的应力层；
步骤S105，在所述应力层表面形成保护层；
步骤S106，去除所述硬掩膜层。
本发明在应力层表面形成保护层，在去除硬掩膜的过程中，所述保护层可以保护应力层，从而减少甚至避免应力层表面应力材料的损失，从而提高器件的性能。
为了使本领域技术人员更好的理解本发明，下面结合附图以及具体实施例对本发明进行详细说明。
需要说明的是，本发明所提供的晶体管形成方法既可以用于形成PMOS晶体管，也可以用于形成NMOS晶体管，在形成PMOS晶体管和形成NMOS晶体管的工艺中，不同之处在于应力层的材料不一样，通过氧化工艺所形成的保护层的材料也不一样。在本实施例中，示例性地以形成PMOS晶体管为例，对本发明进行阐述。
参考图2，提供衬底100，所述衬底100表面上形成有栅极结构。
所述栅极结构包括栅介质层210和位于所述栅介质层210上的栅极220。所述衬底100可以是硅、锗硅、绝缘体上硅等，所述衬底100包含隔离结构110，所述隔离结构110可以是氧化硅浅沟槽隔离结构，所述隔离结构110用于隔离半导体衬底表面所形成的器件。栅介质层210的材料可以是氧化硅或氧化铪等高k介质材料，栅极220的材料可以是掺杂多晶硅、金属、金属硅化物或其他导电材料。
参考图3，在所述衬底100表面形成含有开口的硬掩膜层101，所述硬掩膜层101覆盖所述栅极结构的顶部和两侧，所述开口位于栅极结构两侧。
所述开口用于在后续工艺中形成应力层。
所述硬掩膜层101的材料选择与衬底材料具有较大刻蚀选择比的材料，在本发明的实施例中，所述硬掩膜层101的材料是氮化硅。所述硬掩膜层101可以保护栅极结构和形成晶体管源、漏区之外的区域在后续刻蚀形成沟槽的步骤中不被损伤。
形成所述硬掩膜层101的步骤包括：形成覆盖所述衬底和栅极结构的顶部和两侧的氮化硅层；在所述氮化硅层表面形成含有开口的光刻胶，所述光刻胶的开口位于栅极结构的两侧待形成晶体管源、漏区的位置；以所述光刻胶层为掩膜刻蚀所述氮化硅层直至暴露衬底100，形成硬掩膜层101。
在后续形成应力层的工艺中，覆盖所述栅极结构的硬掩膜层101可以保护栅极结构的顶部和两侧不会形成应力层；在后续形成保护层的工艺中，覆盖所述栅极结构的硬掩膜层101可以保护栅极结构表面不会发生氧化反应，从而避免栅极宽度的损失。适当调整硬掩膜层101的厚度既可以达到上述保护栅极结构的功能，又可以有效减小应力层与栅极结构之间的距离，从而提高器件的性能。
在本发明的其他实施例中，还可以先在栅极结构表面形成一层薄膜介质层，以在后续刻蚀形成沟槽的步骤中对栅极结构进行进一步的保护。
进一步地，所述开口采用等离子刻蚀方法形成。
参考图4，以所述硬掩膜层101为掩膜刻蚀所述衬底100，在栅极结构两侧形成沟槽300。
利用本领域技术人员熟知的刻蚀方法，在栅极结构两侧的衬底100中刻蚀形成沟槽300，所述沟槽300的深度和宽度可以大于、小于或等于将要形成的源极区和漏极区的深度和宽度。在本实施例中，所述沟槽300的深度小于源极区和漏极区的深度，所述沟槽300的宽度大于源极区和漏极区的宽度。
所述刻蚀可以是任何常规刻蚀技术，比如化学刻蚀技术或者等离子体刻蚀技术，在本实施例中，采用等离子体刻蚀技术，采用CF4、CHF3、CH2F2、CH3F、C4F8或者C5F8中的一种或者几种作为反应气体。
刻蚀的工艺可以为等离子体刻蚀工艺，具体包括：选用电感耦合等离子体型刻蚀设备，在刻蚀过程中，例如刻蚀气体包括Ar以及CF4和CH2F2等含氟气体，CF4和CH2F2流量比为1∶1至1∶4，例如1∶2、1∶3。在反应室内同时通入上述气体，其中氩气He起到稀释刻蚀气体的作用，其流量为100sccm～500sccm。起刻蚀作用的气体中，CF4的流量为10sccm～200sccm；CH2F2的流量为10sccm～100sccm。反应室内将所述气体电离为等离子体的射频功率源的输出功率为100W～1000W，偏置电压源的输出功率为100W～1000W。反应室内的压力设置为5mTorr～20mTorr。所述刻蚀工艺还可以在其它刻蚀设备中进行，如电容耦合等离子体型刻蚀设备、感应耦合等离子刻蚀设备。
在本实施例中，可以通过控制刻蚀时间控制刻蚀深度。
参考图5，形成填充满所述沟槽300的应力层310。
在本实施例中，所述应力层310的材料是硅锗。所述应力层310的形成工艺是选择性外延生长工艺。所述选择性外延生长的腔室压强范围为1～20torr，温度范围为550～800℃。所述选择性外延生长的反应气体至少包含有含硅气体和含锗气体。
上述含硅气体的总流量范围为30～300sccm。所述含锗气体的流量范围为5～500sccm。所述反应气体中的含硅气体为硅甲烷、硅乙烷或二氯硅甲烷，所述含锗气体包括锗烷。本实施例中，所述含硅气体的总流量为200sccm，所述含锗气体的流量为300sccm。
进一步地，所述反应气体还可以包含有氯化氢或氢气，或者同时含有氯化氢和氢气，所述氯化氢气体的流量范围为50～200sccm，所述氢气的流量范围为5～50slm。本实施例中，所述氯化氢气体的流量为100sccm，所述氢气的流量为30slm。
其中，所述反应气体中加入氯化氢用以保证外延的选择性。因为在外延锗化硅生长过程中，只需要在沟槽300的硅表面外延生长，硬掩膜层101表面不需要形成锗化硅，所以通过加入氯化氢可以避免在硬掩膜层101表面形成锗化硅，以加强应力层的均匀性。
参考图6，在所述应力层310表面形成保护层320。
所述保护层320的形成工艺可以选择快速热氧化工艺或者炉管氧化工艺。
在形成所述保护层320的工艺中，应力层310表面部分材料被氧化形成氧化硅、氧化锗以及硅锗氧化物。快速热氧化工艺或者炉管氧化工艺的参数必须被严格控制，以避免氧化反应造成过多的硅锗损失，与此同时，所形成的保护层必须足够致密，以在后续去除硬掩膜层101的步骤中保护应力层310不被去除，此外，在形成足够致密的保护层320的同时，还需要避免硬掩膜层101被过多氧化以致无法去除。以反应室中的温度为例，如果温度过高，容易造成硬掩膜层101因为发生氧化反应而在后续步骤中难以去除，如果温度过低，可能无法形成足以在去除硬掩膜层101中保护应力层310的保护层320。本发明的发明人经过大量的实验研究，测量了在不同工艺条件下生长的保护层320在去除硬掩膜层101前、后的厚度，以及去除硬掩膜层101前、后应力层310的厚度，以及应力层310损失的厚度。下表为部分实验数据，形成下表中样品A、B、C表面的保护层320的工艺压强和气流相同，温度和沉积时间不相同，表内厚度的单位是埃。
由上表可以看出，考虑到在测量厚度中的测量误差，对样品A和B，在去除硬掩膜层过程中，没有引起应力层310的损失，应力层310总的损失是由氧化工艺引起的，因为对应力层310进行氧化得到的保护层320与应力层310的密度之比为0.44，所以氧化工艺引起的应力层310的损失量的计算方法是氧化形成的保护层320的厚度乘以0.44；样品C表面的保护层不足以在去除硬掩膜101的工艺中保护应力层不被损失，样品D表面没有保护层，应力层310的损失最大。发明人经过大量的实验发现，在去除硬掩膜层101过程中，通过合理调节形成保护层320的工艺，高达68％的应力层损失可以被避免，从而可以有效提高器件的性能。
发明人通过对大量实验数据进行分析，得出形成保护层320的优化的工艺参数是：温度700-1150℃，压强100-800Torr，通入气体为氧气，气体流量为0.1-100slm，保护层320的沉积时间为30-90s。形成的保护层320的厚度为14-20埃。采用上述工艺参数形成的保护层320在足以保护应力层在后续去除硬掩膜层的步骤中不被去除的同时，不会增加去除硬掩膜层的工艺的难度。
参考图7，去除所述硬掩膜层101。
采用湿法去除工艺去除硬掩膜层101，在本实施例中，采用热磷酸去除所述硬掩膜层101。因为应力层310表面形成有保护层320，所述上述去除硬掩膜层101的工艺不会引起应力层310的损失。
在后续步骤中还包括在栅极结构两侧掺杂形成源、漏等工艺，因为形成源、漏的工艺已为本领域技术人员所熟知，在此不再赘述。
本实施例中示意性地说明了在PMOS晶体管源、漏区形成硅锗应力层，并采用氧化工艺在硅锗应力层表面形成保护层以在后续去除氮化硅硬掩膜层的工艺中保护所述硅锗应力层不被损失的方法，在本发明的其他实施例中，所述应力层也可以采用其他材料，比如硅锗硼，或者表面覆盖有多晶硅层的硅锗合金。相应地，本发明所提供的晶体管形成方法也可以用于NMOS晶体管，其中应力层的材料可以选择碳硅等材料。
相应地，本发明还提供通过上述晶体管形成方法所形成的晶体管。请继续参考图7，本发明所提供的晶体管包括：衬底100，所述衬底100表面上形成有栅极结构；位于栅极两侧，位于栅极两侧的沟槽，以及填充满所述沟槽的应力层310；位于所述应力层310表面的保护层320。
其中，如果所形成的是PMOS晶体管，所述应力层310的材料是硅锗；如果形成的是NMOS晶体管，所述应力层310的材料是碳硅。
所述保护层320通过快速热氧化工艺或者炉管氧化工艺形成。所述保护层320的厚度是14-20埃。
综上，本发明通过在应力层表面形成保护层的方法，保护应力层不再后续工艺中被去除，从而减少应力层的损失，并提高器件的性能。
以上所述仅为本发明的具体实施例，为了使本领域技术人员更好的理解本发明的精神，然而本发明的保护范围并不以该具体实施例的具体描述为限定范围，任何本领域的技术人员在不脱离本发明精神的范围内，可以对本发明的具体实施例做修改，而不脱离本发明的保护范围。
Claims (19)
1.一种晶体管形成方法，其特征在于，包括：
提供衬底，所述衬底表面上形成有栅极结构；
在所述衬底表面形成含有开口的硬掩膜层，所述硬掩膜层覆盖所述栅极结构的顶部和两侧，所述开口位于栅极结构两侧；
以所述硬掩膜层为掩膜刻蚀所述衬底，在栅极结构两侧形成沟槽；
形成填充满所述沟槽的应力层；
在所述应力层表面形成保护层；
去除所述硬掩膜层。
2.依据权利要求1的晶体管形成方法，其特征在于，所述保护层的材料是二氧化硅和氧化锗的组合，或是氧化硅、氧化锗、硅锗氧化物的组合。
3.依据权利要求2的晶体管形成方法，其特征在于，采用快速热氧化工艺形成所述保护层。
4.依据权利要求2的晶体管形成方法，其特征在于，采用炉管氧化工艺形成所述保护层。
5.依据权利要求3或4的晶体管形成方法，其特征在于，形成保护层的工艺的工艺参数是：温度700-1150℃，压强100-800Torr，通入气体为氧气，气体流量为0.1-100slm。
6.依据权利要求5的晶体管形成方法，其特征在于，所述保护层的沉积时间为30-90s。
7.依据权利要求1的晶体管形成方法，其特征在于，所述保护层的厚度为14-20埃。
8.依据权利要求1的晶体管形成方法，其特征在于，所述硬掩膜层的材料是氮化硅。
9.依据权利要求8的晶体管形成方法，其特征在于，去除所述硬掩膜层的工艺是湿法去除工艺。
10.依据权利要求1的晶体管形成方法，其特征在于，所述应力层的材料是硅锗。
11.依据权利要求10的晶体管形成方法，其特征在于，采用外延工艺形成所述应力层。
12.依据权利要求10的晶体管形成方法，其特征在于，形成应力层的外延工艺所采用的反应气体至少包括含硅气体和含锗气体。
13.依据权利要求12的晶体管形成方法，其特征在于，所述含硅气体包括硅甲烷、硅乙烷或二氯硅甲烷。
14.依据权利要求12的晶体管形成方法，其特征在于，所述含锗气体包括锗烷。
15.一种晶体管，其特征在于，包括：
衬底，所述衬底表面上形成有栅极结构；
位于栅极两侧的沟槽，以及填充满所述沟槽的应力层；
位于所述应力层表面的保护层。
16.依据权利要求15的晶体管，其特征在于，对于PMOS晶体管，所述应力层的材料是硅锗。
17.依据权利要求15的晶体管，其特征在于，对于NMOS晶体管，所述应力层的材料是碳硅。
18.依据权利要求15的晶体管，其特征在于，所述保护层通过快速热氧化工艺或者炉管氧化工艺形成。
19.依据权利要求15的晶体管，其特征在于，所述保护层的厚度是14-20埃。
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| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |