CN102468303B - 半导体存储单元、器件及其制备方法 - Google Patents
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Abstract
本发明公开了一种半导体存储单元、器件及其制备方法。该半导体存储单元，包括：衬底；沟道区，位于衬底上方；栅区，位于沟道区上方；源区和漏区，位于衬底上方，沟道区的两侧；埋层，位于衬底和沟道区之间，由禁带宽度比沟道区材料的禁带宽度窄的材料构成。由于埋层的禁带宽度比沟道区材料的禁带宽度要窄，从而在埋层形成空穴势垒，存储在埋层中的空穴将面临势垒很难泄露出去。通过上述方法，可以提高采用浮体效应的存储单元的信息保持时间。
Description
技术领域
本发明涉及微电子技术领域，尤其涉及一种半导体存储单元、器件及其制备方法。
背景技术
微电子产品主要分为逻辑器件与存储器件两大类。作为存储器件的一个重要部分，动态随机访问存储器(DRAM)能够提供数据的高速读写操作，然而在掉电的情况下存储的信息很容易遗失，因此被称为挥发性的半导体存储器。在计算机***中，动态随机访问存储器一般介于高速微处理器和低速的非挥发性存储器之间，用于实现高速数据处理和低速数据访问存取的匹配。信息技术的不断发展使得发展高速、高密度的DRAM成为了目前存储技术研究的一个重要方向。
传统的动态随机访问存储器件一般由一个访问晶体管和一个电容(1T1C)所构成。电容用于数据的保存，而数据的读写由晶体管控制。随着器件尺寸的按比例缩小，常规的1T1C结构已经很难满足对晶体管的低泄露电流和电容的大存储能力的要求，同时无论是沟槽式电容还是堆栈式电容为了保证电容存储能力大于25pF，电容尺寸已经很难进行缩小。为此，寻找新的高速动态随机访问存储器结构成为了目前存储技术研究的热点。
目前，采用浮体效应的存储单元(FBC)因为其工艺上的全兼容和易于变比受到了业界的广泛关注。图1A为现有技术在SOI衬底上实现FBC单元的示意图。图1B为现有技术在体硅衬底上实现FBC单元的示意图。
图2为现有技术FBC单元的原理示意图。如图2所示：在器件编程情况下，给漏区施加一个大的正压Vd，给栅极施加一个晶体管的开启电压Vg，Vg＝Vd/4～Vd/2。在这种情况下，电子在从源区到漏区运动过程中获得较高的能量，在靠近漏区的高电场下发生碰撞电离产生电子空穴对，产生的空穴在将向衬底移动。因为二氧化硅(SOI情况)或者N型硅的存在使得空穴在移动向衬底时候碰到势垒，从而在靠近衬底的地方形成累积。由于空穴的累积造成衬底电势升高将导致晶体管的阈值电压减小，我们称此状态为写状态(“1”)，如果施加负电压给源区或者漏区，靠近衬底区存储的空穴将会被移去造成晶体管的阈值电压增大，我们称为擦状态(“0”)。这种“0”、“1”状态的组合将完成我们需要的数据的高速擦写操作。不同于常规的1T1C结构，这种基于浮体效应的存储结构完全消除了由于复杂电容结构所引起的工艺复杂性，因此可以实现存储单元的高密度的集成。
尽管FBC单元结构在工艺、高密度集成等方面的优点，它仍然面临着来自于数据保持时间方面的技术挑战。常规的FBC单元在掉电情况下，在靠近衬底附近存储的空穴很容易通过源区与衬底的PN结或者漏区与衬底的PN结泄露出去，造成FBC器件的信息保持时间很短。这种短的信息保持时间(小于1秒)，使得器件的刷新次数增大，从而使得功耗上升。
发明内容
(一)要解决的技术问题
本发明的目的在于解决现有技术中浮体存储单元在掉电情况下，在靠近衬底附近存储的空穴很容易通过源区与衬底的PN结或者漏区与衬底的PN结泄露出去，从而导致FBC较短的数据保持时间的技术问题，从而提供一种半导体存储单元、器件及其制备方法。
(二)技术方案
由于在半导体存储器件中，空穴保持时间的长短主要取决于在空穴保存位置上的空穴势垒深度以及通过源漏区PN结泄露电流的大小，因此，可以通过引入窄禁带宽度的衬底材料来提供大的空穴势垒，优选地，还可以通过在源漏结区下方***绝缘层的结构来减小PN结的面积。
(三)有益效果
本发明所公开的存储单元和器件中，在编程情况下空穴将存储在具有较大价带能带漂移的窄禁带宽度的衬底材料埋层中，该势垒可以有效降低空穴向源/漏端的移动速度，提高数据保持时间。同时，该结构中通过在源漏结正下方引入绝缘层可以有效减小PN结的接触面积，从而有效抑制PN结的泄露电流。通过这些措施，将有效提高数据的保持特性，减小DRAM存储器件的刷新次数，也有益于减小功耗。同时，本发明提出的新结构的工艺与常规的逻辑工艺完全兼容，将更有利于高密度三维的工艺集成。
附图说明
图1A为现有技术在SOI衬底上实现FBC单元的示意图；
图1B为现有技术在体硅衬底上实现FBC单元的示意图；
图2为现有技术FBC单元的原理示意图；
图3为根据本发明实施例一半导体存储单元的示意图；
图4为根据本发明实施例二半导体存储单元的示意图.
图5为图4中半导体存储器件垂直沟道方向的能带示意图；
图6为本发明实施例二半导体存储单元在SOI衬底上的示意图；
图7为根据本发明实施例四半导体存储装置制备方法的流程图；
图8为根据本发明实施例五以体FinFET结构为例给出了一种实现该新存储单元的工艺流程示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。
实施例一：
图3为根据本发明实施例一半导体存储单元的示意图。如图3所示，该半导体存储单元包括：衬底；位于所述衬底上方的沟道区；位于所述沟道区上方的栅区；位于所述衬底上方，所述沟道区的两侧的源区和漏区；位于所述衬底和沟道区之间，由禁带宽度比所述沟道区材料的禁带宽度窄的材料构成的埋层。
本实施例中，所述沟道区的材料为Si或应力硅，所述埋层的材料为Ⅳ族材料或III-V族材料，例如SixGe1-x，Ge，GaN，或InP；或所述沟道区的材料为SixGe1-x，所述埋层的材料为Ge。
由于埋层的禁带宽度比所述沟道区材料的禁带宽度要窄，沟道区和埋层在价带存在一个很大的偏移(Valance band offset)，从而在埋层形成空穴势垒，所以存储在埋层中的空穴将面临势垒很难泄露出去。通过上述方法，可以提高FBC器件的信息保持时间。
实施例二：
本实施例将在实施例一的基础上，对技术方案进一步优化。
图4为根据本发明实施例二半导体存储单元的示意图。如图4所示的半导体存储单元中，在所述源/漏区与衬底之间，所述埋层的两侧，还包括绝缘层。优选地，上述绝缘层还部分的位于所述沟道区与衬底之间。该绝缘层的材料为下列材料中的一种：GexOy，SiO2，SiC，SixNy。该绝缘层可以有效减小PN结的面积，从而有效减小从衬底到源区以及从衬底到漏区的PN结泄露电流。
图5为本发明实施例二半导体存储单元在图4垂直沟道方向的切面上的能带示意图。由图5可以看出，锗硅埋层明显提高了空穴的势垒。
本实施例也可以应用于SO1衬底的情况，如图6所示。此外，本实施例可以应用于平面结构器件，也可以应用于非平面器件如FinFET，3D结构等。在本实施例中，栅介质材料可以采用常规的SiO2，SiOxNy等材料，也可以采用高介电常数材料，如HfSiOxNy，HfO，AlO等，或者采用上述材料构成的混合结构如SiO2/HfSiON等。其中的栅电极材料可以采用传统的多晶硅栅电极、金属栅电极、硅化物、氮化物等或者其多层结构的组合。
本实施例提供的半导体存储单元，在编程情况下空穴将存储在具有较大价带能带漂移的窄禁带宽度的衬底材料埋层中，该势垒可以有效降低空穴向源/漏端的移动速度，提高数据保持时间。同时，该结构中通过在源漏结正下方引入绝缘层可以有效减小PN结的接触面积，从而有效抑制PN结的泄露电流。通过这些措施，将有效提高数据的保持特性，减小DRAM存储器件的刷新次数，也有益于减小功耗。
实施例三：
本实施例提供了一种半导体存储装置，该存储装置可以包含一个或多个实施例或实施例二公开的半导体存储单元，并获得相应地技术效果。
实施例四：
图7为根据本发明实施例四半导体存储装置制备方法的流程图。如图7所示，本实施例包括：
步骤S702，在衬底上沉积由禁带宽度比沟道区材料的禁带宽度窄的材料构成的埋层；
步骤S704，在埋层上外延或者淀积沟道层；
步骤S706，淀积光刻胶，并通过曝光、显影获得最终的栅刻蚀掩膜层；
步骤S708，利用栅刻蚀掩膜层进行刻蚀，形成沟道区，同时回填二氧化硅完成存储单元隔离；
步骤S710，制备栅区、源区和漏区，并进行栅/源/漏极的***引线连接。
本实施例通过在衬底和沟道区沉积埋层，从而在埋层和衬底之间形成势垒，该势垒可以有效降低空穴向源/漏端的移动速度，提高数据保持时间。
实施例五：
图8为根据本发明实施例五以体FinFET结构为例给出了一种实现该新存储单元的工艺流程示意图。具体包括了：
1)形成窄禁带宽度的SixGe1-x埋层，并在其上外延或者淀积硅沟道层；
2)刻蚀锗硅埋层/硅沟道层并露出埋层；
3)选择性的部分刻蚀锗硅层；
4)采用氧化或者淀积二氧化硅的方法形成存储单元之间的隔离区；
5)获得最终的栅刻蚀掩膜层定义；
6)刻蚀形成硅沟道同时回填二氧化硅完成单元隔离；
7)淀积栅绝缘材料和栅电极材料；
8)完成栅电极和栅介质的刻蚀；
9)源漏注入，栅/源/漏极的***引线连接以及最终完成存储单元的制备。
由上述可知，在本发明的实施例中，综合利用了具有较大价带漂移的窄禁带材料SixGe1-x作为空穴的存储层，利用源、漏结正下方引入绝缘层来减小PN结的接触面积，这些措施将有效的抑制PN结的泄露电流，提高数据的保持特性，减小DRAM存储器件的刷新次数，也有益于减小功耗。同时，本发明提出的无电容结构，完全避免了常规1T1C结构中的电容结构的复杂工艺。该新结构的工艺与常规的逻辑工艺完全兼容，将更有利于高密度三维的工艺集成。
以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (12)
1.一种半导体存储单元，其特征在于，该半导体存储单元为无电容结构，包括：
衬底；
沟道区，位于所述衬底上方，由沟道层利用栅刻蚀掩膜层刻蚀形成，其中，所述栅刻蚀掩膜层是由淀积的光刻胶通过曝光、显影获得的，该沟道区的两侧回填二氧化硅完成半导体存储单元的隔离；
栅区，位于所述沟道区上方；
源区和漏区，位于所述衬底上方，所述沟道区的两侧；
埋层，位于所述衬底和沟道区之间，由禁带宽度比所述沟道区材料的禁带宽度窄的材料构成；以及
所述埋层两侧的绝缘层，该绝缘层位于所述源/漏区与衬底之间且部分的还位于所述沟道区与衬底之间，其制备工艺包括：采用曝光光刻的方法刻蚀沟道层和所述埋层；选择性地刻蚀所述沟道层下方的埋层；采用氧化或淀积的方法在所述埋层的两侧，所述源/漏区与衬底之间及所述沟道层下方的被选择性地刻蚀的埋层的区域沉积绝缘层。
2.根据权利要求1所述的半导体存储单元，其特征在于：
所述沟道区的材料为Si，所述埋层的材料为Ⅳ族材料或III-V族材料；或
所述沟道区的材料为SixGe1-x，所述埋层的材料为Ge。
3.根据权利要求2所述的半导体存储单元，其特征在于，所述沟道区材料为应力硅。
4.根据权利要求2所述的半导体存储单元，其特征在于：
所述Ⅳ族材料包括下列材料中的一种：SixGe1-x，Ge；
所述III-V族材料包括下列材料中的一种：GaN，InP。
5.根据权利要求1所述的半导体存储单元，其特征在于：
所述绝缘层的材料为下列材料中的一种：GexOy，SiO2，SiC,SixNy。
6.根据权利要求1所述的半导体存储单元，其特征在于：
所述衬底为SOI衬底或体硅衬底。
7.根据权利要求1所述的半导体存储单元，其特征在于，所述栅区包括：
栅介质，形成于所述沟道区的上方；和
栅电极，形成于所述栅介质的上方。
8.根据权利要求7所述的半导体存储单元，其特征在于：
所述栅介质，由下列材料中的一种或多种构成：SiO2，SiOxNy，HfSiOxNy；和
栅电极，由下列材料中的一种或多种构成：多晶硅栅电极、金属栅电极、硅化物、氮化物。
9.一种半导体存储装置，其特征在于，包括多个权利要求1至8中任一项所述的半导体存储单元。
10.一种半导体存储装置的制备方法，其特征在于，用于制备权利要求9所述的半导体存储装置，包括：
在衬底上沉积由禁带宽度比沟道区材料的禁带宽度窄的材料构成的埋层；
在所述埋层上外延或者淀积沟道层；
形成沟道区下部绝缘层，包括：采用曝光光刻的方法刻蚀沟道层和所述埋层；选择性地刻蚀所述沟道层下方的埋层；采用氧化或淀积的方法在所述埋层的两侧，所述源/漏区与衬底之间及所述沟道层下方的被选择性地刻蚀的埋层的区域沉积绝缘层；
淀积光刻胶，并通过曝光、显影获得最终的栅刻蚀掩膜层；
利用所述栅刻蚀掩膜层进行刻蚀，形成沟道区，同时回填二氧化硅完成存储单元隔离；
制备栅区、源区和漏区，并进行栅/源/漏极的***引线连接。
11.根据权利要求10所述的半导体存储装置的制备方法，其特征在于，
所述沟道区的材料为Si或应力硅，所述埋层的材料为Ⅳ族材料或III-V族材料；或
所述沟道区的材料为SixGe1-x，所述埋层的材料为Ge。
12.根据权利要求10所述的半导体存储装置的制备方法，其特征在于，所述绝缘层的材料为下列材料中的一种：GexOy，SiO2，SiC,SixNy。
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