CN102468238A - 具有金属栅极的半导体元件及其制作方法 - Google Patents

Abstract

本申请公开了一种具有金属栅极的半导体元件及其制作方法，该金属栅极的半导体元件包含提供基底，该基底上形成有至少一半导体元件与覆盖该半导体元件的接触洞蚀刻停止层与介电层，且该半导体元件至少包含一虚置栅极。进行虚置栅极移除步骤，以于该半导体元件内形成至少一开口，该虚置栅极移除步骤同时移除部分该接触洞蚀刻停止层，使该接触洞蚀刻停止层的顶部低于该半导体元件与该介电层而形成多个凹槽。之后进行凹槽移除步骤，以于该基底上形成约略平坦的介电层表面。

Description

具有金属栅极的半导体元件及其制作方法

技术领域

本发明涉及一种具有金属栅极(metal gate)的半导体元件及其制作方法，尤指一种实施后栅极(gate last)工艺的具有金属栅极的半导体元件及其制作方法。

背景技术

随着CMOS元件尺寸持续微缩，传统方法中利用降低栅极介电层的厚度，例如降低二氧化硅层的厚度，以达到最佳化目的的方法，面临到因电子的穿遂效应(tunneling effect)而导致漏电流过大的物理限制。为了有效延展逻辑元件的世代演进，高介电常数(high-K)材料因具有可有效降低物理极限厚度，并且在相同的等效氧化厚度(equivalent oxide thickness，以下简称为EOT)下，有效降低漏电流并实现等效电容以控制沟道开关等优点，而被用以取代传统二氧化硅层或氮氧化硅层作为栅极介电层。

而传统的多晶硅栅极则因硼穿透(boron penetration)效应，导致元件效能降低等问题；且多晶硅栅极也遭遇难以避免的耗层效应(depletion effect)，使得等效的栅极介电层厚度增加、栅极电容值下降，进而导致元件驱动能力的衰退等困境。故目前便有新的栅极材料被研制生产，其利用双功能函数(double work function)金属来取代传统的多晶硅栅极，用以作为匹配high-K栅极介电层的控制电极。

双功能函数金属栅极与NMOS元件搭配，则与PMOS元件搭配，因此使得相关元件的整合技术以及工艺控制更加复杂，且各材料的厚度与成分控制要求亦更加严苛。双功函数金属栅极的制作方法可概分为前栅极(gate first)工艺及后栅极(gate last)工艺两大类，其中前栅极工艺会在形成金属栅极后始进行源极/漏极超浅结面活化回火以及形成金属硅化物等高热预算工艺，因此使得材料的选择与调整面临较多的挑战。为避免上述高热预算环境并获得较宽的材料选择，业界提出以后栅极工艺取代前栅极工艺的方法。

而已知的后栅极工艺中，是先形成虚置栅极(dummy gate)或取代栅极(replacement gate)，并在完成一般MOS晶体管的制作后，将虚置/取代栅极移除而形成栅极凹槽(gate trench)，再依电性需求于栅极凹槽内填入不同的金属。由此可知，后栅极工艺虽可避免源极/漏极超浅结面活化回火以及形成金属硅化物等高热预算工艺，而具有较宽广的材料选择，但仍面临复杂工艺的整合性等可靠度要求。

发明内容

因此，本发明的目的是在于提供一种实施后栅极工艺的具有金属栅极的半导体元件制作方法。

根据本发明所提供的权利要求，提供一种具有金属栅极的半导体元件的制作方法，该方法首先提供基底，该基底上形成有至少一半导体元件与覆盖该半导体元件的接触洞蚀刻停止层(contact etch stop layer，以下简称为CESL)与介电层，且该半导体元件至少包含一虚置栅极。随后进行虚置栅极移除步骤，以于该半导体元件内形成至少一开口。该虚置栅极移除步骤同时移除部分该CESL，使该CESL的顶部低于该半导体元件与该介电层而形成多个凹槽。而在形成该开口与这些凹槽之后，进行凹槽移除步骤，以于该基底上形成约略平坦的介电层表面。

根据本发明所提供的权利要求，另提供一种具有金属栅极的半导体元件的制作方法，该方法首先提供基底，该基底上形成有至少一第一晶体管、第二晶体管、覆盖该第一晶体管与该第二晶体管的CESL与介电层。接下来进行第一虚置栅极移除步骤，以于该第一晶体管内形成第一开口。该第一虚置栅极移除步骤同时移除部分该CESL，使该CESL的顶部低于该第一晶体管与该介电层，而形成多个第一凹槽。在形成该第一开口与这些第一凹槽之后，进行第一蚀刻工艺，移除部分该介电层，使该介电层表面与这些第一凹槽底部共平面，随后于该第一开口内形成第一金属层。接下来进行第二虚置栅极移除步骤，以于该第二晶体管内形成第二开口，随后于该第二开口内形成第二金属层。

根据本发明所提供的权利要求，还提供一种具有金属栅极的半导体元件的制作方法，该方法首先提供基底，该基底上形成有至少一第一晶体管、第二晶体管、覆盖该第一晶体管与该第二晶体管的CESL与介电层。随后，进行第一虚置栅极移除步骤，以于该第一晶体管内形成第一开口，该第一虚置栅极移除步骤同时移除部分该CESL。在形成该第一开口之后，于该第一开口内形成第一金属层。接下来进行第二虚置栅极移除步骤，以于该第二晶体管内形成第二开口，该第二虚置栅极移除步骤同时移除部分该CESL。在形成该第二开口之后，在该第二开口内形成第二金属层，随后于该基底上形成填充金属层，且该填充金属层至少填满该第二开口。形成该填充金属层之后，依序进行金属化学机械抛光步骤，以移除部分该填充金属层，以及进行非选择性金属化学机械抛光步骤，使该CESL、该介电层与该填充金属层共平面。

根据本发明所提供的权利要求，还提供一种具有金属栅极的半导体元件，该半导体元件包含有基底、形成于该基底上的金属栅极、形成于该金属栅极侧壁的间隙壁、覆盖该间隙壁的CESL与介电层，该CESL的顶部低于该间隙壁顶部与该介电层而形成有至少一凹槽。该半导体元件还包含至少一填满该凹槽的金属层。

根据本发明所提供的具有金属栅极的半导体元件的制作方法，形成在CESL内的凹槽可通过凹槽移除步骤，例如进行于形成金属层之前的蚀刻工艺或进行于形成金属层之后的二阶段平坦化工艺等被移除，因此可避免形成于凹槽内的金属层在后续工艺中影响半导体元件的电性表现等问题。

附图说明

图1至图4为本发明所提供的具有金属栅极的半导体元件的制作方法的第一优选实施例的示意图；

图5至图7为本发明所提供的具有金属栅极的半导体元件的制作方法的第二优选实施例的示意图；

图8至图12为本发明所提供的具有金属栅极的半导体元件的制作方法的第三优选实施例的示意图；

图13为本第三优选实施例的变化型的示意图；

图14至图17为本发明所提供的具有金属栅极的半导体元件的制作方法的第四优选实施例的示意图；以及

图18为本第四优选实施例的变化型的示意图。

附图标记说明

100、200、300、400                    基底

102、202、302、402                    浅沟隔离

104、204、304、404                    栅极介电层

306、406                              虚置栅极

110、210、310、410                    第一有源区域

112、212、312、412                    第二有源区域

120、220、320、420                    第一导电型晶体管

122、222、322、422                    第二导电型晶体管

130、230、330、430                    第一轻掺杂漏极

132、232、332、432                    第二轻掺杂漏极

134、234、334、434                    间隙壁

136、336a、336b                       间隙壁凸出部分

338a、338b、438a、438b                图案化硬掩模

140、240、340、440                    第一源极/漏极

142、242、342、442                    第二源极/漏极

144、244、344、444                    金属硅化物

150、250、350、450                    接触洞蚀刻停止层

152、252、352、452                    层间介电层

154、254、354a、354b、454a、454b      凹槽

156、356a、356b、456a、456b           虚置栅极移除步骤

158、358a、358b                       稀释氟化氢蚀刻工艺

258a、458a                            金属化学机械抛光工艺

258b、458b                            非选择性化学机械抛光工艺

160、260、360、460                    第一开口

162、262、362、462                    第二开口

170、270、370、470                    第一金属层

172、272、372、472                    第二金属层

174、274、374、474                    填充金属层

180、280、380、480                    第一金属栅极

182、282、382、482                    第二金属栅极

具体实施方式

请参阅图1至图4，图1至图4为本发明所提供的具有金属栅极的半导体元件的制作方法的第一优选实施例的示意图。如图1所示，首先提供基底100，如硅基底、含硅基底或硅覆绝缘(silicon-on-insulator，SOI)基底等，基底100表面定义有第一有源区域110与第二有源区域112，且基底100内形成有多个用以电性隔离第一有源区域110与第二有源区域112的浅沟绝缘(shallow trench isolation，以下简称为STI)102。接下来于第一有源区域110与第二有源区域112内的基底100上分别形成第一导电型晶体管120与第二导电型晶体管122。在本优选实施例中，第一导电型晶体管120为P型晶体管；而第二导电型晶体管122则为N型晶体管，但本领域的一般技术人员应知反之亦可。由此可知本优选实施例所提供的半导体元件为互补式金属氧化物半导体(complementary metal-oxide semiconductor，CMOS)晶体管元件。

如图1所示，第一导电型晶体管120与第二导电型晶体管122各包含栅极介电层104、虚置栅极(图未示)如多晶硅层、与图案化硬掩模(图未示)。在本优选实施例中，栅极介电层104可为传统的二氧化硅层，亦可为高介电常数(high-K)栅极介电层，而此high-K栅极介电层选自氮化硅(SiN)、氮氧化硅(SiON)以及金属氧化物所组成的群组，其中金属氧化物则包含氧化铪(hafnium oxide，HfO)、硅酸铪氧化合物(hafnium silicon oxide，HfSiO)、硅酸铪氮氧化合物(hafnium silicon oxynitride，HfSiON)、氧化铝(aluminum oxide，AlO)、氧化镧(lanthanum oxide，LaO)、铝酸镧(lanthanum aluminum oxide，LaAlO)、氧化钽(tantalum oxide，TaO)、氧化锆(zirconium oxide，ZrO)、硅酸锆氧化合物(zirconium silicon oxide，ZrSiO)、或锆酸铪(hafnium zirconiumoxide，HfZrO)等。

请继续参阅图1。第一导电型晶体管120与第二导电型晶体管122分别包含第一轻掺杂漏极(light doped drain，以下简称为LDD)130与第二LDD132、间隙壁134、与第一源极/漏极140与第二源极/漏极142。间隙壁134可为包含氧化硅(SiO)或高温氧化硅层(high temperature oxide，HTO)等介电材料的单层结构或氧化硅-氮化硅-氧化硅(oxide-nitride-oxide，ONO)复合膜层结构。另外，在本优选实施例中，亦可利用选择性外延生长(selective epitaxialgrowth，以下简称为SEG)方法来制作第一源极/漏极140与第二源极/漏极142。例如，当第一导电型晶体管120为P型晶体管，而第二导电型晶体管122为N型晶体管时，可利用包含有锗化硅(SiGe)的外延层以及包含有碳化硅(SiC)的外延层分别制作第一源极/漏极140与第二源极/漏极142，以利用外延层与沟道硅之间的应力作用进一步改善电性表现。此外，第一源极/漏极140与第二源极/漏极142表面分别包含有金属硅化物144。而在形成第一导电型晶体管120与第二导电型晶体管122之后，于基底100上依序形成覆盖第一导电型晶体管120与第二导电型晶体管122的接触洞蚀刻停止层(CESL)150与层间介电(inter-layer dielectric，以下简称为ILD)层152。

请继续参阅图1。接下来可利用已知平坦化工艺，如CMP工艺，用以平坦化ILD层152与CESL 150，直至暴露出虚置栅极。在平坦化工艺后，则利用虚置栅极移除步骤156同时移除第一导电型晶体管120与第二导电型晶体管122的虚置栅极，而于第一导电型晶体管120与第二导电型晶体管122内分别形成第一开口(opening)160与第二开口162，且栅极介电层104暴露于第一开口160与第二开口162的底部。另外值得注意的是，虚置栅极移除步骤156在移除虚置栅极时，同时移除部分CESL 150，使CESL 150的顶部低于第一导电型晶体管120与第二导电型晶体管122的间隙壁134与ILD层152，而形成多个凹槽(recess)154，凹槽154具有深度，且该深度的范围介于50～150埃(angstrom)。

请参阅图2。接下来，进行凹槽移除步骤，优选为稀释氟化氢(dilute HF，DHF)蚀刻工艺158，例如包含DHF的湿蚀刻(wet etching)或干蚀刻(dryetching)工艺。凹槽移除步骤158用以移除部分ILD层152，使ILD层152与CESL 150、以及凹槽154的底部共平面。因此在凹槽移除步骤158之后，凹槽154如图2所示被移除，且形成约略平坦的ILD层152表面，以及凸出于ILD层152表面的间隙壁凸出部分136。

请参阅图3。在进行凹槽移除步骤158之后，于第一开口160与第二开口162内分别形成阻障层(barrier layer)(图未示)，用以避免high-K栅极介电层104与后续形成的金属层产生反应或扩散效应。并在形成阻障层之后分别于第一开口160与第二开口162内形成第一金属层170与第二金属层172。第一金属层170可为满足P型晶体管所需功函数要求的金属，如氮化钛(titanium nitride，TiN)或碳化钽(tantalum carbide，TaC)等；而第二金属层172则可为满足N型晶体管所需功函数要求的金属，例如选自铝化钛(TiAl)、铝化锆(ZrAl)、铝化钨(WAl)、铝化钽(TaAl)或铝化铪(HfAl)所组成的群组。在形成第一金属层170与第二金属层172之后，于基底100上形成填满第一开口160与第二开口162的填充金属(filling metal)层174，填充金属层174为填洞能力优秀的金属，例如铝、钨、铜等金属，且优选为铝，但不限于此。

值得注意的是，第一金属层170与第二金属层172可以是单层结构或复合层结构，其形成方法具有多种方式；其形成顺序亦有多种组合。举例来说，可在于第一开口160与第二开口162内皆形成第一金属层170之后，先移除第二有源区域112内的第一金属层170，再于基底100上形成第二金属层172，随后移除第一有源区域110内的第二金属层172。或者可在于第一开口160与第二开口162内皆形成第一金属层170之后，再于第二开口162内形成第二金属层172，随后移除第一有源区域110内的第二金属层172。此外亦可在移除第一有源区域110内的第二金属层172后再利用热处理(anneal)调整(tuning)第二开口162内的金属组合，使第二开口162内最终的金属复合层进一步满足N型晶体管所需功函数要求。又或者，可在基底100上全面性地形成第二金属层172，随后利用离子掺杂，将第一有源区域110内的第二金属层172转变(convert)成为满足P型晶体管所需功函数要求的第一金属层170。上述形成第一金属层170与第二金属层172的方法仅为例示，本领域一般技术人员应知这些方法可根据产品与工艺需求实施，且不限于此，故于此不再赘述。此外，本优选实施例也可整合high-K last的工艺，亦即在进行凹槽移除步骤158之后，旋即形成high-K的栅极介电层(图未示)，然后再填入各种所需的栅极金属层。

请参阅图4。接下来进行平坦化工艺，例如化学机械抛光(chemical-mechanical polishing，CMP)工艺，用以移除多余的填充金属层174、第一金属层170与第二金属层172。值得注意的是，由于CMP工艺对于平面上的凸起物较为敏感，因此在进行CMP工艺移除上述金属层的同时，会将凸出于ILD层152表面的间隙壁凸出部分136一并移除。故在CMP工艺后，可获得第一导电型晶体管120的第一金属栅极180与第二导电型晶体管122的第二金属栅极182。如图4所示，第一金属栅极180与第二金属栅极182的顶部与ILD层152以及CESL 150共平面。

根据本发明所提供的第一优选实施例，在同时移除第一导电型晶体管120与第二导电型晶体管122的虚置栅极且形成凹槽154后，还利用DHF蚀刻工艺158移除部分ILD层152，使ILD层152与凹槽154的底部共平面。换句话说，本优选实施例是利用DHF蚀刻工艺158消除凹槽154的存在，而在ILD层152上形成了间隙壁凸出部分136。因此，在后续完成各金属层170/172/174的制作并利用CMP工艺平坦化基底100表面时，可利用CMP工艺对于基底100上的凸出部分较为敏感此特点，一次性地成功移除间隙壁凸出部分136，使基底100上除第一金属栅极180与第二金属栅极182之外没有残余的金属存在。

接下来请参阅图5至图7，图5至图7为本发明所提供的具有金属栅极的半导体元件的制作方法的第二优选实施例的示意图。首先值得注意的是，本第二优选实施例中各元件所包含的材料选择同于第一优选实施例，因此本领域一般技术人员可参酌第一优选实施例而得知，故这些材料不再于第二优选实施例中赘述。如图5所示，本优选实施例首先提供基底200，基底200表面定义有第一有源区域210与第二有源区域212，且基底200内形成有多个用以电性隔离第一有源区域210与第二有源区域212的STI 202。接下来于第一有源区域210与第二有源区域212内的基底200上分别形成第一导电型晶体管220与第二导电型晶体管222。在本优选实施例中，第一导电型晶体管220为P型晶体管；而第二导电型晶体管222则为N型晶体管，但本领域一般技术人员应知反之亦可。由此可知本优选实施例所提供的半导体元件亦为CMOS元件。

如图5所示，第一导电型晶体管220与第二导电型晶体管222各包含栅极介电层204、虚置栅极(图未示)如多晶硅层、与图案化硬掩模(图未示)。此外，第一导电型晶体管220与第二导电型晶体管222分别包含第一LDD230与第二LDD 232、间隙壁234、与第一源极/漏极240与第二源极/漏极242。如前所述，在本优选实施例中，亦可利用SEG方法来制作第一源极/漏极240与第二源极/漏极242。此外，第一源极/漏极240与第二源极/漏极242表面分别包含有金属硅化物244。而在形成第一导电型晶体管220与第二导电型晶体管222之后，于基底200上依序形成覆盖第一导电型晶体管220与第二导电型晶体管222的CESL 250与ILD层252。

请继续参阅图5。接下来可利用已知平坦化工艺，如CMP工艺，用以平坦化ILD层252与CESL 250，直至暴露出虚置栅极。在平坦化工艺后，则利用虚置栅极移除步骤同时移除第一导电型晶体管220与第二导电型晶体管222的虚置栅极，而于第一导电型晶体管220与第二导电型晶体管222内分别形成第一开口260与第二开口262，且栅极介电层204暴露于第一开口260与第二开口262的底部。另外值得注意的是，虚置栅极移除步骤在移除虚置栅极时，同时移除部分CESL 250，使CESL 250的顶部低于第一导电型晶体管220与第二导电型晶体管222的间隙壁234与ILD层252而形成多个凹槽254，凹槽254具有深度，且该深度的范围介于50～150埃。

请仍然参阅图5。接下来，在第一开口260与第二开口262内分别形成阻障层(图未示)，并在形成阻障层之后分别于第一开口260与第二开口262内形成第一金属层270与第二金属层272。第一金属层270可为满足P型晶体管所需功函数要求的金属；而第二金属层272则可为满足N型晶体管所需功函数要求的金属。而在形成第一金属层270与第二金属层272后，于基底200上形成填满第一开口260与第二开口262的填充金属层274。值得注意的是，第一金属层270、第二金属层272与填充金属层274如图5所示填入了凹槽254之内。如前所述，第一金属层270与第二金属层272可以是单层结构或复合层结构，其形成方法具有多种方式；其形成顺序亦有多种组合，且第一金属层270与第二金属层272的制作方法以及可选择性整合high-Klast的工艺亦可参考第一优选实施例的说明，故于此亦不再赘述。

请参阅图6。在完成第一金属层270、第二金属层272与填充金属层274之后，进行凹槽移除步骤。在本优选实施例中，凹槽移除步骤可包含两部分，首先是进行金属化学机械抛光(metal-chemical mechanical polish，metal-CMP)步骤258a，用以移除多余的填充金属层274、第一金属层270与第二金属层272。值得注意的是，金属CMP步骤258a停止于ILD层252的表面，而获得第一导电型晶体管220的第一金属栅极280与第二导电型晶体管222的第二金属栅极282，且第一金属栅极280与第二金属栅极282与ILD层252共平面。

至此，本优选实施例还提供一种具有金属栅极的半导体元件，其包含有基底200、形成于基底200上的金属栅极280/282、形成于金属栅极280/282侧壁上的间隙壁234、与覆盖间隙壁234的CESL 250与ILD层252。值得注意的是，CESL 250的顶部低于间隙壁234与ILD层252而形成有凹槽254，凹槽254内则填满金属层270、272、或274。如前所述，金属栅极280/282包含设置于基底200上的栅极介电层204、设置于栅极介电层204上的功函数(work function)金属层270或272、与设置于功函数金数层270或272上的填充金属层274。如前所述，第一金属栅极280的第一金属层272包含P型晶体管所需功函数要求的金属，故作为第一金属栅极280的功函数金属层；而第二金属栅极282的第二金属层272包含N型晶体管所需功函数要求的金属，故作为第二金属栅极282的功函数金属层。凹槽254具有深度，且该深度的范围介于50～150埃。

请参阅图7。接下来进行凹槽移除步骤的第二部分，即进行非选择性(non-selectivity)化学机械抛光步骤258b。与金属CMP步骤258a不同的是，非选择性CMP步骤258b为不具选择性的平坦化方法，因此非选择性CMP步骤258b用以同时移除ILD层252、凹槽254内的金属层270、272、274，故可完全移除凹槽254及其内的金属。如图7所示，在非选择性CMP步骤258b之后，ILD层252、CESL 250、间隙壁234、第一金属层270、第二金属层272与填充金属层274皆共平面，且与原本凹槽254的底部共平面。

根据本发明所提供的第二优选实施例，在形成第一金属层270、第二金属层272与填充金属层274之后，利用凹槽移除步骤移除凹槽254及其内的金属层。首先，利用金属CMP步骤258a移除多余的填充金属层274、第一金属层270与第二金属层272；再利用非选择性CMP步骤258b移除ILD层252与凹槽254内的金属层270、272、274。通过此两步骤CMP工艺，可成功地移除凹槽254与其内的金属层，使基底200上除第一金属栅极280与第二金属栅极282之外没有残余的金属存在。

请参阅图8至图12，图8至图12为本发明所提供的具有金属栅极的半导体元件的制作方法的第三优选实施例的示意图。首先值得注意的是，本第三优选实施例中各元件所包含的材料选择同于前述优选实施例，因此本领域一般技术人员可参酌前述优选实施例而得知，故这些材料不再于第三优选实施例中赘述。如图8所示，本优选实施例首先提供基底300，其表面定义有第一有源区域310与第二有源区域312，且基底300内形成有多个用以电性隔离第一有源区域310与第二有源区域312的STI 302。接下来于第一有源区域310与第二有源区域312内的基底300上分别形成第一导电型晶体管320与第二导电型晶体管322。在本优选实施例中，第一导电型晶体管320为P型晶体管；而第二导电型晶体管322则为N型晶体管，但本领域一般技术人员应知反之亦可。

如图8所示，第一导电型晶体管320与第二导电型晶体管322各包含栅极介电层304、与虚置栅极306如多晶硅层、与图案化硬掩模(图未示)。此外，第一导电型晶体管320与第二导电型晶体管322分别包含第一LDD 330与第二LDD 332、间隙壁334、与第一源极/漏极340与第二源极/漏极342。如前所述，在本优选实施例中，亦可利用SEG方法来制作第一源极/漏极340与第二源极/漏极342。此外，第一源极/漏极340与第二源极/漏极342表面分别包含有金属硅化物344。而在形成第一导电型晶体管320与第二导电型晶体管322之后，于基底300上依序形成覆盖第一导电型晶体管320与第二导电型晶体管322的CESL 350与ILD层352。

请继续参阅图8。接下来可利用已知平坦化工艺，如CMP工艺，用以平坦化ILD层352与CESL 350，直至暴露出第一导电型晶体管320与第二导电型晶体管322的虚置栅极306。随后于第二有源区域312内形成图案化硬掩模338a，用以保护第二有源区域312内的虚置栅极306。待形成图案化硬掩模338a后，进行第一虚置栅极移除步骤356a移除第一导电型晶体管320的虚置栅极306，而于第一导电型晶体管320内形成第一开口360，且栅极介电层304暴露于第一开口360的底部。另外值得注意的是，第一虚置栅极移除步骤356a在移除虚置栅极306时，同时移除部分CESL 350，使CESL 350的顶部低于第一导电型晶体管320的间隙壁334与ILD层352而形成多个凹槽354a，凹槽354a具有深度，且该深度的范围介于50～150埃。

请参阅图9。接下来进行第一蚀刻工艺，优选为DHF蚀刻工艺358a，例如包含DHF的湿蚀刻或干蚀刻工艺。第一蚀刻工艺是用以移除部分ILD层352，使ILD层352与凹槽354a的底部共平面。因此在第一蚀刻工艺之后，凹槽354a被移除，而如图9所示形成约略平坦的ILD层352表面，仅有间隙壁凸出部分336a约略凸出于ILD层352的表面。

请参阅图10。在移除第一凹槽354并形成间隙壁凸出部分336a之后，移除图案化硬掩模338a，随后于第一开口360内依序形成阻障层(图未示)、第一金属层370与填满第一开口360的填充金属层374。如前所述，第一金属层370可为满足P型晶体管所需功函数要求的金属；填充金属层374则为填洞能力优秀的金属材料。同样的，在第一蚀刻工艺之后亦可选择性先形成high-K栅极介电层(图未示)。随后进行第一平坦化工艺，例如CMP工艺，用以移除部分的填充金属层374与第一金属层370，完成第一导电型晶体管320的第一金属栅极380的制作。

请继续参阅图10。在完成第一金属栅极380的制作后，还于第一有源区域310内形成图案化硬掩模338b，用以保护第一有源区域312内的第一金属栅极380。随后，利用第二虚置栅极移除步骤356b移除第二导电型晶体管322的虚置栅极306，而于第二导电型晶体管322内形成第二开口362，且栅极介电层304亦暴露于第二开口362的底部。同理，第二虚置栅极移除步骤356b在移除虚置栅极306时，同时移除部分CESL 350，使CESL 350的顶部低于第二导电型晶体管322的间隙壁334与ILD层352，而形成多个凹槽354b，凹槽354b的深度同于凹槽354a。

请参阅图11。接下来进行第二蚀刻工艺，优选为DHF蚀刻工艺358b，例如包含DHF的湿蚀刻或干蚀刻工艺，用以移除部分ILD层352，使ILD层352与凹槽354b的底部共平面。因此在第二蚀刻工艺之后，凹槽354b被移除，而如图11所示形成约略平坦的ILD层352表面，仅有间隙壁凸出部分336b约略凸出于ILD层352的表面。

请参阅图12。在移除凹槽354b并形成间隙壁凸出部分336b之后，移除图案化硬掩模338b，随后于第二开口362内依序形成阻障层(图未示)、第二金属层372与填满第二开口362的填充金属层374，其中第二金属层372可为满足N型晶体管所需功函数要求的金属。此外，在第二蚀刻工艺之后亦可选择性先形成high-K栅极介电层(图未示)。在形成第二金属层372与填充金属层374之后，进行第二平坦化工艺，例如CMP工艺，用以移除部分的填充金属层374与第二金属层372，完成第二导电型晶体管322的第二金属栅极382的制作。值得注意的是，由于CMP工艺对于基底上的凸起物较为敏感，因此在进行CMP工艺移除上述金属层的同时，会将凸出于ILD层352表面的间隙壁凸出部分336a/336b与残余于ILD层352上的金属层一并移除，使得第一金属栅极380、第二金属栅极382、ILD层352与CESL 350如图12所示共平面。

此外，为更有效地移除金属与间隙壁凸出部分336a/336b，在本优选实施例的变化型中，是将CMP工艺分为二步骤进行，首先进行金属化学机械抛光步骤(图未示)，以移除多余的填充金属层374、第一金属层370与第二金属层372。之后，再利用非选择性CMP步骤(图未示)移除ILD层352与凹槽354a/354b内的金属层370、372、374。通过此两步骤CMP工艺，可成功地移除凹槽354a/354b与其内的金属层。

另外请参阅图13。图13为本第三优选实施例的变化型的示意图。本变化型与第三优选实施例的主要不同之处在于填满第一开口360与第二开口362的填充金属层374是同时形成的。例如在本变化型中，第一金属层370形成之后，先于第一有源区域310内形成图案化硬掩模(图未示)，以保护第一有源区域310内的第一金属层370，随后移除第二导电型晶体管322的虚置栅极306。而在移除虚置栅极306后，再移除第一有源区域310内的图案化硬掩模，随后于基底300上依序形成第二金属层372与填满第一开口360与第二开口362的填充金属层374。待完成所有金属层的制作后，才通过CMP工艺一次性地或通过如前述的二阶段CMP工艺移除多余的填充金属层374、第二金属层372与第一金属层370，而形成如图12所示的约略平坦的表面。此外如前所述，CMP工艺对于基底上的凸起物较为敏感，因此在进行CMP工艺移除上述金属层的同时，会将凸出于ILD层352表面的间隙壁凸出部分336a/336b一并移除。

根据本发明所提供的第三优选实施例，在分别移除第一导电型晶体管320与第二导电型晶体管322的虚置栅极306且于CESL 350内形成凹槽354a/354b后，分别利用DHF蚀刻工艺358a/358b移除相对应的部分ILD层352，使ILD层352与凹槽354a/354b的底部共平面。换句话说，利用两次的DHF蚀刻工艺358a/358b分别消除凹槽354a/354b的存在，而在基底300上分别形成了间隙壁凸出部分336a/336b。因此，在后续完成各金属层的制作并利用CMP工艺平坦化基底300表面时，可利用CMP工艺对于基底300上的凸出部分较为敏感此特点，成功地移除间隙壁凸出部分336a/336b，使基底300上除第一金属栅极380与第二金属栅极382之外没有残余的金属存在。

请参阅图14至图17，图14至图17为本发明所提供的具有金属栅极的半导体元件的制作方法的第四优选实施例的示意图。如前所述，本第四优选实施例中各元件所包含的材料选择同于前述优选实施例，因此本领域一般技术人员可参酌前述优选实施例而得知，故这些材料亦不再于第四优选实施例中赘述。如图14所示，本优选实施例首先提供基底400，其表面定义有第一有源区域410与第二有源区域412，且基底400内形成有多个用以电性隔离第一有源区域410与第二有源区域412的STI 402。接下来于第一有源区域410与第二有源区域412内的基底400上分别形成第一导电型晶体管420与第二导电型晶体管422。在本优选实施例中，第一导电型晶体管420为P型晶体管；而第二导电型晶体管422则为N型晶体管，但本领域一般技术人员应知反之亦可。

如图14所示，第一导电型晶体管420与第二导电型晶体管422各包含栅极介电层404、与虚置栅极406如多晶硅层、与图案化硬掩模(图未示)。此外，第一导电型晶体管420与第二导电型晶体管422分别包含第一LDD430与第二LDD 432、间隙壁434、与第一源极/漏极440与第二源极/漏极442。如前所述，在本优选实施例中，亦可利用SEG方法来制作第一源极/漏极440与第二源极/漏极442。此外，第一源极/漏极440与第二源极/漏极442表面分别包含有金属硅化物444。而在形成第一导电型晶体管420与第二导电型晶体管422之后，于基底400上依序形成覆盖第一导电型晶体管420与第二导电型晶体管422的CESL 450与ILD层452。

请继续参阅图14。接下来可利用已知平坦化工艺，如CMP工艺，用以平坦化ILD层452与CESL 450。随后于第二有源区域412内形成图案化硬掩模438a，用以保护第二有源区域412内的虚置栅极406。待形成图案化硬掩模438a后，进行第一虚置栅极移除步骤456a移除第一导电型晶体管420的虚置栅极406，而于第一导电型晶体管420内形成第一开口460，且栅极介电层404暴露于第一开口460的底部。另外值得注意的是，第一虚置栅极移除步骤456a在移除虚置栅极时406，同时移除部分CESL 450，使CESL 450的顶部低于第一导电型晶体管420的间隙壁434与ILD层452而形成多个凹槽454a，凹槽454a具有深度，且该深度的范围介于50～150埃。

请参阅图15。移除图案化硬掩模438a后，接下来于第一开口460内依序形成阻障层(图未示)、第一金属层470与填满第一开口460的填充金属层474。如前所述，第一金属层470可为满足P型晶体管所需功函数要求的金属；填充金属层474则为填洞能力优秀的金属材料。此外，在移除虚置栅极时406之后亦可选择性先形成high-K栅极介电层(图未示)。随后进行第一平坦化工艺，优选为金属CMP工艺，用以移除部分的填充金属层474与第一金属层470，完成第一导电型晶体管420的第一金属栅极480的制作。值得注意的是，金属CMP步骤停止于ILD层452的表面，故如图15所示，金属CMP工艺之后，部分第一金属层470或填充金属层474仍存留于凹槽454a内。

请继续参阅图15。在完成第一金属栅极480的制作后，还于第一有源区域410内形成图案化硬掩模438b，用以保护第一有源区域412内的第一金属栅极480。随后，利用第二虚置栅极移除步骤456b移除第二导电型晶体管422的虚置栅极406，而于第二导电型晶体管422内形成第二开口462，且栅极介电层404亦暴露于第二开口462的底部。同理，第二虚置栅极移除步骤456b在移除虚置栅极406时，同时移除部分CESL 450，使CESL 450的顶部低于第二导电型晶体管422的间隙壁434与ILD层452而形成多个凹槽454b，凹槽454b的深度同于凹槽454a。

请参阅图16。接下来移除图案化硬掩模438b，随后于第二开口462内可选择性先形成high-K栅极介电层(图未示)并依序形成阻障层(图未示)、第二金属层472与填充金属层474，第二金属层472可为满足N型晶体管所需功函数要求的金属。在形成第二金属层472与填充金属层474之后，进行金属CMP工艺458a，用以移除多余的填充金属层474与第二金属层472。值得注意的是，金属CMP工艺458a停止于ILD层452的表面，而获得第二导电型晶体管422的第二金属栅极482。

请参阅图17。接下来还进行非选择性CMP工艺458b。与金属CMP工艺458a不同的是，非选择性CMP工艺458b为不具选择性的平坦化方法，因此非选择性CMP工艺458b用以移除ILD层452与凹槽454a/454b内的金属层470/472/474，故可完全移除凹槽454a/454b及其内的金属。换句话说，在非选择性CMP工艺458b之后，基底400表面，尤其是ILD层452、CESL450、间隙壁434、第一金属层470、第二金属层472与填充金属层474皆共平面，且与凹槽454a/454b的底部共平面。

另外请参阅图18。图18为本第四优选实施例的变化型的示意图。相类似的，本变化型与第四优选实施例的主要不同之处在于填满第一开口460与第二开口462的金属层474是同时形成的。例如在本变化型中，第一金属层470形成之后，于第一有源区域410内形成图案化硬掩模(图未示)，以保护第一有源区域410内的第一金属层470，随后移除第二导电型晶体管422的虚置栅极406。而在移除虚置栅极406后，再移除第一有源区域410内的图案化硬掩模，随后于基底400上依序形成第二金属层472与填满第一开口460与第二开口462的填充金属层474。待完成所有金属层的制作后，先进行金属CMP工艺458a，移除多余的第三金属层474、第二金属层472与第一金属层470，而形成如图16所示的约略平坦的表面。如前所述，金属CMP工艺458a后，第一金属层470与第三金属层474仍存留于凹槽454a之内；而第二金属层472与第三金属层474存留于凹槽454b之内。接下来还进行非选择性CMP步骤458b，用以移除ILD层452与凹槽454a/454b内的金属层470/472/474，故可完全移除凹槽454a/454b及其内的金属。在非选择性CMP步骤458b之后，ILD层452、CESL 450、间隙壁434、第一金属层470、第二金属层472与填充金属层474皆共平面，且与凹槽454a/454b的底部共平面。

此外还须注意的事，本第四优选实施例与其变化型也不限于在形成第一开口460与凹槽454a之后先进行DHF蚀刻工艺，移除部分的ILD层452，使ILD层与原来的凹槽454a底部共平面。同理，亦不限于在形成第二开口462与凹槽454b之后进行DHF蚀刻工艺，移除部分的ILD层452，使ILD层与原来的凹槽454b底部共平面。待完成第一金属层470、第二金属层472与第三金属层474的制作后，依序进行上述的金属CMP步骤458a与非选择性CMP步骤458b。

根据本发明所提供的第四优选实施例，在分别形成第一开口460与第二开口462，以及分别形成第一金属层470、第二金属层472与填充金属层474之后，先利用金属CMP步骤458a移除多余的填充金属层474、第一金属层470与第二金属层472；再利用非选择性CMP步骤458b移除ILD层452与凹槽454a/454b内的金属层470、472、474。通过此两步骤CMP工艺，可成功地移除凹槽454a/454b与其内的金属层，使基底400上除第一金属栅极480与第二金属栅极482之外没有残余的金属存在。

综上所述，根据本发明所提供的具有金属栅极的半导体元件的制作方法，形成在CESL内的凹槽可通过凹槽移除步骤，例如进行于形成金属层之前的蚀刻工艺或进行于形成金属层之后的二阶段平坦化工艺等被移除，因此可避免形成于凹槽内的金属层在后续工艺中影响半导体元件的电性表现等问题。

以上所述仅为本发明的优选实施例，凡依本发明的权利要求所做的等同变化与修饰，皆应属本发明的涵盖范围。

Claims (30)

1.一种具有金属栅极的半导体元件的制作方法，包含有：

提供基底，该基底上形成有至少一半导体元件与覆盖该半导体元件的接触洞蚀刻停止层与介电层，且该半导体元件至少包含一虚置栅极；

进行虚置栅极移除步骤，以于该半导体元件内形成至少一开口，同时移除部分该接触洞蚀刻停止层，使该接触洞蚀刻停止层的顶部低于该半导体元件与该介电层而形成多个凹槽；以及

进行凹槽移除步骤，以于该基底上形成平坦的介电层表面。

2.如权利要求1所述的制作方法，其中该凹槽移除步骤包含稀释氟化氢蚀刻工艺，用以蚀刻该介电层。

3.如权利要求2所述的制作方法，其中该凹槽移除步骤之后该介电层表面与该凹槽的底部共平面。

4.如权利要求2所述的制作方法，还包含于该基底表面形成至少一金属层与进行平坦化工艺的步骤，依序进行于该凹槽移除步骤之后。

5.如权利要求1所述的制作方法，还包含于该基底表面形成至少一金属层的步骤，进行于该凹槽移除步骤之前。

6.如权利要求5所述的制作方法，其中该凹槽移除步骤还包含：

进行金属化学机械抛光步骤；以及

进行非选择性化学机械抛光步骤。

7.如权利要求6所述的制作方法，其中该凹槽移除步骤之后该金属层、该介电层与该接触洞蚀刻停止层共平面。

8.如权利要求1所述的制作方法，其中该半导体元件包含CMOS晶体管元件，该CMOS晶体管元件还包含第一导电型晶体管与第二导电型晶体管，且该第一导电型晶体管与该第二导电型晶体管还分别包含该虚置栅极。

9.如权利要求8所述的制作方法，其中该虚置栅极移除步骤同时移除该第一导电型晶体管与该第二导电型晶体管的该虚置栅极。

10.一种具有金属栅极的半导体元件的制作方法，包含有：

提供基底，该基底上形成有至少一第一晶体管、第二晶体管、覆盖该第一晶体管与该第二晶体管的接触洞蚀刻停止层与介电层；

进行第一虚置栅极移除步骤，以于该第一晶体管内形成第一开口，同时移除部分该接触洞蚀刻停止层，使该接触洞蚀刻停止层的顶部低于该第一晶体管与该介电层而形成多个第一凹槽；

进行第一蚀刻工艺，移除部分该介电层，使该介电层表面与这些第一凹槽底部共平面；

于该第一开口内形成第一金属层；

进行第二虚置栅极移除步骤，以于该第二晶体管内形成第二开口；以及

于该第二开口内形成第二金属层。

11.如权利要求10所述的制作方法，其中该第二虚置栅极移除步骤同时移除部分该接触洞蚀刻停止层，使该接触洞蚀刻停止层的顶部低于该第二晶体管与该介电层而形成多个第二凹槽。

12.如权利要求11所述的制作方法，还包含第二蚀刻工艺，进行于形成该第二开口之后，用以移除部分该介电层，使该介电层表面与这些第二凹槽底部共平面。

13.如权利要求10所述的制作方法，还包含于该基底上形成第三金属层的步骤。

14.如权利要求13所述的制作方法，其中该第三金属层形成于移除该第二晶体管的该第二虚置栅极之前，且该第三金属层填满该第一开口。

15.如权利要求14所述的制作方法，还包含进行平坦化工艺的步骤，用以移除部分的该第三金属层与该第一金属层。

16.如权利要求13所述的制作方法，其中该第三金属层形成于形成该第二金属层之后，且该第三金属层填满该第一开口与该第二开口。

17.如权利要求16所述的制作方法，还包含进行平坦化工艺的步骤，移除部分的该第三金属层、该第一金属层与该第二金属层，使该第一金属层、该第二金属层、该第三金属层、该介电层与该接触洞蚀刻停止层共平面。

18.如权利要求17所述的制作方法，其中该平坦化工艺还包含：

进行金属化学机械抛光步骤；以及

进行非选择性化学机械抛光步骤。

19.一种具有金属栅极的半导体元件的制作方法，包含有：

提供基底，该基底上形成有至少一第一晶体管、第二晶体管、覆盖该第一晶体管与该第二晶体管的接触洞蚀刻停止层与介电层；

进行第一虚置栅极移除步骤，以于该第一晶体管内形成第一开口，同时移除部分该接触洞蚀刻停止层；

于该第一开口内形成第一金属层；

进行第二虚置栅极移除步骤，以于该第二晶体管内形成第二开口，同时移除部分该接触洞蚀刻停止层；

于该第二开口内形成第二金属层；

于该基底上形成填充金属层，且该填充金属层至少填满该第二开口；

进行金属化学机械抛光工艺，以移除部分该填充金属层；以及

进行非选择性金属化学机械抛光工艺，以使该接触洞蚀刻停止层、该介电层与该填充金属层共平面。

20.如权利要求19所述的制作方法，其中该第一虚置栅极移除步骤使该接触洞蚀刻停止层的顶部低于该第一晶体管与该介电层，而形成多个第一凹槽。

21.如权利要求20所述的制作方法，还包含第一蚀刻工艺，进行于形成该第一开口与这些第一凹槽后，用以移除部分该介电层，使该介电层表面与这些第一凹槽底部共平面。

22.如权利要求19所述的制作方法，还包含形成第三金属层的步骤，进行于形成该第一金属层之后，且该第三金属层填满该第一开口。

23.如权利要求22所述的制作方法，还包含进行平坦化工艺的步骤，进行于形成该第三金属层之后，用以移除部分该第三金属层。

24.如权利要求19所述的制作方法，其中该第二虚置栅极移除步骤使该接触洞蚀刻停止层的顶部低于该第二晶体管与该介电层而形成多个第二凹槽。

25.如权利要求24所述的制作方法，还包含第二蚀刻工艺，进行于形成该第二开口与这些第二凹槽后，用以移除部分该介电层，使该介电层表面与这些第二凹槽底部共平面。

26.如权利要求19所述的制作方法，其中该非选择性金属化学机械抛光工艺用以移除该第一凹槽与该第二凹槽。

27.一种具有金属栅极的半导体元件，包含有：

基底；

金属栅极，形成于该基底上；

间隙壁，形成于该金属栅极的侧壁；

接触洞蚀刻停止层与介电层，覆盖该间隙壁，且该接触洞蚀刻停止层的顶部低于该间隙壁顶部与介电层而形成有至少一凹槽；以及

至少一金属层，填满该凹槽。

28.如权利要求27所述的半导体元件，其中该金属栅极结构还包含有：

栅极介电层，设置于该基底上；

功函数金属层，设置于该栅极介电层上；以及

填充金属层，设置于该功函数金数层上。

29.如权利要求28所述的半导体元件，其中该金属层包含该功函数金属层与该填充金属层中至少之一。

30.如权利要求27所述的半导体元件，其中该凹槽具有一深度，且该深度的范围介于50～150埃。

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