CN102420278B - 半导体器件及其制造方法 - Google Patents

半导体器件及其制造方法 Download PDF

Info

Publication number
CN102420278B
CN102420278B CN201110295166.7A CN201110295166A CN102420278B CN 102420278 B CN102420278 B CN 102420278B CN 201110295166 A CN201110295166 A CN 201110295166A CN 102420278 B CN102420278 B CN 102420278B
Authority
CN
China
Prior art keywords
semiconductor layer
semiconductor device
nitride semiconductor
interlayer
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201110295166.7A
Other languages
English (en)
Other versions
CN102420278A (zh
Inventor
卓泳助
李在垣
朴永洙
金峻渊
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN102420278A publication Critical patent/CN102420278A/zh
Application granted granted Critical
Publication of CN102420278B publication Critical patent/CN102420278B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02378—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02455—Group 13/15 materials
    • H01L21/02458—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H01L21/02502—Layer structure consisting of two layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H01L21/02505—Layer structure consisting of more than two layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H01L21/02505—Layer structure consisting of more than two layers
    • H01L21/02507—Alternating layers, e.g. superlattice
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H01L21/0259—Microstructure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H01L21/02639—Preparation of substrate for selective deposition
    • H01L21/02642—Mask materials other than SiO2 or SiN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H01L33/0062—Processes for devices with an active region comprising only III-V compounds
    • H01L33/0066—Processes for devices with an active region comprising only III-V compounds with a substrate not being a III-V compound
    • H01L33/007—Processes for devices with an active region comprising only III-V compounds with a substrate not being a III-V compound comprising nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/12—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a stress relaxation structure, e.g. buffer layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/26—Materials of the light emitting region
    • H01L33/30—Materials of the light emitting region containing only elements of Group III and Group V of the Periodic Table
    • H01L33/32—Materials of the light emitting region containing only elements of Group III and Group V of the Periodic Table containing nitrogen

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Led Devices (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

本发明提供了一种半导体器件及其制造方法，所述半导体器件包括基底、位于所述基底上的缓冲层和位于所述缓冲层上的多个氮化物半导体层。所述半导体器件还包括位于所述多个氮化物半导体层之间的至少一个掩蔽层和至少一个夹层。所述至少一个夹层位于所述至少一个掩蔽层上。

Description

半导体器件及其制造方法
技术领域
示例实施例涉及具有减小的位错密度和/或拉伸应力的半导体器件。示例实施例还涉及制造半导体器件的方法。
背景技术
传统的基于氮化物的半导体器件使用蓝宝石基底。然而，蓝宝石基底相对昂贵，且相对难以处理。蓝宝石基底还具有相对低的导电率。此外，因为由于相对低的导热率而在温度相对高的工艺期间(例如，在外延生长期间)会出现翘曲，所以蓝宝石基底相对难以以相对大的尺寸制造。
其它传统的基于氮化物的半导体器件使用硅(Si)基底代替蓝宝石基底。因为与蓝宝石基底相比，硅基底具有较高的导热率，所以在生长氮化物薄膜的同时，硅基底在相对高的温度下没有明显翘曲。因此，可以在硅基底上生长相对大的薄膜。然而，当在硅基底上生长氮化物薄膜时，由于硅基底和氮化物薄膜之间的晶格常数的失配，导致位错密度会增大。由于硅基底和氮化物薄膜之间的热膨胀系数失配，所以还会更容易地形成裂纹。
因为减小位错密度导致残余拉伸应力，进而导致形成裂纹，所以使用传统的方法相对难以获得相对低的位错密度和相对低的裂纹形成。此外，当减少裂纹形成时，使用传统的方法通常增加了位错密度。因此，当在硅基底上生长氮化物薄膜时，减小位错密度并减少裂纹形成是相对困难的。
发明内容
示例实施例提供了可具有减小的位错密度和/或拉伸应力的半导体器件。
示例实施例还提供了制造半导体器件的方法。
附加方面将部分地在下面的描述中进行说明，并部分地根据说明书将是明显的，或者可以由一个或多个示例实施例的实施而明了。
至少一个示例实施例提供了一种包括至少两个堆叠结构的半导体器件。每个堆叠结构包括第一氮化物半导体层、位于所述第一氮化物半导体层上的第一掩蔽层、位于所述第一掩蔽层上的第二氮化物半导体层和位于所述第二氮化物半导体层上的第一夹层。
根据至少一些示例实施例，所述半导体器件还可以包括：至少一个缓冲层，位于所述至少两个堆叠结构中的第一个堆叠结构和基底之间；第三氮化物半导体层，位于所述至少两个堆叠结构中的第二个堆叠结构上。在这种情况下，所述至少两个堆叠结构可以位于所述基底上。
根据至少一些示例实施例，所述半导体器件还可以包括至少一个缓冲层和第三氮化物半导体层。所述至少两个堆叠结构中的第一个堆叠结构可以位于所述至少一个缓冲层上，所述第三氮化物半导体层可以位于所述至少两个堆叠结构中的第二个堆叠结构上。
至少一个其它示例实施例提供了一种半导体器件。根据至少该示例实施例，所述半导体器件：第一氮化物半导体层；第一夹层，位于所述第一氮化物半导体层上；至少一个堆叠结构，位于所述第一夹层上，所述至少一个堆叠结构包括第二氮化物半导体层、位于所述第二氮化物半导体层上的第一掩蔽层、位于所述第一掩蔽层上的第三氮化物半导体层、位于所述第三氮化物半导体层上的第二夹层和位于所述第二夹层上的第四氮化物半导体层。
根据至少一些示例实施例，所述半导体器件还可以包括第三夹层和第五氮化物半导体层。所述第一氮化物半导体层可以位于所述第三夹层上，所述第三夹层可以位于所述第五氮化物半导体层上。至少一个缓冲层可以在所述第一氮化物半导体层和基底之间。在这种情况下，所述第一氮化物半导体层位于所述基底上。
根据至少一些示例实施例，所述第一氮化物半导体层可以位于至少一个缓冲层上。
至少一个其它示例实施例提供了一种半导体器件。根据至少该示例实施例，所述半导体器件包括至少一个第一堆叠结构和位于所述至少一个第一堆叠结构上的至少一个第二堆叠结构。所述至少一个第一堆叠结构包括交替地堆叠在彼此上的多个氮化物半导体层和多个掩蔽层。所述至少一个第二堆叠结构包括交替地堆叠在所述第一堆叠结构上的多个氮化物半导体层和多个夹层。
根据至少一些示例实施例，所述半导体器件还可以包括交替地堆叠在彼此上的多个第一堆叠结构和多个第二堆叠结构。所述至少一个第一堆叠结构和所述至少一个第二堆叠结构可以位于基底上，至少一个缓冲层可以位于所述至少一个第一堆叠结构和所述基底之间。
根据至少一些示例实施例，所述至少一个第一堆叠结构可以位于至少一个缓冲层上。
至少一个其它示例实施例提供了一种半导体器件。根据至少该示例实施例，所述半导体器件包括：多个氮化物半导体层；至少一个掩蔽层，位于氮化物半导体层中的第一对氮化物半导体层之间；至少一个夹层，位于氮化物半导体层中的第二对氮化物半导体层之间。所述至少一个夹层位于所述至少一个掩蔽层上。根据至少该示例实施例，所述夹层可以被构造为补偿拉伸应力。
根据至少一些示例实施例，所述多个氮化物半导体层可以由含有镓的氮化物形成。所述多个氮化物半导体层可以由包括铝(Al)、铟(In)、镓(Ga)、氮(N)、它们的组合等的材料形成。例如，所述多个氮化物半导体层可以由AlxInyGa1-x-yN(0≤x≤1，0≤y≤1，x+y＜1)形成。所述至少一个掩蔽层可以由氮化硅或氮化钛等形成。
所述至少一个夹层可以由Alx0Iny0Ga1-x0-y0N(0≤x0≤1，0≤y0≤1，x0+y0≤1)、步阶式AlxInyGa1-x-yN(0≤x≤1，0≤y≤1，x+y≤1)和Alx1Iny1Ga1-x1-y1N/Alx2Iny2Ga1-x2-y2N(0≤x1≤1，0≤x2≤1，0≤y1≤1，0≤y2≤1，x1≠x2或y1≠y2)超晶格中的一种形成。所述至少一个夹层可以被构造为将压缩应力施加到所述至少一个夹层上的氮化物半导体层。
所述多个氮化物半导体层可以位于基底上。所述基底可以是硅基底或碳化硅基底等。
所述半导体器件还可以包括位于所述基底和所述多个氮化物半导体层之间的至少一个缓冲层。所述至少一个缓冲层可以包括成核-生长层。所述成核-生长层可以由氮化铝(AlN)形成。
根据至少一些示例实施例，所述至少一个缓冲层可以由AlxInyGa1-x-yN(0≤x≤1，0≤y≤1，x+y≤1)形成，和/或可以具有步阶式结构或超晶格结构。例如，所述至少一个缓冲层可以由步阶式AlxInyGa1-x-yN(0≤x≤1，0≤y≤1，x+y≤1)或Alx1Iny1Ga1-x1-y1N/Alx2Iny2Ga1-x2-y2N(0≤x1≤1，0≤x2≤1，0≤y1≤1，0≤y2≤1，x1≠x2或y1≠y2)超晶格形成。
所述至少一个掩蔽层和所述至少一个夹层可以形成一对或多对。
所述至少一个掩蔽层可以位于至少一个夹层上。所述至少一个夹层可以由AlxGa1-xN(0.4＜x＜1)形成。
至少一个其它示例实施例提供了一种半导体器件。根据至少该示例实施例，所述半导体器件包括第一氮化物半导体层、第二氮化物半导体层和第三氮化物半导体层。掩蔽层位于所述第一氮化物半导体层和所述第二氮化物半导体层之间，夹层位于所述第二氮化物半导体层和所述第三氮化物半导体层之间。
至少一个其它示例实施例提供了一种半导体器件。根据至少该示例实施例，所述半导体器件包括第一氮化物半导体层、位于所述第一氮化物半导体层上的掩蔽层、位于所述掩蔽层上的第二氮化物半导体层、位于所述第二氮化物半导体层上的夹层和位于所述夹层上的第三氮化物半导体层。
根据至少一些示例实施例，所述第一氮化物半导体层、所述第二氮化物半导体层和所述第三氮化物半导体层中的每个可以由含有镓的氮化物形成。
至少一个其它示例实施例提供了一种半导体器件。根据至少该示例实施例，所述半导体器件包括掺杂有p型杂质的基于硅的基底、位于所述基于硅的基底上的缓冲层和位于所述缓冲层上的氮化物堆叠件。
根据至少一些示例实施例，所述氮化物堆叠件可以包括多个氮化物半导体层、位于所述多个氮化物半导体层之间的至少一个掩蔽层和位于所述多个氮化物半导体层之间的至少一个夹层。
根据至少一些示例实施例，所述氮化物堆叠件可以包括位于所述缓冲层上的第一氮化物半导体层、位于所述第一氮化物半导体层上的掩蔽层、位于所述掩蔽层上的第二氮化物半导体层、位于所述第二氮化物半导体层上的夹层和位于所述夹层上的第三氮化物半导体层。
所述基于硅的基底可以是硅基底、碳化硅基底等。所述p型杂质可以包括硼(B)、铝(Al)、镁(Mg)、钙(Ca)、锌(Zn)、镉(Cd)、汞(Hg)、镓(Ga)等中的至少一种。在一个示例中，所述p型杂质可以为硼(B)。所述p型杂质的掺杂浓度可以在包括端点值的大约5×1017cm-3和大约1×1020cm-3之间。例如，所述p型杂质的掺杂浓度可以在包括端点值的大约1×1018cm-3和大约5×1019cm-3之间。在至少一个示例中，所述p型杂质的掺杂浓度可以使得所述基于硅的基底的电阻率小于或等于大约1Ωcm。
至少一个其它示例实施例提供了一种制造半导体器件的方法。根据至少该示例实施例，所述方法包括：通过使用p型杂质掺杂硅基底来形成基于硅的基底；在掺杂有p型杂质的所述基于硅的基底上形成缓冲层；在所述缓冲层上形成氮化物堆叠件。
根据至少一些示例实施例，所述氮化物堆叠件可以包括：第一氮化物半导体层，位于所述缓冲层上；掩蔽层，位于所述第一氮化物半导体层上；第二氮化物半导体层，位于所述掩蔽层上；夹层，位于所述第二氮化物半导体层上；第三氮化物半导体层，位于所述夹层上。
所述p型杂质可以包括B、Al、Mg、Ca、Zn、Cd、Hg和Ga中的至少一种。在一个示例中，所述p型杂质可以包括B。所述基于硅的基底的掺杂浓度可以在包括端点值的大约5×1017cm-3和大约1×1020cm-3之间。例如，所述基于硅的基底的掺杂浓度可以在包括端点值的大约1×1018cm-3和大约5×1019cm-3之间。
附图说明
从以下对附图的描述，示例实施例将变得明显和更加易于理解，其中：
图1A是根据示例实施例的半导体器件的剖视图；
图1B是根据另一示例实施例的半导体器件的剖视图；
图2A是根据又一示例实施例的半导体器件的剖视图；
图2B是根据再一示例实施例的半导体器件的剖视图；
图3A是示出包括掩蔽层和夹层的层的堆叠件的概念剖视图和扫描电子显微镜(SEM)图像；
图3B是图3A的堆叠件的光学显微镜(OM)图像；
图4是根据另一示例实施例的半导体器件的剖视图；
图5是根据又一示例实施例的半导体器件的剖视图；
图6A和图6B是根据其它示例实施例的半导体器件的剖视图；
图7是根据再一示例实施例的半导体器件的剖视图；
图8A至图8C是示出当AlxGa1-xN夹层中的铝(Al)的浓度改变时在氮化镓(GaN)半导体层中形成的裂纹的示例OM图像；
图9是包括根据示例实施例的半导体器件的发光装置的剖视图；
图10是根据示例实施例的半导体器件的示意性剖视图；
图11是根据另一示例实施例的半导体器件的示意性剖视图；
图12是示出晶片中的示例弓部(bow)的示意图；
图13是包括图10的半导体器件的发光装置的剖视图；
图14是示出在根据对比示例的发光装置和根据示例实施例的发光装置中，晶片的弓部与角度之间的示例关系的曲线图；
图15A至图15E是示出制造半导体器件和包括该半导体器件的装置的方法的示例实施例的剖视图；
图16A至图16F是示出制造半导体器件和包括该半导体器件的装置的方法的示例实施例的剖视图；
图17A至图17D是示出根据示例实施例的制造图13的发光装置的方法的剖视图。
具体实施方式
现在将参照附图更充分地描述各种示例实施例，在附图中示出了一些示例实施例。然而，为了描述示例实施例的目的，这里公开的特定的结构和功能上的细节仅仅是代表性的。因此，示例实施例可以以许多替换形式来实施，并且不应当解释为仅局限于这里阐述的示例实施例。因此，应当理解，并非意图将示例实施例局限于所公开的具体形式，而是相反，示例实施例将覆盖落在本公开的范围内的所有修改、等价物和可选方案。
在附图中，为了清楚起见，会夸大层和区域的厚度，在所有对附图的描述中相同的标号表示相同的元件。
尽管在这里可使用术语第一、第二等来描述不同的元件，但是这些元件不应受这些术语的限制。这些术语仅是用来将一个元件与另一个元件区分开来。例如，在不脱离示例实施例的范围的情况下，第一元件可被命名为第二元件，同样，第二元件可命名为第一元件。如在这里使用的，术语“和/或”包括一个或多个相关所列的项目的任意组合和所有组合。
将理解的是，如果元件被称作“连接”或“结合”到另一元件，则该元件可以直接连接或结合到另一元件，或者可以存在中间元件。相反，如果元件被称作“直接连接”或“直接结合”到另一元件，则不存在中间元件。用于描述元件之间的关系的其它措辞应当以类似的方式解释(例如，“在...之间”与“直接在...之间”、“相邻”与“直接相邻”等)。
这里使用的术语仅是为了描述特定示例实施例的目的，而不意图限制示例实施例。如这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式。还将理解的是，如果这里使用的术语“包含”和/或“包括”说明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其它特征、整体、步骤、操作、元件、组件和/或它们的组。
为了易于描述，在这里可使用空间相对术语(例如，“在...下面”、“在...下方”、“下部的”、“在...上方”、“上部的”等)来描述如图中所示的一个元件或者特征与其它元件或特征之间的关系。应该理解的是，空间相对术语意在包含除了在附图中描述的方位之外的装置在使用或操作中的不同方位。例如，如果附图中的装置被翻转，则描述为“在”其它元件或特征“下方”或“下面”的元件随后将被定位为“在”其它元件或特征“上方”。因此，例如，术语“在...下方”可包括“在...上方”以及“在...下方”两种方位。所述装置可被另外定位(旋转90度或者在其它方位观看或参考)，应当相应地解释这里使用的空间相对描述符。
在此参照作为理想实施例(以及中间结构)的示意性图示的剖视图来描述示例实施例。这样，预计会出现由例如制造技术和/或公差而引起的图示形状的变化。因此，示例性实施例不应该被解释为局限于在此示出的区域的具体形状，而是可以包括例如由制造导致的形状上的偏差。例如，示出为矩形的注入区域可在其边缘具有倒圆或曲线的特征和/或梯度(例如注入浓度的梯度)，而不是从注入区域到非注入区域的突变。同样地，通过注入形成的埋区可导致在埋区和通过其发生注入的表面之间的区域中出现一定程度的注入。因此，在图中示出的区域实际上是示意性的，它们的形状不必示出装置的区域的实际形状，并且不限制范围。
还应当指出，在一些可选的实施方案中，指出的功能/动作可以以在图中指出的顺序以外的顺序发生。例如，根据所涉及的功能/动作，连续示出的两幅图实际上可以基本上同时执行，或者有时可以以相反的顺序执行。
除非另有定义，否则这里使用的所有术语(包括技术术语和科学术语)具有与示例实施例所属领域的普通技术人员所通常理解的意思相同的意思。将进一步理解，除非这里明确定义，否则术语(例如在通用的字典中定义的术语)应该被解释为具有与相关领域的上下文中它们的意思一致的意思，而不应以理想的或者过于正式的意思来解释。
为了更具体地描述示例实施例，将参照附图详细描述各个方面。然而，示例实施例不只限于所描述的示例实施例。
根据至少一个示例实施例的半导体器件包括多个氮化物半导体层。至少一个掩蔽层设置在多个氮化物半导体层之间，且至少一个夹层在至少一个掩蔽层上方设置在多个氮化物半导体层之间。当层被称作“在”另一层或基底“上”或“上方”时，该层可以直接在另一层或基底上，或者也可以在它们之间存在中间层。根据至少一些示例实施例的半导体器件的堆叠的氮化物半导体层可以在结构上或在功能上彼此不同。例如，氮化物半导体层可以通过位于不同的位置而在结构上彼此不同，氮化物半导体层可以通过具有不同的生长特性和组成或者不同的掺杂浓度和掺杂类型而在功能上彼此不同。例如，为了在结构上不同，一个氮化物半导体层可以位于掩蔽层或夹层的上面或上方，而另一氮化物半导体层可以位于掩蔽层或夹层的下面或下方。
图1A是根据示例实施例的半导体器件10的剖视图。
参照图1A，半导体器件10包括位于基底11上的多个氮化物半导体层。在图1A中，多个氮化物半导体层包括第一氮化物半导体层12、第二氮化物半导体层14和第三氮化物半导体层16。至少一个掩蔽层13设置在多个氮化物半导体层之间，且至少一个夹层15在掩蔽层13上方设置在多个氮化物半导体层之间。例如，至少一个掩蔽层13可以设置在多个氮化物半导体层中的第一对氮化物半导体层之间，至少一个夹层15可以设置在多个氮化物半导体层中的第二对氮化物半导体层之间。
根据至少该示例实施例，夹层15可以补偿由第二氮化物半导体层14在掩蔽层13上的生长引起的残余拉伸应力。
详细地参照在图1A中示出的示例实施例，第一氮化物半导体层12设置在基底11上，掩蔽层13形成在第一氮化物半导体层12上，第二氮化物半导体层14形成在掩蔽层13上，夹层15形成在第二氮化物半导体层14上，并且第三半导体层16形成在夹层15上。
根据至少一些示例实施例，在制造半导体器件10期间或之后，可以去除基底11。
图1B是没有基底11的半导体器件10′的示例实施例的剖视图。
在半导体器件10′中，掩蔽层13形成在第一氮化物半导体层12上，第二氮化物半导体层14形成在掩蔽层13上，夹层15形成在第二氮化物半导体层14上，并且第三氮化物半导体层16形成在夹层15上。如上所述，半导体器件10′与在图1A中示出的半导体器件的不同之处在于，半导体器件10′不包括基底11。
图2A和图2B是根据其它示例实施例的半导体器件的剖视图。在图2A和图2B中示出的半导体器件20和20′分别包括设置在基底21上的至少一个缓冲层。
在图2A中示出的示例实施例包括一个缓冲层22，而在图2B中示出的示例实施例包括两个缓冲层22′和23′。
根据至少一些示例实施例，缓冲层可以由包括下述材料的材料形成：氮化铝(AlN)、氮化铝镓(AlGaN)、步阶式铝铟镓氮化物超晶格(例如，步阶式AlxInyGa1-x-yN(0≤x≤1，0≤y≤1，x+y≤1))、Alx1Iny1Ga1-x1-y1N/Alx2Iny2Ga1-x2-y2N(0≤x1≤1，0≤x2≤1，0≤y1≤1，0≤y2≤1，x1≠x2或y1≠y2，x1+y1≤1，x2+y2≤1)超晶格)、它们的组合等。
根据至少一些示例实施例，多个氮化物半导体层可以设置在至少一个缓冲层上。至少一个掩蔽层和至少一个夹层可以单独地设置在多个氮化物半导体层之间。例如，至少一个掩蔽层可以设置在多个氮化物半导体层中的第一对氮化物半导体层之间，至少一个夹层可以设置在多个氮化物半导体层中的第二对氮化物半导体层之间。
对于图2A和图2B，第一氮化物半导体层24设置在至少一个缓冲层(例如，第一缓冲层22′和第二缓冲层23′或者缓冲层22)上，掩蔽层25设置在第一氮化物半导体层24上。第二氮化物半导体层26设置在掩蔽层25上，夹层27设置在第二氮化物半导体层26上。第三氮化物半导体层28设置在夹层27上。
更详细地参照图2A，缓冲层22形成在基底21上，第一氮化物半导体层24形成在缓冲层22上。掩蔽层25形成在第一氮化物半导体层24上，第二氮化物半导体层26形成在掩蔽层25上。夹层27形成在第二氮化物半导体层26上，第三氮化物半导体层28形成在夹层27上。
更详细地参照图2B，在半导体器件20′中，第一缓冲层22′和第二缓冲层23′顺序地堆叠在基底21上。第一氮化物半导体层24形成在第二缓冲层23′上，掩蔽层25形成在第一氮化物半导体层24上。第二氮化物半导体层26形成在掩蔽层25上，夹层27形成在第二氮化物半导体层26上。第三氮化物半导体层28形成在夹层27上。
在图2A和图2B中示出的缓冲层22、22′和23′可以减少由基底21的晶格常数和第一氮化物半导体层24的晶格常数之间的差异导致的位错的数量。缓冲层22、22′和23′还可以抑制和/或防止由基底21和第一氮化物半导体层24的热膨胀系数的差异引起的裂纹形成。
在图2B中示出的示例实施例中，第一缓冲层22′还可以用作成核-生长层。在一个示例中，用作成核-生长层的第一缓冲层22′可以由氮化铝(AlN)形成。根据至少一些示例实施例，成核-生长层可以抑制和/或防止可由基底21和第一氮化物半导体层24之间的反应发生的回熔。第一缓冲层22′可以使在第一缓冲层22′(例如，第二缓冲层23′或第一氮化物半导体层24)上生长的层更容易润湿。在成核-生长层的生长的初始阶段，提供铝(Al)源来抑制和/或防止基底21被暴露于氮和被氮化。在一个示例中，成核-生长层可以具有数十到数百纳米的尺寸。
在图2B中示出的半导体器件20′中，可以在第二缓冲层23′和第一氮化物半导体层24之间的界面处形成位错环，从而减小位错密度。当第二缓冲层23′由AlxGa1-xN(0≤x≤1)形成时，铝(Al)的浓度可以是固定的或逐渐减小。例如，Al的浓度可以以诸如Al0.7Ga0.3N→Al0.5Ga0.5N→Al0.3Ga0.7N的步阶方式减小。在这种情况下，因为减小了(例如，逐渐地减小了)第二缓冲层23′和第一氮化物半导体层24之间的晶格常数失配和热膨胀系数差异，所以可以在外延生长工艺期间产生压缩应力。这可以减小在冷却工艺期间产生的拉伸应力。另外，可以使穿透位错(threadingdislocation)弯曲，这可以进一步减小位错密度。随着第二缓冲层23′的厚度增加，可以减小第一氮化物半导体层24的压缩应力松弛，并且还可以进一步减小位错密度。第二缓冲层23′可以具有几百纳米到若干微米的厚度。
根据至少一些示例实施例，可以在半导体器件的制造期间或之后去除基底21。在至少一些其它示例实施例中，可以与基底21一起去除一个或多个缓冲层(例如，图2A中的22，图2B中的22′和23′)。在下面将讨论的根据至少一些示例实施例的堆叠的半导体结构中，也可以去除基底和缓冲层，但是这里将省略其详细解释。
仍参照图1A至图2B，根据至少一些示例实施例，基底11和21可以由含有硅的材料形成。因此，基底11和21可以是基于硅的基底。例如，基底11和21可以是硅(Si)基底或碳化硅(SiC)基底。硅基底可以使用(111)面。可以使用硫酸-过氧化氢、氢氟酸、去离子水等来清洗基底11和21。可以从基底11和21的表面去除诸如金属和有机材料和/或天然氧化物膜的杂质，其中，基底11和21的表面可以具有氢端基并可以提供用于外延生长的合适表面条件。
生长在基底11和21上的多个氮化物半导体层可以由例如含有镓的氮化物形成。在一个示例中，多个氮化物半导体层可以由AlxInyGa1-x-yN(0≤x≤1，0≤y≤1，x+y＜1)形成。例如，多个氮化物半导体层可以由包括氮化镓(GaN)、氮化铟镓(InGaN)和铝铟镓氮化物(AlInGaN)中的任何一者的材料形成。可选地，多个氮化物半导体层可以由不含铝的氮化物材料(无铝氮化物材料)形成。
掩蔽层13和25可以由例如氮化硅(SiNx)或氮化钛(TiN)形成。在一个示例中，可以使用SiH4(硅烷)和氨气形成SiNx掩蔽层。掩蔽层13和25可以任意地形成在第一氮化物半导体层12和24上，并可以部分地覆盖第一氮化物半导体层12和24的表面区域。因此，可以暴露第一氮化物半导体层12和24的一部分。第一氮化物半导体层12和24的暴露部分的尺寸和/或量可以由掩蔽层13和25的覆盖度来确定。
可以在掩蔽层13和25上生长第二氮化物半导体层14和26的初始部分(例如，点或岛)，并且初始部分的生长特性(例如，尺寸和分布)可以通过被掩蔽层13和25覆盖的部分的尺寸而改变。例如，当SiNx掩蔽层的面积增加时，氮化物半导体层的暴露部分的面积减小，并且氮化物半导体层的生长在SiNx掩蔽层上的那部分的初始密度减小。然而，聚结部分的尺寸增大，并且聚结的氮化物半导体层的厚度也会增加。
因为掩蔽层13和25掩蔽(例如，直接掩蔽)穿透位错，或者因为穿透位错通过第二氮化物半导体层14和26的一部分的晶面而弯曲，所以在图1A至图2B中示出的掩蔽层13和25可以减小位错密度。第二氮化物半导体层14和26的聚结厚度和位错密度可以改变，并可以依赖于生长条件，例如温度、压力、V/III源比例等。可以选择用于生长SiNx掩蔽层和第二氮化物半导体层的条件，从而当完成聚结且获得平坦表面时，保持由穿透位错引起的表面坑的密度小于或等于大约5×108cm-2。
由于第二缓冲层23′的相对小的晶格尺寸，使得第一氮化物半导体层24会经受压缩应力。随着第一氮化物半导体层24的厚度增加，该压缩应力可以相对缓慢地松弛。然而，当掩蔽层13和25设置在第一氮化物半导体层12和24与第二氮化物半导体层14和26之间时，两个氮化物半导体层之间的应力会减弱，并且传递到第二氮化物半导体层14和26的压缩应力会被抑制和/或阻止。
仍参照图1A至图2B，根据至少一些示例实施例，第二氮化物半导体层14和26的初始部分的形成会在初始部分聚结时导致拉伸应力的产生。因此，由于掩蔽层13和25，使得第一氮化物半导体层12和24会受到相对强的压缩应力。另一方面，第二氮化物半导体层14和26会受到由应力减弱和/或初始部分(例如，点或岛)的聚结引起的相对弱的压缩应力和/或拉伸应力。
当第二氮化物半导体层14和26受到相对弱的压缩和/或拉伸应力时，在冷却工艺期间，当第二氮化物半导体层14和26的厚度超过临界厚度时，会形成裂纹。因此，随着岛生长加速以及第二氮化物半导体层14和26的厚度增加，裂纹形成的概率会增大。因此，可以确定在裂纹形成受到抑制(例如，不发生裂纹形成)和位错密度受到抑制(例如，被最小化)时的第二氮化物半导体层14和26的厚度。
根据至少一些示例实施例，通过在保持掩蔽层13和25的厚度的同时减小第二氮化物半导体层14和26的聚结厚度，可以减小位错密度，和/或可以抑制和/或防止裂纹形成。可以通过调节生长条件，例如，通过升高生长温度、减小生长压力和/或增大V/III源比例以增强水平生长来减小第二氮化物半导体层14和26的聚结厚度。
尽管根据示例实施例相对较好地控制了第二氮化物半导体层的生长条件，但是当第二氮化物半导体层14和26生长到大于或等于大约2μm的厚度时仍会出现裂纹形成。在一个示例中，在降至室温的冷却工艺期间，由于基底11和21的热膨胀系数与第二氮化物半导体层14和26的热膨胀系数的差异，导致会产生拉伸应力。该拉伸应力会引起裂纹。根据至少一些示例实施例，至少一个夹层15和27可以设置在第二氮化物半导体层14和26上，以补偿上面描述的拉伸应力。当第三氮化物半导体层16和28形成在夹层15和27上时，第三氮化物半导体层16和28会具有相对高的压缩应力。该相对高的压缩应力可以补偿在第二氮化物半导体层14和26中可能存在的相对弱的压缩应力和/或拉伸应力。因此，可以抑制裂纹形成。
多个氮化物半导体层可以被选择性地掺杂或未掺杂。多个氮化物半导体层中的最上面的氮化物半导体层可以掺杂有n型或p型杂质，而其它氮化物半导体层可以未被掺杂。可选地，与掩蔽层相邻的氮化物半导体层可以未被掺杂。在图1A至图2B中示出的示例实施例中，第三氮化物半导体层16和28可以是掺杂有n型或p型杂质的导电氮化物层。可选地，第三氮化物半导体层16和28可以具有包括未掺杂层和掺杂层的双层结构。在一个示例中，考虑到半导体器件10和20的电流扩展，第三氮化物半导体层16和28可以具有大于或等于大约2μm的厚度和/或大于或等于大约3×1018cm-3的掺杂浓度。
图3A示出了根据示例实施例的堆叠结构的示例概念剖视图和扫描电子显微镜(SEM)图像。更详细地说，图3A示出了在图2B中示出的半导体器件20的示例。图3B示出了堆叠结构的顶表面的光学显微镜(OM)图像。
参照图3A，AlN成核-生长层形成在Si(111)基底上，g-AlGaN(渐变AlGaN)缓冲层形成在AlN成核-生长层上，g-AlGaN是指AlGaN中的Al的组成是逐渐变化的。第一u-GaN半导体层形成在g-AlGaN缓冲层上。SiNx掩蔽层设置在第一u-GaN半导体层上，第二u-GaN半导体层形成在SiNx掩蔽层上。在可选的示例实施例中，SiNx掩蔽层可以嵌入在u-GaN半导体层内，该u-GaN半导体层包括由相同或基本相同的材料形成的第一u-GaN半导体层和第二u-GaN半导体层。AlxGa1-xN夹层设置在第二u-GaN半导体层上，第三u-GaN半导体层形成在AlxGa1-xN夹层上。n-GaN层形成在第三u-GaN半导体层上。
如在图3B的OM图像中所示，即使设置在AlxGa1-xN夹层上的第三u-GaN半导体层的厚度大于大约0.4μm，并且硅(Si)基底具有大约3×1018cm-3的掺杂浓度，在冷却期间在整个结构或基本上整个结构中也不会出现裂纹形成。另外，所测量的第三u-GaN半导体层的位错密度保持在相对低的大约5.3×108cm-2。这可能是由于以下原因所致：由于SiNx掩蔽层，使得到达AlxGa1-xN夹层的穿透位错的密度减小，这样可以延迟由AlxGa1-xN夹层引起的压缩应力的松弛。因此，可以抑制和/或防止裂纹形成。
在仅具有设置在第一u-GaN半导体层上的SiNx掩蔽层的结构中，在冷却工艺期间会发生裂纹形成。由于存在SiNx掩蔽层，所以当第二氮化物半导体层由u-GaN形成且第三半导体层由n-GaN形成时，位错密度可以减小到大约3.1×108cm-2。然而，当Si基底的n型掺杂增加时，会产生拉伸应力，并且当掩蔽层上的岛聚结时，会产生另外的拉伸应力，这在冷却工艺期间会导致形成裂纹。
对设置在AlGaN缓冲层和GaN层之间的SiNx掩蔽层的传统结构及对具有设置在GaN层内的SiNx掩蔽层的结构(例如在图3A中所示)进行对比实验。除了SiNx掩蔽层的位置之外，传统结构和根据示例实施例的结构的其它结构特性(例如，其它层的厚度和顺序)基本相同。检查了这两种结构的晶体品质，传统结构中的GaN比根据示例实施例的结构中的GaN显示出较低的期望的晶体品质。
例如，根据示例实施例的结构的GaN(002)/(102)的x射线衍射(XRD)峰摇摆曲线中的半峰全宽(FWHM)值为大约324弧秒(arcsec)和大约383弧秒。另一方面，具有直接设置在AlGaN缓冲层上的SiN掩蔽层的传统结构中的GaN(002)/(102)的XRD峰摇摆曲线中的FWHM值为大约380弧秒和大约400弧秒。
在仅具有AlxGa1-xN夹层的结构(没有掩蔽层)中，在该结构中，夹层设置在u-GaN氮化物半导体层和n-GaN半导体层之间，位错密度相对高(例如，大约7.7×108cm-2)。该相对高的位错密度可能由省去用于减小位错密度的掩蔽层所致。然而，由于夹层所施加的压缩应力，所以在薄膜的表面中不会发生裂纹形成。
根据至少一些示例实施例，在堆叠的半导体结构中包括AlN成核-生长层和步阶式AlxGa1-XN(g-AlxGa1-XN)缓冲层。
根据常规技术，仅包括夹层但不具有掩蔽层的结构的OM图像(未示出)在外表面上未显示出裂纹，但是在薄膜的内部显示出舱口状(hatchshaped)内裂纹。在图3B中没有观察到这样的裂纹。因此，可以通过利用SiNx掩蔽层减小穿透位错密度来提高AlxGa1-xN夹层的应力补偿效应，这还可以减小拉伸应力水平和/或位错密度。
当在缓冲层或在含有铝的成核-生长层上形成SiNx掩蔽层时，可以减小位错密度。可以通过在第一氮化物半导体层上形成SiNx掩蔽层来进一步减小位错密度，如在至少一些示例实施例中所示。
当SiNx掩蔽层设置在缓冲层上时，可能未利用在缓冲层和氮化物半导体层之间产生的位错弯曲的效应。因此，在形成夹层之前将位错密度减小至期望的水平会相对困难。在这种情况下，应用夹层不会提供足够的应力补偿效果。因此，可以包括多个夹层，以获得足够的应力补偿。然而，使用多个夹层会重新产生位错和/或使晶体品质劣化。因此，由于掩蔽层所减小的位错密度会再次增大。至少一些示例实施例可以包括最终的掩蔽层，以应对该效应。然而，最终的掩蔽层会限制在最终的掩蔽层上生长的氮化物半导体层的厚度。因此，会减小n型导电氮化物半导体层的掺杂浓度和/或厚度。因此，当掩蔽层设置在缓冲层上时，掩蔽层和夹层的使用不会提供足够的位错密度减小和/或拉伸应力的补偿效果。
结合至少一些示例实施例讨论的基底、缓冲层和氮化物半导体层与上面关于在图1A、图1B、图2A和图2B中示出的半导体器件所讨论的相同或基本上相同。因此，当讨论下面的示例实施例时，将省略这些元件的详细解释。
图4是根据另一示例实施例的半导体器件30的剖视图。
参照图4，半导体器件30包括设置在基底31上的第一缓冲层32和第二缓冲层33。多个氮化物半导体层设置在第二缓冲层33上。多个氮化物半导体层包括第一至第五氮化物半导体层34、36、38、40和42。一对或多对掩蔽层和夹层交替地布置在多个氮化物半导体层之间。
更详细地参照在图4中示出的半导体器件30，第一缓冲层32设置在基底31上，第二缓冲层33设置在第一缓冲层32上。第一氮化物半导体层34设置在第二缓冲层33上，第一掩蔽层35设置在第一氮化物半导体层34上。第二氮化物半导体层36设置在第一掩蔽层35上，第一夹层37设置在第二氮化物半导体层36上。第三氮化物半导体层38设置在第一夹层37上，第二掩蔽层39设置在第三氮化物半导体层38上。第四氮化物半导体层40设置在第二掩蔽层39上，第二夹层41设置在第四氮化物半导体层40上。第五氮化物半导体层42设置在第二夹层41上。
如在图4中所示，第一掩蔽层35设置在第一氮化物半导体层34和第二氮化物半导体层36之间。第一夹层37设置在第二氮化物半导体层36和第三氮化物半导体层38之间。第二掩蔽层39设置在第三氮化物半导体层38和第四氮化物半导体层40之间。第二夹层41设置在第四氮化物半导体层40和第五氮化物半导体层42之间。
在图4中，第一掩蔽层35和第一夹层37构成第一对，第二掩蔽层39和第二夹层41构成第二对。
此外，第一氮化物半导体层34和第一掩蔽层35可以称作第一堆叠结构，第二氮化物半导体层36和第一夹层37可以视为第二堆叠结构，第三氮化物半导体层38和第二掩蔽层39可以视为第三堆叠结构，以此类推。
可选地，第一氮化物半导体层34、第一掩蔽层35、第二氮化物半导体层36和第一夹层37可以视为第一堆叠结构，而第三氮化物半导体层38、第二掩蔽层39、第四氮化物半导体层40和第二夹层41可以视为第二堆叠结构。
当如图4中所示，包括SiNx掩蔽层和AlxGa1-xN夹层的一对堆叠一次以上(例如，两次)时，可以使掩蔽效果倍增。因此，可以进一步减小位错密度和/或可以提高晶体品质。例如，可以将位错密度减小至小于或等于大约3×108cm-2，并且GaN(002)和(102)XRD峰的半峰全宽值可以分别小于或等于大约230弧秒和大约310弧秒。当重复堆叠SiNx掩蔽层和AlxGa1-xN夹层时，可以进一步减小氮化物半导体层内的位错密度，因此，可以获得具有相对低的位错密度的氮化物半导体层。
在图4中示出的半导体器件30包括第一缓冲层32和第二缓冲层33。然而，根据至少一些其它示例实施例，半导体器件30可以包括缓冲层32和33中的一个或者两个以上的缓冲层。
图5是根据另一示例实施例的半导体器件50的剖视图。
参照图5，第一缓冲层52和第二缓冲层53顺序地设置在基底51上。第一氮化物半导体层54设置在第二缓冲层53上，掩蔽层55设置在第一氮化物半导体层54上。第二氮化物半导体层56设置在掩蔽层55上，第一夹层57设置在第二氮化物半导体层56上。第三氮化物半导体层58设置在第一夹层57上，第二夹层59设置在第三氮化物半导体层58上。第四氮化物半导体层60设置在第二夹层59上，第三夹层61设置在第四氮化物半导体层60上。第五氮化物半导体层62设置在第三夹层61上。
如图5中所示，多个夹层在掩蔽层55上方设置在相邻的氮化物半导体层之间。在图5中，多个夹层包括第一至第三夹层57、59和61。然而，示例实施例可以包括三个以上夹层。
根据至少一些示例实施例，图5中的第一缓冲层52和第二缓冲层53是可选的，并可以包括成核-生长层。此外，虽然半导体器件50包括两个缓冲层52和53，但是根据至少一些示例实施例，半导体器件50可以包括单个缓冲层或者两个以上缓冲层。
在图5中示出的示例实施例包括掩蔽层、第一夹层和设置在第一夹层上方的至少一个另外的夹层。
图6A和图6B是根据其它示例实施例的半导体器件的剖视图。在图6A和图6B中示出的示例实施例中，至少一个夹层在掩蔽层77下方设置在两个氮化物半导体层之间。尽管在图6A中在掩蔽层77下方仅设置了一个夹层，但是示例实施例可以在掩蔽层77下方包括多个夹层。
更详细地参照图6A，半导体器件70包括顺序地设置在基底71上的第一缓冲层72和第二缓冲层73。第一氮化物半导体层74设置在第二缓冲层73上。第一夹层75设置在第一氮化物半导体层74上，第二氮化物半导体层76设置在第一夹层75上。掩蔽层77设置在第二氮化物半导体层76上，第三氮化物半导体层78设置在掩蔽层77上。第二夹层79设置在第三氮化物半导体层78上，第四氮化物半导体层80设置在第二夹层79上。
在图6A中示出的示例实施例中，第二氮化物半导体层76、掩蔽层77、第三氮化物半导体层78、第二夹层79和第四氮化物半导体层80顺序地设置在第一夹层75上。
参照图6B，半导体器件70′包括顺序地设置在基底71上的第一缓冲层72′和第二缓冲层73′。第五氮化物半导体层74a设置在第二缓冲层73′上，第三夹层75a设置在第五氮化物半导体层74a上。第一氮化物半导体层74设置在第三夹层75a上，第一夹层75设置在第一氮化物半导体层74上。第二氮化物半导体层76设置在第一夹层75上，掩蔽层77设置在第二氮化物半导体层76上。第三氮化物半导体层78设置在掩蔽层77上，第二夹层79设置在第三氮化物半导体层78上。第四氮化物半导体层80设置在第二夹层79上。
除了第五氮化物半导体层74a和第三夹层75a设置在第一氮化物半导体层74下方之外，在图6B中示出的半导体器件70′与在图6A中示出的半导体器件70类似。在图6A和图6B中示出的示例实施例中，至少一个夹层设置在掩蔽层下方。
在掩蔽层77下方提供一个或多个夹层可以提高压缩应力。因此，置于掩蔽层77下方的夹层可以代替(例如，部分地或完全地代替)缓冲层72′和73′中的一个或多个。一个或多个缓冲层72′和73′的使用是可选的。例如，当至少一个夹层设置在掩蔽层77下方时，可以减小AlGaN缓冲层(例如，缓冲层73′)的厚度。因为AlGaN的生长速率相对慢，所以AlGaN缓冲层的厚度减小可以缩短缓冲层的生长时间。因此，可以通过在掩蔽层77下方包括至少一个夹层来缩短这样的半导体器件的工艺/制造时间。换言之，因为缓冲层可以含有具有相对低的生长速率的材料(例如，铝)，所以可以通过用一个或多个夹层75和75a代替缓冲层72、73、72′和73′中的一个或多个来提高产量。另外，在掩蔽层下方存在一个或多个夹层可以提高得到的半导体器件的晶体品质。
图7是根据又一示例实施例的半导体器件100的剖视图。
参照图7，半导体器件100包括形成在基底101上的多个堆叠结构。多个堆叠结构中的每个堆叠结构包括多个氮化物半导体层以及设置在多个氮化物半导体层之间的多个掩蔽层和多个夹层之一。
更详细地参照图7，半导体器件100包括设置在基底101上的第一缓冲层102和第二缓冲层103。第一堆叠结构(也称作第一区域)110包括多个氮化物半导体层和设置在多个氮化物半导体层之间的多个掩蔽层。
更具体地说，第一堆叠结构110包括第一氮化物半导体层111a、设置在半导体层111a上的第一掩蔽层112a、设置在第一掩蔽层112a上的第二氮化物半导体层111b、设置在第二氮化物半导体层111b上的第二掩蔽层112b、设置在第二掩蔽层112b上的第三氮化物半导体层111c和设置在第三氮化物半导体层111c上的第三掩蔽层112c。
半导体器件100的第二堆叠结构(也称作第二区域)120也包括多个氮化物半导体层和设置在多个氮化物半导体层之间的多个夹层。
更具体地说，第二堆叠结构120包括第四氮化物半导体层121a、设置在第四氮化物半导体层121a上的第一夹层122a、设置在第一夹层122a上的第五氮化物半导体层121b、设置在第五氮化物半导体层121b上的第二夹层122b、设置在第二夹层122b上的第六氮化物半导体层121c和设置在第六氮化物半导体层121c上的第三夹层122c。
还如在图7中所示，多个第一和第二堆叠结构110和120交替地堆叠。
根据至少一些示例实施例，半导体器件100可以包括一个或多个第一和第二堆叠结构110和120。
此外，示例实施例不局限于如图7所示的第一堆叠结构110中的仅仅三个掩蔽层和/或第二堆叠结构120中的仅仅三个夹层。而是，第一堆叠结构110可以包括两个或更多个掩蔽层，第二堆叠结构120可以包括两个或更多个夹层。在另一可选方案中，第一堆叠结构110可以包括一个或多个掩蔽层，第二堆叠结构可以包括不同数量的夹层，例如两个或更多个夹层。
仍参照图7，最终的(第七)氮化物半导体层150设置在最上面的第二堆叠结构120上。第七氮化物半导体层150可以是掺杂的n型或p型层。可选地，第七氮化物半导体层150可以具有包括至少一个未掺杂层和至少一个掺杂层的多层结构。
根据至少一些示例实施例，在保持由掩蔽层减小的相对低的位错密度的同时，可以通过调节夹层的组成来减小和/或防止夹层的压缩应力松弛。下面将参照在图2B中示出的半导体器件20更详细地对此加以描述。
返回参照图2B，在夹层27和第三氮化物半导体层28之间存在相对大的晶格失配，从而夹层27向第三氮化物半导体层28施加压缩应力。在一个示例中，如果第三氮化物半导体层28由氮化镓(GaN)形成，且夹层27由AlxGa1-xN形成，则夹层27可以具有在大约10nm和100nm之间的厚度，从而具有松弛的晶格。当夹层27的厚度太小时，不会发生夹层27的晶格的松弛，因此，由晶格失配引起的压缩应力不会有效地施加到在夹层27上生长的第三氮化物半导体层28。当夹层27的厚度太大时，夹层27会受到由位于夹层27下方的第二氮化物半导体层26引起的拉伸应力，这会导致出现裂纹。同时，可以通过控制夹层27中的铝(Al)的浓度来调节由于晶格失配导致的压缩应力松弛。当由于夹层27中的过量的Al而导致发生过度的晶格失配时，会产生位错，以使应力松弛。在这种情况下，可以通过掩蔽层25的位错密度减小效应来弥补所产生的位错。
图8A至图8C是示出当AlxGa1-xN夹层中的铝(Al)的浓度改变时在GaN半导体层中形成的示例裂纹的示例OM图像。
在图8A中，AlGaN夹层具有大约40％的Al浓度。因为AlGaN夹层不能施加足够的压缩应力，所以发生裂纹形成，如在图8A中所示。位错密度为大约～5×1018cm-2，这不明显高于仅包括掩蔽层的结构。
在图8B中，AlGaN夹层具有大约60％的Al浓度。并且，即使位错密度保持在大约～5×1018cm-2，也未发生裂纹形成。
在图8C中，AlN夹层具有大约100％的Al浓度。位错密度升高至大约1×109cm-2至大约2×109cm-2，并且发生压缩应力松弛和裂纹形成。
因此，存在应力补偿保持不变且位错产生被抑制和/或防止的Al浓度。在一个示例中，夹层可以由AlxGa1-xN形成，其中，0.4＜x＜1，并且AlxGa1-xN夹层的厚度可以在包括端点值的大约10nm和大约100nm之间。因此，例如，当结构包括设置在基底上的至少一个缓冲层、掩蔽层、氮化物半导体层和AlxGa1-xN夹层(0.4＜x＜1)时，可以通过掩蔽层减小位错密度，并可以通过AlxGa1-xN夹层补偿应力。
根据至少一些示例实施例，掩蔽层设置在半导体器件中的氮化物半导体层上。相对难以将第一氮化物半导体层的穿透位错传递至第二氮化物半导体层。因此，包括掩蔽层可以减小位错密度，并能够更容易地施加由于夹层产生的压缩应力。
根据至少一些示例实施例，可以减小缓冲层和第一氮化物半导体层之间的界面处的位错密度。可以通过在第一氮化物半导体层上形成掩蔽层来进一步减小位错密度。因为在形成夹层之前充分地减小了位错密度，所以由于夹层的使用所产生的位错效应可以相对较小，因此，可以保持或进一步增强由掩蔽层带来的位错密度减小效应。在拉伸应力由夹层补偿的同时，可以抑制和/或防止裂纹形成。另外，可以通过调节夹层的厚度和/或组成来减小或消除由夹层产生的位错。因此，即使在仅包括单个夹层的结构中，也可以在没有裂纹的情况下生长具有相对低的位错密度的氮化物半导体层。
例如，在图2B中示出的半导体器件20可以包括氮化物半导体层，而在夹层27上没有裂纹。另外，氮化物半导体层可以具有小于或等于大约4×108cm-2的位错密度、大于或等于大约3.4μm的厚度和大于或等于大约4×1018cm-3的n型掺杂浓度。GaN(002)和(102)XRD峰的半峰全宽值可以分别小于或等于大约280弧秒和大约350弧秒。
根据至少一些示例实施例，当氮化物半导体层在硅基底或碳化硅基底上生长时，通过减小拉伸应力和/或晶格位错，氮化物半导体层可以生长到期望的厚度。硅基底或碳化硅基底的使用会制造出直径相对大的晶片。根据至少一些示例实施例的半导体器件可以用于各种电气装置，例如发光二极管、肖特基(Schottky)二极管、激光二极管、场效应晶体管、功率装置等。
图9是包括根据示例实施例的半导体器件的发光装置200的剖视图。
参照图9，发光装置200包括设置在基底221上的多个氮化物半导体层、设置在多个氮化物半导体层之间的至少一个掩蔽层和至少一个夹层。夹层设置在掩蔽层上方。
更详细地说，第一缓冲层222和第二缓冲层223顺序地设置在基底221上。第一氮化物半导体层224设置在第二缓冲层223上，掩蔽层225设置在第一氮化物半导体层224上。第二氮化物半导体层226设置在掩蔽层225上，夹层227设置在第二氮化物半导体层226上。第三氮化物半导体层228设置在夹层227上。第三氮化物半导体层228可以掺杂有第一类型(例如，n型)杂质，从而成为第一类型层(例如，n型层)。第一氮化物半导体层224和第二氮化物半导体层226可以选择性被掺杂或未被掺杂。
仍参照图9，有源层229设置在第三氮化物半导体层228上，第四氮化物半导体层230设置在有源层229上。第四氮化物半导体层230可以掺杂有第二类型(例如，p型)杂质，从而成为第二类型层(例如，p型层)。
在图9中示出的示例实施例包括两个缓冲层222和223。然而，至少一些示例实施例可以在基底221和第一氮化物半导体层224之间包括一个或更多个缓冲层。
根据至少一些示例实施例，可以在制造半导体器件200期间或之后去除基底221。根据至少一些其它示例实施例，可以将基底221、第一缓冲层222和第二缓冲层223一起去除。
图10是根据另一示例实施例的半导体器件300的示意性剖视图。
参照图10，半导体器件300包括基于硅的基底310、缓冲层340和氮化物堆叠件350。缓冲层340和氮化物堆叠件350顺序地设置在基于硅的基底310上。
可以通过使用相对高浓度的p型杂质掺杂基底来形成基于硅的基底310。基于硅的基底310可以是硅基底、碳化硅基底等。基于硅的基底310可以是例如掺杂有相对高浓度的p型杂质的晶片。可选地，基于硅的基底310可以通过诸如注入的工艺从未掺杂有p型杂质的晶片或掺杂有相对低浓度的p型杂质的晶片获得。p型杂质可以是例如硼(B)、铝(Al)、镁(Mg)、钙(Ca)、锌(Zn)、镉(Cd)、汞(Hg)、镓(Ga)等。掺杂浓度可以大于或等于大约1017cm-3。然而，掺杂浓度可以取决于所使用的杂质的类型。例如，当p型杂质为硼(B)时，掺杂浓度可以在包括端点值的大约5×1017cm-3至大约1×1020cm-3的范围内，或者在包括端点值的大约1×1018cm-3至大约5×1019cm-3的范围内。
当掺杂浓度低于5×1017cm-3时，减小弓部效应会相对困难。另一方面，当掺杂浓度高于大约1×1020cm-3时，形成单晶硅基底会相对困难。
根据至少一些示例实施例，可以如下确定掺杂浓度，即，使得基于硅的基底310的电阻率保持小于或等于大约1Ωcm。
根据至少一些示例实施例，缓冲层340可以有助于确保在基于硅的基底310上生长的氮化物堆叠件350的给定的、期望的或预定的薄膜质量。缓冲层340可以由与氮化物堆叠件350不同的材料形成。缓冲层340可以减少由于基于硅的基底310的晶格常数和氮化物堆叠件350的晶格常数的差异产生的位错。缓冲层340还可以抑制和/或防止因基于硅的基底310的热膨胀系数和氮化物堆叠件350的热膨胀系数之间的差异导致的裂纹的形成。
根据至少一些示例实施例，缓冲层340可以包括至少一个缓冲层和成核-生长层。缓冲层340可以具有由例如氮化铝(AlN)、碳化硅(SiC)、氧化铝(Al2O3)、铝镓氮化物(AlGaN)、铝铟镓氮化物(AlInGaN)、铝铟硼镓氮化物(AlInBGaN)、铝硼镓氮化物(AlBGaN)、氮化镓(GaN)、它们的组合等形成的单层结构或多层结构。可选地，具有单层或多层结构的缓冲层340由材料组合XY形成，其中，X是钛(Ti)、铬(Cr)、锆(Zr)、铪(Hf)、铌(Nb)、钽(Ta)等中的至少一种，Y是氮(N)、硼(B，B2)等中的至少一种。
氮化物堆叠件350可以包括至少一个基于GaN的化合物半导体层。在一个示例中，氮化物堆叠件350可以包括多个氮化物半导体层。至少一个掩蔽层可以设置在多个氮化物半导体层之间，至少一个夹层可以设置在多个氮化物半导体层之间。在一个示例中，氮化物堆叠件350可以具有如图1B所示的结构。然而，示例实施例不限于此，氮化物堆叠件350可以具有包括这里所讨论的结构在内的各种结构中的任意结构。
根据至少一些示例实施例，氮化物半导体层可以包括覆层。可选地，氮化物半导体层可以包括掺杂有n型杂质的n-GaN层或掺杂有p型杂质的p-GaN层。在其它可选的示例实施例中，氮化物半导体层可以包括未掺杂有杂质的u-GaN层。
当氮化物半导体层掺杂有给定的、期望的或预定的杂质时，半导体器件300可以作为用于形成发光装置的母板或基体。
当氮化物半导体层未被掺杂时，半导体器件300可以作为用于形成功率装置、发光装置等的母板。
图11是根据另一示例实施例的半导体器件的示意图。
参照图11，半导体器件302包括：基于硅的基底312，掺杂有相对高浓度的p型杂质；缓冲层340；氮化物堆叠件350。在图11中示出的示例实施例中，与上面参照图10讨论的基于硅的基底310相比，基于硅的基底312掺杂有不同类型的杂质。
此外，掺杂到基于硅的基底312中的p型杂质主要或基本上分布在基于硅的基底312的上表面周围。在这个示例中，基于硅的基底312的下部可以未被掺杂。可以从未掺杂的硅晶片或通过离子注入使用p型杂质掺杂硅晶片而掺杂有相对低浓度的杂质的硅晶片获得基于硅的基底312。半导体器件302中的剩余元件(例如，缓冲层340和氮化物堆叠件350)可以与上面参照图10描述的半导体器件300的元件相同或基本上相同。
在图11中示出的半导体器件302可以作为用于形成诸如发光装置、功率装置等的各种半导体器件的母板。
使用p型杂质以相对高的浓度掺杂基于硅的基底310和312可以减少在制造期间基底的翘曲。通常，翘曲量由以晶片级测量的弓部来表示。当基于硅的基底310和312是直径为大约2″的盘形状时，用于根据至少一些示例实施例的半导体器件(例如，半导体器件100、200、300和/或302)的基于硅的基底310和312的弓部可以小于或等于大约100μm。
图12是示出晶片的示例弓部的示意图。在制造工艺期间发生的基底的翘曲量可以定义为以晶片级测量的弓部。
参照图12，晶片W是基底和形成在基底上的薄膜。由于基底的热膨胀系数与形成在基底上的薄膜的热膨胀系数之间的差异，所以在制造工艺期间会出现弓部。当在薄膜生长所需的相对高温的工艺之后将晶片冷却到室温时，基底和薄膜由于它们的热膨胀系数的差异而以不同的水平收缩。这会导致晶片W翘曲。弓部的量通常由沿晶片W的厚度方向在晶片的最高点和最低点之间的距离来定义。在相同或基本相同的条件下，弓部与晶片W的直径D的平方成比例。因此，具有较大直径的基底可具有较大的弓部。
在图12中，晶片W的弓部具有凹形。然而，弓部的形状可以改变，并且在相对高温的工艺期间依赖于基底和薄膜的热膨胀系数、温度变化和/或应力条件。
根据至少一些示例实施例，基于硅的基底310和312可以掺杂有相对高浓度的p型杂质，以减少上述弓部现象。
当使用传统的硅基底(其可以以相对低的浓度掺杂或未掺杂有n型或p型杂质)时，在生长出氮化物半导体膜之后可以观察到数十至数百微米的弓部。在这种情况下，由于硅基底的塑性变形，所以似乎出现弓部。传统上，硅基底的热膨胀系数比形成在硅基底上的半导体膜的热膨胀系数低。当冷却至室温时，半导体膜会比硅基底收缩得更多，并且半导体膜会导致基底以凸形弯曲。传统上，在相对高温的生长工艺期间施加了十亿帕斯卡(GPa)数量级的压力，以平衡在半导体膜中产生的拉伸应力。在这样的高温和高压下，硅基底会经历塑性变形。换言之，硅基底在室温下是易碎的，但是在高温下变得易延展。因此，当在相对高的温度和压力下施加过度的应力时，硅基底经历塑性变形。在执行冷却工艺并消除应力之后，硅基底不返回至其原始状态，而是保持凸的弓部状。
当使用以适当的浓度掺杂有p型杂质基于硅的基底310和312(例如，如上参照图10和图11所讨论的)时，可以减小这样的弓部。
图13是包括在图10中示出的半导体器件300的发光装置400的示例实施例的剖视图。
参照图13，发光装置400包括基于硅的基底410、缓冲层结构440、氮化物堆叠件450、n型半导体层460、有源层470和p型半导体层480。n型半导体层460和p型半导体层480的位置可以改变。
更详细地参照图13，缓冲层结构440设置在基于硅的基底410上。在这个示例中，缓冲层结构440包括顺序地堆叠在基于硅的基底410上的第一缓冲层441和第二缓冲层442。
氮化物堆叠件450设置在缓冲层结构440上。在这个示例中，氮化物堆叠件450包括顺序地设置在缓冲层结构440上的第一氮化物半导体层453、掩蔽层454、第二氮化物半导体层455、夹层456和第三氮化物半导体层457。根据至少一些示例实施例，可以省去第三氮化物半导体层457。
仍参照图13，n型半导体层460、有源层470和p型半导体层480顺序地设置在氮化物堆叠件450上。
参照在图13中示出的发光装置400的示例实施例获得下面的实验结果。
为了获得实验结果，基于硅的基底410是以大约1×1019cm-3的浓度和大约0.007Ωcm的电阻率掺杂有硼(B)的Si(111)基底，第一缓冲层441由AlN形成为成核-生长层，第二缓冲层442由AlGaN形成。第一氮化物半导体层453、第二氮化物半导体层455和第三氮化物半导体层457由GaN形成。掩蔽层454由SiN形成，夹层456由AlGaN形成。n型半导体层460由n-GaN形成，p型半导体层480由p-GaN形成。有源层470由GaN/InGaN形成，从而具有多量子阱结构。
通过测量根据示例实施例的发光装置的发光特性获得的示例结果与对于对比示例获得的示例结果一起示出在表1中。在对比示例中，传统的硅基底以大约4×1016cm-3的浓度和大约15Ωcm的电阻率掺杂有硼(B)。
[表1]
波长 对比示例 示例实施例
平均值(nm) 449 448
标准偏差(nm) 5.54 3.31
均匀度(％) 1.2 0.7
参照表1，根据示例实施例的发光装置的发射光的波长的标准偏差小于对比示例的发光装置的发射光的波长的标准偏差。另外，根据示例实施例的发光装置的均匀度优于对比示例的发光装置的均匀度。
在采用GaN/InGaN多量子阱结构的发光结构中，发射的光的波长的分布与铟(In)的均匀度有关。在该结构中，可以通过改变铟在InGaN层中的摩尔分数来调节发射的光的波长。例如，随着铟的摩尔分数增大，发射的光的波长会向较长的波长带偏移。在上面参照表1讨论的示例实施例中，发射的光的波长的分布减小，并且用于形成多量子阱结构的母板中的晶片的弓部减小。此外，当生长多量子阱结构时，In更均匀地分布在InGaN层中。
当晶片的弓部相对大时，基底的温度分布会是不规则的，这会导致多量子阱结构的不规则的(例如，不均匀地分布的)In组成。
图14是示出对于根据上面参照表1讨论的示例实施例的发光装置和根据对比示例的发光装置，晶片的弓部与角度(方向)之间的示例关系的曲线图。
参照图14，使用传统的硅基底的对比示例的发光装置中的弓部根据角度具有在大约80μm和大约120μm之间的尺寸。另一方面，根据至少该示例实施例的发光装置中的弓部具有大约若干微米的相对小的(例如，非常小的)弓部，而与角度无关。
图15A至图15E是示出制造半导体器件和包括该半导体器件的装置的方法的示例实施例的剖视图。为了示例目的，将参照图10的半导体器件300来讨论该示例实施例。
参照图15A，用相对高浓度的p型杂质掺杂基于硅的基底310。p型杂质可以是B、Al、Mg、Ca、Zn、Cd、Hg或Ga等。基于硅的基底310可以是硅基底或碳化硅(SiC)基底等。可以通过在硅锭生长期间通过掺杂p型杂质来形成基于硅的基底310。掺杂浓度可以在包括端点值的大约5×1017cm-3和大约1×1020cm-3的范围内，或者在包括端点值的大约1×1018cm-3和大约5×1019cm-3的范围内。可选地，可以如下确定掺杂浓度，即，使得基于硅的基底310具有小于或等于大约1Ωcm的电阻率。
参照图15B，在基于硅的基底310上形成缓冲层340。缓冲层340可以具有由AlN、SiC、Al2O3、AlGaN、AlInGaN、AlInBGaN、AlBGaN、GaN或它们的组合等形成的单层或多层结构。可选地，具有单层或多层结构的缓冲层340可以由XY的材料组合形成，其中，X是Ti、Cr、Zr、Hf、Nb、Ta等中的至少一种，Y是氮(N)、硼(B，B2)等中的至少一种。
参照图15C，氮化物堆叠件350形成在缓冲层340上。氮化物堆叠件350可以包括基于GaN的化合物半导体层。如果必要，则氮化物堆叠件350可以掺杂有给定的、期望的或预定的杂质。例如，氮化物堆叠件350可以掺杂有n型杂质，从而半导体器件300可以作为用于制造发光装置的母板。可选地，氮化物堆叠件350可以未被掺杂，从而半导体器件300可以作为用于制造功率装置的母板。
可以根据传统的半导体制造工艺(例如，金属有机化学气相沉积(MOCVD)工艺)来形成缓冲层340和氮化物堆叠件350。可以如下确定缓冲层340和氮化物堆叠件350的总厚度，即，使得位错密度保持小于或等于适当的或期望的水平。例如，缓冲层340和氮化物堆叠件350的总厚度可以大于或等于大约3μm。可以在生长缓冲层340和氮化物堆叠件350时施加应力，以抵消在相对高温的工艺之后且由于基于硅的基底310、缓冲层340和氮化物堆叠件350之间的热膨胀系数的差异而在将缓冲层340和氮化物堆叠件350冷却至室温时所产生的应力。例如，当缓冲层340和氮化物堆叠件350的热膨胀系数高于基于硅的基底310的热膨胀系数时，在相对高温的工艺期间可施加压缩应力，以抵消在冷却期间产生的拉伸应力。
在图15C中示出的半导体器件300可以用作用于形成各种半导体器件的母板。
例如，参照图15D，装置层DL可以形成在氮化物堆叠件350上。根据将要制造的装置，装置层DL可以包括由适合的材料形成的多个薄膜层。将要制造的装置的示例为发光二极管(LED)装置、包括高电子迁移率晶体管(HEMT)的功率装置、激光二极管(LD)装置等。
参照图15E，可以使用例如研磨工艺和湿蚀刻工艺或者干蚀刻工艺去除基于硅的基底310。然而，示例实施例不限于这些示例。
图16A至图16F是用于解释制造半导体器件和包括该半导体器件的装置的方法的示例实施例的剖视图。将参照在图11中示出的半导体器件302来描述图16A至图16F。
参照图16A，准备基底310′。基底310′可以是硅基底或碳化硅(SiC)基底等。
参照图16B，使用离子注入以相对高浓度的p型杂质掺杂基底310′，从而形成基于硅的基底312。p型杂质可以包括B、Al、Mg、Ca、Zn、Cd、Hg或Ga等。根据至少该示例实施例，p型杂质主要或基本上分布在基于硅的基底312的上表面处或附近。在图16C至图16F中示出的工艺可以与上面参照图15B至图15E描述的工艺相同或基本上相同，因此，省去详细描述。即，例如，可以在基于硅的基底312上顺序地形成缓冲层340、氮化物堆叠件350和装置层DL，并可以去除基于硅的基底312。
当使用以大于或等于给定的、期望的或预定的浓度的浓度掺杂有p型杂质的基于硅的基底310和312时，在相对高压和高温工艺之后，不会发生基于硅的基底310和312上的塑性变形。因此，可以减小弓部，并可以获得更高质量的薄膜。因此，根据至少一些示例实施例的半导体器件300和302可以用作用于制造各种类型的电子装置(例如，高质量发光装置、功率装置等)的母板。
将参照图17A至图17D讨论在这样的母板上制造发光装置的方法的示例实施例。将参照在图13中示出的发光装置400来描述在图17A至图17D中示出的示例实施例。
在至少该示例实施例中，在晶片的母板上生长发光装置层。然后对晶片执行隔离蚀刻。沉积用作芯片钝化层和电流阻挡层(CBL)的介电材料，然后进行图案化。在图17A中示出了得到的结构。
更详细地参照图17A，在基于硅的基底410上形成缓冲层结构440、氮化物堆叠件450、n型半导体层460、有源层470和p型半导体层480。基于硅的基底410可以掺杂有相对高浓度的p型杂质。
可以根据给定的、期望的或预定的图案形成由介电材料形成的钝化层PL和电流阻挡层CBL。缓冲层结构440和氮化物堆叠件450可以具有与上面参照图10和/或图13描述的缓冲层结构440和氮化物堆叠件450的结构相同或基本上相同的结构。
可以在p型半导体层480和电流阻挡层CBL上沉积具有p型接触功能和反射功能的金属层490。
参照图17B，将子安装件510粘附到在图17A中示出的结构。子安装件510可以是Si(100)基底或类似的基底。可以在子安装件510的表面上形成结合金属层520，以用于与金属层490结合。结合金属层520和金属层490可以在大于或等于大约300℃的温度下彼此共晶结合。
参照图17C，可以通过例如研磨工艺和湿蚀刻工艺或者干蚀刻工艺来去除基于硅的基底410。然而，示例实施例不限于这些示例。在图17C中，子安装件510位于在图17A中示出的结构下方，而不是在如图17B所示的结构上方。在图17C中，将在图17A中示出的结构翻转。
如图17D中所示，可以对最初与去除的基于硅的基底界面接触的表面执行纹理化工艺。将表面纹理化可以提高有源层470的发光效率。
然后，将被纹理化的缓冲层结构440和氮化物堆叠件450部分地去除，以暴露n型半导体层460的一部分。在n型半导体层460的被暴露部分的至少一部分上形成用于n型欧姆接触的金属层550。另外，通过形成电极层530以对子安装件510的底表面施加电压来形成垂直发光装置600。
尽管已经参照附图并使用特定术语具体示出并描述了示例实施例，但是这里使用的术语和示例实施例不应当被解释为限制权利要求书的范围。因此，本领域普通技术人员将理解，在不脱离由权利要求书限定的精神和范围的情况下，可以在此进行形式和细节方面的各种改变。

Claims (58)

1.一种半导体器件，所述半导体器件包括：
至少两个堆叠结构，所述至少两个堆叠结构中的每个堆叠结构包括第一氮化物半导体层、位于所述第一氮化物半导体层上的第一掩蔽层、位于所述第一掩蔽层上的第二氮化物半导体层和位于所述第二氮化物半导体层上的第一夹层。
2.根据权利要求1所述的半导体器件，所述半导体器件还包括：至少一个缓冲层，其中，所述至少两个堆叠结构中的第一个堆叠结构在所述至少一个缓冲层上；第三氮化物半导体层，位于所述至少两个堆叠结构中的第二个堆叠结构上。
3.一种半导体器件，所述半导体器件包括：
第一氮化物半导体层；
第一夹层，位于所述第一氮化物半导体层上；以及
至少一个堆叠结构，位于所述第一夹层上，所述至少一个堆叠结构包括第二氮化物半导体层、位于所述第二氮化物半导体层上的第一掩蔽层、位于所述第一掩蔽层上的第三氮化物半导体层、位于所述第三氮化物半导体层上的第二夹层和位于所述第二夹层上的第四氮化物半导体层。
4.根据权利要求3所述的半导体器件，所述半导体器件还包括：
第五氮化物半导体层；以及
第三夹层，位于所述第五氮化物半导体层上，
其中，所述第一氮化物半导体层位于所述第三夹层上。
5.根据权利要求3所述的半导体器件，所述半导体器件还包括
至少一个缓冲层，其中，所述第一氮化物半导体层位于所述至少一个缓冲层上。
6.一种半导体器件，所述半导体器件包括：
至少一个第一堆叠结构，包括交替地堆叠在彼此上的多个氮化物半导体层和多个掩蔽层；以及
至少一个第二堆叠结构，位于所述至少一个第一堆叠结构上，所述至少一个第二堆叠结构包括交替地堆叠在所述第一堆叠结构上的多个氮化物半导体层和多个夹层。
7.根据权利要求6所述的半导体器件，所述半导体器件还包括：彼此交替地堆叠的多个第一堆叠结构和多个第二堆叠结构。
8.根据权利要求6所述的半导体器件，所述半导体器件还包括至少一个缓冲层，其中，所述至少一个第一堆叠结构位于所述至少一个缓冲层上。
9.一种半导体器件，所述半导体器件包括：
多个氮化物半导体层；
至少一个掩蔽层，位于所述氮化物半导体层中的第一对氮化物半导体层之间；以及
至少一个夹层，位于所述氮化物半导体层中的第二对氮化物半导体层之间，所述至少一个夹层位于所述至少一个掩蔽层上，
其中，所述至少一个夹层由下述中的一种形成：Alx0Iny0Ga1-x0-y0N，其中，0≤x0≤1，0≤y0≤1，x0+y0≤1；步阶式AlxInyGa1-x-yN，其中，0≤x≤1，0≤y≤1，x+y≤1；Alx1Iny1Ga1-x1-y1N/Alx2Iny2Ga1-x2-y2N超晶格，其中，0≤x1≤1，0≤x2≤1，0≤y1≤1，0≤y2≤1，x1≠x2或y1≠y2，并且所述至少一个夹层被构造为向所述至少一个夹层上的氮化物半导体层施加压缩应力。
10.根据权利要求9所述的半导体器件，其中，所述多个氮化物半导体层均由含有镓的氮化物形成。
11.根据权利要求9所述的半导体器件，其中，所述多个氮化物半导体层均由AlxInyGa1-x-yN形成，其中，0≤x≤1，0≤y≤1，x+y<1。
12.根据权利要求9所述的半导体器件，其中，所述至少一个掩蔽层由氮化硅或氮化钛形成。
13.根据权利要求9所述的半导体器件，所述半导体器件还包括
基底，其中，所述多个氮化物半导体层位于所述基底上。
14.根据权利要求13所述的半导体器件，其中，所述基底为硅基底或碳化硅基底。
15.根据权利要求13所述的半导体器件，所述半导体器件还包括：
至少一个缓冲层，位于所述基底和所述多个氮化物半导体层之间。
16.根据权利要求15所述的半导体器件，其中，所述至少一个缓冲层包括成核-生长层。
17.根据权利要求16所述的半导体器件，其中，所述成核-生长层由氮化铝形成。
18.根据权利要求15所述的半导体器件，其中，所述至少一个缓冲层由AlxInyGa1-x-yN形成，其中，0≤x≤1，0≤y≤1，x+y≤1。
19.根据权利要求15所述的半导体器件，其中，所述至少一个缓冲层具有步阶式结构或超晶格结构。
20.根据权利要求19所述的半导体器件，其中，所述至少一个缓冲层由步阶式AlxInyGa1-x-yN或Alx1Iny1Ga1-x1-y1N/Alx2Iny2Ga1-x2-y2N超晶格形成，其中，0≤x≤1，0≤y≤1，x+y≤1，0≤x1≤1，0≤x2≤1，0≤y1≤1，0≤y2≤1，x1≠x2或y1≠y2。
21.根据权利要求9至20中的任一项所述的半导体器件，所述半导体器件还包括：
所述至少一个掩蔽层和所述至少一个夹层的一对或多对。
22.根据权利要求9至20中的任一项所述的半导体器件，所述半导体器件还包括
至少一个其它夹层，其中，
所述至少一个掩蔽层在所述至少一个其它夹层上。
23.根据权利要求9至20中的任一项所述的半导体器件，所述半导体器件还包括：
至少一个氮化物半导体层，位于所述至少一个夹层上；以及
至少一个其它夹层，其中，
所述多个氮化物半导体层位于所述至少一个其它夹层上。
24.根据权利要求9至20中的任一项所述的半导体器件，其中，所述至少一个夹层由AlxGa1-xN形成，其中，0.4<x<1。
25.一种半导体器件，所述半导体器件包括：
第一氮化物半导体层；
第一掩蔽层，位于所述第一氮化物半导体层上；
第二氮化物半导体层，位于所述第一掩蔽层上；
第一夹层，位于所述第二氮化物半导体层上；以及
第三氮化物半导体层，位于所述第一夹层上，
其中，所述第一夹层由下述中的一种形成：Alx0Iny0Ga1-x0-y0N，其中，0≤x0≤1，0≤y0≤1，x0+y0≤1；步阶式AlxInyGa1-x-yN，其中，0≤x≤1，0≤y≤1，x+y≤1；Alx1Iny1Ga1-x1-y1N/Alx2Iny2Ga1-x2-y2N超晶格，其中，0≤x1≤1，0≤x2≤1，0≤y1≤1，0≤y2≤1，x1≠x2或y1≠y2，并且所述第一夹层被构造为向所述第一夹层上的第三氮化物半导体层施加压缩应力。
26.根据权利要求25所述的半导体器件，其中，所述第一氮化物半导体层、所述第二氮化物半导体层和所述第三氮化物半导体层均由含有镓的氮化物形成。
27.根据权利要求25所述的半导体器件，其中，所述第一氮化物半导体层、所述第二氮化物半导体层和所述第三氮化物半导体层均由AlxInyGa1-x-yN形成，其中，0≤x≤1，0≤y≤1，x+y<1。
28.根据权利要求25所述的半导体器件，其中，所述第一掩蔽层包括氮化硅或氮化钛。
29.根据权利要求25所述的半导体器件，所述半导体器件还包括：
至少一个缓冲层，位于所述第一氮化物半导体层上。
30.根据权利要求25所述的半导体器件，其中，所述第一氮化物半导体层和所述第二氮化物半导体层由相同的元素形成。
31.根据权利要求25所述的半导体器件，所述半导体器件还包括基底，其中，所述第一氮化物半导体层位于所述基底上。
32.根据权利要求31所述的半导体器件，其中，所述基底为硅基底或碳化硅基底。
33.根据权利要求31所述的半导体器件，所述半导体器件还包括：
至少一个缓冲层，位于所述基底和所述第一氮化物半导体层之间。
34.根据权利要求33所述的半导体器件，其中，所述至少一个缓冲层由AlxInyGa1-x-yN形成，其中，0≤x≤1，0≤y≤1，x+y≤1。
35.根据权利要求33所述的半导体器件，其中，所述至少一个缓冲层具有步阶式结构或超晶格结构。
36.根据权利要求35所述的半导体器件，其中，所述至少一个缓冲层由步阶式AlxInyGa1-x-yN或Alx1Iny1Ga1-x1-y1N/Alx2Iny2Ga1-x2-y2N超晶格形成，其中，0≤x≤1，0≤y≤1，x+y≤1，0≤x1≤1，0≤x2≤1，0≤y1≤1，0≤y2≤1，x1≠x2或y1≠y2。
37.根据权利要求25至36中的任一项所述的半导体器件，所述半导体器件还包括：
至少一个第二夹层，位于所述第三氮化物半导体层上；以及
至少一个第四氮化物半导体层，位于所述至少一个第二夹层上。
38.根据权利要求25至36中的任一项所述的半导体器件，所述半导体器件还包括至少一个第二夹层，其中，所述第一氮化物半导体层位于所述至少一个第二夹层上。
39.根据权利要求38所述的半导体器件，所述半导体器件还包括至少一个第四氮化物半导体层，其中，所述至少一个第二夹层位于所述至少一个第四氮化物半导体层上。
40.根据权利要求25至36中的任一项所述的半导体器件，所述半导体器件还包括：
有源层，位于所述第三氮化物半导体层上；以及
第四氮化物半导体层，位于所述有源层上。
41.根据权利要求40所述的半导体器件，其中，所述第四氮化物半导体层掺杂有p型杂质。
42.根据权利要求25至36中的任一项所述的半导体器件，其中，所述第一夹层由AlxGa1-xN形成，其中，0.4<x<1。
43.根据权利要求25至36中的任一项所述的半导体器件，其中，所述第三氮化物半导体层掺杂有n型杂质。
44.根据权利要求25至36中的任一项所述的半导体器件，所述半导体器件还包括：
至少一个第二夹层和至少一个第四氮化物半导体层，交替地堆叠在所述第一氮化物半导体层和所述第一掩蔽层之间。
45.一种半导体器件，所述半导体器件包括：
基于硅的基底，掺杂有p型杂质；
缓冲层，位于所述基于硅的基底上；以及
氮化物堆叠件，位于所述缓冲层上。
46.根据权利要求45所述的半导体器件，其中，所述基于硅的基底为硅基底或碳化硅基底。
47.根据权利要求45所述的半导体器件，其中，所述p型杂质包括硼、铝、镁、钙、锌、镉、汞和镓中的至少一种。
48.根据权利要求47所述的半导体器件，其中，所述p型杂质包括硼。
49.根据权利要求48所述的半导体器件，其中，所述p型杂质的掺杂浓度在包括端点值的5×1017cm-3和1×1020cm-3之间。
50.根据权利要求49所述的半导体器件，其中，所述p型杂质的掺杂浓度在包括端点值的1×1018cm-3和5×1019cm-3之间。
51.根据权利要求45至50中的任一项所述的半导体器件，其中，所述p型杂质的掺杂浓度被确定为使得所述基于硅的基底的电阻率小于或等于1Ω.cm。
52.根据权利要求45至50中的任一项所述的半导体器件，其中，所述氮化物堆叠件包括：
第一氮化物半导体层，位于所述缓冲层上；
第一掩蔽层，位于所述第一氮化物半导体层上；
第二氮化物半导体层，位于所述第一掩蔽层上；
第一夹层，位于所述第二氮化物半导体层上；以及
第三氮化物半导体层，位于所述第一夹层上。
53.一种制造半导体器件的方法，所述方法包括：
通过使用p型杂质掺杂硅基底来形成基于硅的基底；
在所述基于硅的基底上形成缓冲层；以及
在所述缓冲层上形成氮化物堆叠件。
54.根据权利要求53所述的方法，其中，所述氮化物堆叠件包括：
第一氮化物半导体层，位于所述缓冲层上；
掩蔽层，位于所述第一氮化物半导体层上；
第二氮化物半导体层，位于所述掩蔽层上；
夹层，位于所述第二氮化物半导体层上；以及
第三氮化物半导体层，位于所述夹层上。
55.根据权利要求53所述的方法，其中，所述p型杂质包括B、Al、Mg、Ca、Zn、Cd、Hg和Ga中的至少一种。
56.根据权利要求55所述的方法，其中，所述p型杂质包括B。
57.根据权利要求53所述的方法，其中，所述基于硅的基底的掺杂浓度在包括端点值的5×1017cm-3和1×1020cm-3之间。
58.根据权利要求57所述的方法，其中，所述基于硅的基底的掺杂浓度在包括端点值的1×1018cm-3和5×1019cm-3之间。
CN201110295166.7A 2010-09-28 2011-09-26 半导体器件及其制造方法 Active CN102420278B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2010-0093923 2010-09-28
KR20100093923A KR20120032329A (ko) 2010-09-28 2010-09-28 반도체 소자

Publications (2)

Publication Number Publication Date
CN102420278A CN102420278A (zh) 2012-04-18
CN102420278B true CN102420278B (zh) 2015-11-25

Family

ID=44719531

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201110295166.7A Active CN102420278B (zh) 2010-09-28 2011-09-26 半导体器件及其制造方法

Country Status (4)

Country Link
US (2) US8952419B2 (zh)
EP (1) EP2434532A1 (zh)
KR (1) KR20120032329A (zh)
CN (1) CN102420278B (zh)

Families Citing this family (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8698163B2 (en) 2011-09-29 2014-04-15 Toshiba Techno Center Inc. P-type doping layers for use with light emitting devices
US9178114B2 (en) 2011-09-29 2015-11-03 Manutius Ip, Inc. P-type doping layers for use with light emitting devices
JP2013239474A (ja) * 2012-05-11 2013-11-28 Sanken Electric Co Ltd エピタキシャル基板、半導体装置及び半導体装置の製造方法
KR20130137295A (ko) * 2012-06-07 2013-12-17 엘지이노텍 주식회사 발광 소자 및 발광 소자 패키지
CN103578926B (zh) 2012-08-09 2018-01-02 三星电子株式会社 半导体缓冲结构、半导体器件和制造半导体器件的方法
US8946773B2 (en) * 2012-08-09 2015-02-03 Samsung Electronics Co., Ltd. Multi-layer semiconductor buffer structure, semiconductor device and method of manufacturing the semiconductor device using the multi-layer semiconductor buffer structure
JP5881560B2 (ja) * 2012-08-30 2016-03-09 株式会社東芝 半導体発光装置及びその製造方法
CN103682020A (zh) * 2012-08-31 2014-03-26 展晶科技(深圳)有限公司 发光二极管晶粒的制造方法
KR102002898B1 (ko) 2012-09-04 2019-07-23 삼성전자 주식회사 반도체 버퍼 구조체 및 이를 포함하는 반도체 소자
JP5421442B1 (ja) 2012-09-26 2014-02-19 株式会社東芝 窒化物半導体ウェーハ、窒化物半導体素子及び窒化物半導体ウェーハの製造方法
DE102012217631B4 (de) * 2012-09-27 2022-05-25 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Optoelektronisches Bauelement mit einer Schichtstruktur
CN104641453B (zh) * 2012-10-12 2018-03-30 住友电气工业株式会社 Iii族氮化物复合衬底及其制造方法以及制造iii族氮化物半导体器件的方法
TWI495154B (zh) 2012-12-06 2015-08-01 Genesis Photonics Inc 半導體結構
KR101464854B1 (ko) 2013-01-14 2014-11-25 주식회사 엘지실트론 반도체 기판
WO2014118162A1 (de) * 2013-01-31 2014-08-07 Osram Opto Semiconductors Gmbh Halbleiterschichtenfolge und verfahren zur herstellung einer halbleiterschichtenfolge
EP2767620A1 (en) * 2013-02-15 2014-08-20 Azzurro Semiconductors AG P-doping of group-III-nitride buffer layer structure on a heterosubstrate
JP2014175496A (ja) * 2013-03-08 2014-09-22 Toshiba Corp 半導体発光素子及びその製造方法
KR102075543B1 (ko) * 2013-05-06 2020-02-11 엘지이노텍 주식회사 반도체 기판, 발광 소자 및 전자 소자
FR3005784B1 (fr) * 2013-05-14 2016-10-07 Aledia Dispositif optoelectronique et son procede de fabrication
KR102341263B1 (ko) * 2013-06-04 2021-12-22 삼성전자주식회사 저결함 반도체 소자 및 그 제조 방법
JP5996489B2 (ja) * 2013-07-09 2016-09-21 株式会社東芝 窒化物半導体ウェーハ、窒化物半導体素子及び窒化物半導体ウェーハの製造方法
JP5996499B2 (ja) * 2013-09-02 2016-09-21 株式会社東芝 半導体発光素子及び半導体発光素子の製造方法
JP2014068018A (ja) * 2013-10-07 2014-04-17 Toshiba Corp 半導体発光素子及び半導体発光素子の製造方法
KR102098250B1 (ko) * 2013-10-21 2020-04-08 삼성전자 주식회사 반도체 버퍼 구조체, 이를 포함하는 반도체 소자 및 반도체 버퍼 구조체를 이용한 반도체 소자 제조방법
US10483386B2 (en) * 2014-01-17 2019-11-19 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device, transistor having doped seed layer and method of manufacturing the same
CN105552186B (zh) * 2014-10-29 2019-03-08 南通同方半导体有限公司 一种具有抑制极化效应垒层蓝光led外延结构
US20160359004A1 (en) * 2015-06-03 2016-12-08 Veeco Instruments, Inc. Stress control for heteroepitaxy
JP6582736B2 (ja) * 2015-08-25 2019-10-02 富士電機株式会社 窒化物半導体装置の製造方法
JP6735078B2 (ja) * 2015-09-30 2020-08-05 サンケン電気株式会社 半導体基体及び半導体装置
US20170162745A1 (en) * 2015-12-04 2017-06-08 Ushio Denki Kabushiki Kaisha Semiconductor light-emitting device and method for manufacturing same
CN108780734A (zh) * 2016-01-20 2018-11-09 麻省理工学院 载体基板上器件的制造
TWI703726B (zh) 2016-09-19 2020-09-01 新世紀光電股份有限公司 含氮半導體元件
US9818871B1 (en) * 2016-10-20 2017-11-14 Cisco Technology, Inc. Defense layer against semiconductor device thinning
CN106816502B (zh) * 2017-04-12 2019-04-02 京东方科技集团股份有限公司 一种led芯片、led发光基板、显示装置及彩色显示控制方法
JP7039684B2 (ja) * 2017-07-20 2022-03-22 スウェガン、アクチボラグ 高電子移動度トランジスタのためのヘテロ構造及びその製造方法
DE102018101558A1 (de) * 2018-01-24 2019-07-25 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung eines Nitrid-Verbindungshalbleiter-Bauelements
KR20210070366A (ko) 2018-10-12 2021-06-14 메사추세츠 인스티튜트 오브 테크놀로지 결함 도핑된 재료들의 탄성 변형 엔지니어링
JP7158272B2 (ja) * 2018-12-25 2022-10-21 エア・ウォーター株式会社 化合物半導体基板
JP2020177965A (ja) * 2019-04-16 2020-10-29 日機装株式会社 窒化物半導体発光素子
JPWO2020230317A1 (zh) * 2019-05-16 2020-11-19
CN112750904B (zh) 2019-10-30 2024-01-02 联华电子股份有限公司 具有应力松弛层的半导体元件
DE102022003646A1 (de) * 2022-09-30 2024-04-04 Azur Space Solar Power Gmbh Halbleiterscheibe zur Ausbildung von GaN-Halbleiterbauelementen
DE102022004684A1 (de) * 2022-12-13 2024-06-13 Azur Space Solar Power Gmbh Halbleiterscheibe

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1290056A (zh) * 1999-09-24 2001-04-04 三洋电机株式会社 半导体元件及其制造方法
CN1607683A (zh) * 2003-10-13 2005-04-20 三星电机株式会社 硅衬底上的氮化物半导体及其制造方法

Family Cites Families (51)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3352712B2 (ja) 1991-12-18 2002-12-03 浩 天野 窒化ガリウム系半導体素子及びその製造方法
JP2576766B2 (ja) * 1993-07-08 1997-01-29 日本電気株式会社 半導体基板の製造方法
US5874747A (en) 1996-02-05 1999-02-23 Advanced Technology Materials, Inc. High brightness electroluminescent device emitting in the green to ultraviolet spectrum and method of making the same
CN1495523A (zh) 1996-08-27 2004-05-12 ������������ʽ���� 转移方法和有源矩阵基板的制造方法
USRE38466E1 (en) 1996-11-12 2004-03-16 Seiko Epson Corporation Manufacturing method of active matrix substrate, active matrix substrate and liquid crystal display device
US6841800B2 (en) * 1997-12-26 2005-01-11 Matsushita Electric Industrial Co., Ltd. Light-emitting device comprising a gallium-nitride-group compound-semiconductor
US7208725B2 (en) 1998-11-25 2007-04-24 Rohm And Haas Electronic Materials Llc Optoelectronic component with encapsulant
JP3906654B2 (ja) 2000-07-18 2007-04-18 ソニー株式会社 半導体発光素子及び半導体発光装置
US7687888B2 (en) 2000-08-04 2010-03-30 The Regents Of The University Of California Method of controlling stress in gallium nitride films deposited on substrates
US6649287B2 (en) 2000-12-14 2003-11-18 Nitronex Corporation Gallium nitride materials and methods
US6818465B2 (en) 2001-08-22 2004-11-16 Sony Corporation Nitride semiconductor element and production method for nitride semiconductor element
DE10151092B4 (de) 2001-10-13 2012-10-04 Azzurro Semiconductors Ag Verfahren zur Herstellung von planaren und rißfreien Gruppe-III-Nitrid-basierten Lichtemitterstrukturen auf Silizium Substrat
JP2003218034A (ja) 2002-01-17 2003-07-31 Sony Corp 選択成長方法、半導体発光素子及びその製造方法
JP3815335B2 (ja) 2002-01-18 2006-08-30 ソニー株式会社 半導体発光素子及びその製造方法
KR100499129B1 (ko) 2002-09-02 2005-07-04 삼성전기주식회사 발광 다이오드 및 그 제조방법
US7002182B2 (en) 2002-09-06 2006-02-21 Sony Corporation Semiconductor light emitting device integral type semiconductor light emitting unit image display unit and illuminating unit
KR100714639B1 (ko) 2003-10-21 2007-05-07 삼성전기주식회사 발광 소자
KR100506740B1 (ko) 2003-12-23 2005-08-08 삼성전기주식회사 질화물 반도체 발광소자 및 그 제조방법
FI116611B (fi) 2004-06-10 2006-01-13 Outokumpu Oy Menetelmä ja laitteisto vesiliuoksiin niukkaliukoisen orgaanisen liuoksen puhdistamiseksi vesiliuosjäänteistä
US7339205B2 (en) 2004-06-28 2008-03-04 Nitronex Corporation Gallium nitride materials and methods associated with the same
KR100664985B1 (ko) 2004-10-26 2007-01-09 삼성전기주식회사 질화물계 반도체 소자
KR100665222B1 (ko) 2005-07-26 2007-01-09 삼성전기주식회사 확산재료를 이용한 엘이디 패키지 및 그 제조 방법
KR100661614B1 (ko) 2005-10-07 2006-12-26 삼성전기주식회사 질화물계 반도체 발광소자 및 그 제조방법
US7915619B2 (en) * 2005-12-22 2011-03-29 Showa Denko K.K. Light-emitting diode and method for fabrication thereof
KR100723247B1 (ko) 2006-01-10 2007-05-29 삼성전기주식회사 칩코팅형 ｌｅｄ 패키지 및 그 제조방법
EP1875523B1 (de) 2006-02-23 2010-09-29 Azzurro Semiconductors AG Nitridhalbleiter-bauelement und verfahren zu seiner herstellung
US9406505B2 (en) 2006-02-23 2016-08-02 Allos Semiconductors Gmbh Nitride semiconductor component and process for its production
KR100735325B1 (ko) 2006-04-17 2007-07-04 삼성전기주식회사 발광다이오드 패키지 및 그 제조방법
KR20110110865A (ko) * 2006-10-18 2011-10-07 니텍 인코포레이티드 수직구조의 심자외선 발광다이오드
KR100930171B1 (ko) 2006-12-05 2009-12-07 삼성전기주식회사 백색 발광장치 및 이를 이용한 백색 광원 모듈
US7825432B2 (en) 2007-03-09 2010-11-02 Cree, Inc. Nitride semiconductor structures with interlayer structures
US8362503B2 (en) 2007-03-09 2013-01-29 Cree, Inc. Thick nitride semiconductor structures with interlayer structures
US7939853B2 (en) 2007-03-20 2011-05-10 Power Integrations, Inc. Termination and contact structures for a high voltage GaN-based heterojunction transistor
KR100855065B1 (ko) 2007-04-24 2008-08-29 삼성전기주식회사 발광 다이오드 패키지
DE102007020979A1 (de) 2007-04-27 2008-10-30 Azzurro Semiconductors Ag Nitridhalbleiterbauelement mit Gruppe-III-Nitrid-Schichtstruktur auf einer Gruppe-IV-Substratoberfläche mit höchstens zweizähliger Symmetrie
KR100982980B1 (ko) 2007-05-15 2010-09-17 삼성엘이디 주식회사 면 광원 장치 및 이를 구비하는 ｌｃｄ 백라이트 유닛
KR101164026B1 (ko) 2007-07-12 2012-07-18 삼성전자주식회사 질화물계 반도체 발광소자 및 그 제조방법
JP2009081406A (ja) * 2007-09-27 2009-04-16 Showa Denko Kk Ｉｉｉ族窒化物半導体発光素子及びその製造方法、並びにランプ
KR100891761B1 (ko) 2007-10-19 2009-04-07 삼성전기주식회사 반도체 발광소자, 그의 제조방법 및 이를 이용한 반도체발광소자 패키지
JP5568837B2 (ja) * 2008-02-29 2014-08-13 株式会社Ｓｕｍｃｏ シリコン基板の製造方法
US20110220867A1 (en) * 2008-03-27 2011-09-15 Asif Khan Superlattice free ultraviolet emitter
KR101332794B1 (ko) 2008-08-05 2013-11-25 삼성전자주식회사 발광 장치, 이를 포함하는 발광 시스템, 상기 발광 장치 및발광 시스템의 제조 방법
US8785965B2 (en) * 2008-09-09 2014-07-22 Panasonic Corporation Nitride-based semiconductor light-emitting device and method for fabricating the same
KR20100030470A (ko) 2008-09-10 2010-03-18 삼성전자주식회사 다양한 색 온도의 백색광을 제공할 수 있는 발광 장치 및 발광 시스템
KR101530876B1 (ko) 2008-09-16 2015-06-23 삼성전자 주식회사 발광량이 증가된 발광 소자, 이를 포함하는 발광 장치, 상기 발광 소자 및 발광 장치의 제조 방법
US8008683B2 (en) 2008-10-22 2011-08-30 Samsung Led Co., Ltd. Semiconductor light emitting device
KR100969126B1 (ko) * 2009-03-10 2010-07-09 엘지이노텍 주식회사 발광 소자
JP2011029574A (ja) * 2009-03-31 2011-02-10 Toyoda Gosei Co Ltd Ｉｉｉ族窒化物系化合物半導体素子の製造方法
JP2010251390A (ja) * 2009-04-13 2010-11-04 Oki Electric Ind Co Ltd 発光ダイオード及びその製造方法
JP5489117B2 (ja) * 2009-09-01 2014-05-14 シャープ株式会社 窒化物半導体素子、窒化物半導体素子の製造方法、窒化物半導体層の製造方法および窒化物半導体発光素子
DE102009047881B4 (de) 2009-09-30 2022-03-03 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Verfahren zur Herstellung einer epitaktisch hergestellten Schichtstruktur

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1290056A (zh) * 1999-09-24 2001-04-04 三洋电机株式会社 半导体元件及其制造方法
CN1607683A (zh) * 2003-10-13 2005-04-20 三星电机株式会社 硅衬底上的氮化物半导体及其制造方法

Also Published As

Publication number Publication date
KR20120032329A (ko) 2012-04-05
US20150118800A1 (en) 2015-04-30
CN102420278A (zh) 2012-04-18
US8952419B2 (en) 2015-02-10
EP2434532A1 (en) 2012-03-28
US20120074385A1 (en) 2012-03-29
US9449817B2 (en) 2016-09-20

Similar Documents

Publication Publication Date Title
CN102420278B (zh) 半导体器件及其制造方法
TWI781132B (zh) 用於功率裝置之氮化鎵磊晶結構
CN102484049B (zh) 半导体元件用外延基板、半导体元件用外延基板的制造方法以及半导体元件
US20140001438A1 (en) Semiconductor devices and methods of manufacturing the same
KR101615822B1 (ko) 질화물 반도체 소자, 질화물 반도체 웨이퍼, 및 질화물 반도체층의 형성 방법
US20130334496A1 (en) Semiconductor device, superlattice layer used in the same, and method for manufacturing semiconductor device
CN103489896B (zh) 氮化镓基半导体器件及其制造方法
CN108140548A (zh) 薄硅基板上的应力控制
JP6479198B2 (ja) 単結晶ｉｉｉａ族窒化物層を備える半導体ウェハ
US8980664B2 (en) Method for fabricating stacked nitride-compound semiconductor structure and method for fabricating nitride-compound semiconductor light emitting device
KR101762177B1 (ko) 반도체 소자 및 반도체 소자 제조 방법
US20150079769A1 (en) Semiconductor device and method of manufacturing the same
KR102591150B1 (ko) 비발광 3족 질화물 반도체 소자를 제조하는 방법
KR102591149B1 (ko) 비발광 3족 질화물 반도체 적층체를 제조하는 방법
KR20170020414A (ko) 반도체 소자

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
ASS Succession or assignment of patent right

Free format text: FORMER OWNER: SAMSUNG LED CO., LTD.

Effective date: 20121122

C41 Transfer of patent application or patent right or utility model
TA01 Transfer of patent application right

Effective date of registration: 20121122

Address after: Gyeonggi Do Korea Suwon

Applicant after: Samsung Electronics Co., Ltd.

Address before: Gyeonggi Do Korea Suwon

Applicant before: Samsung Electronics Co., Ltd.

Applicant before: Samsung LED Co., Ltd.

C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant