CN102411987A - 存储器件及其自交织方法 - Google Patents

存储器件及其自交织方法 Download PDF

Info

Publication number
CN102411987A
CN102411987A CN2011102804526A CN201110280452A CN102411987A CN 102411987 A CN102411987 A CN 102411987A CN 2011102804526 A CN2011102804526 A CN 2011102804526A CN 201110280452 A CN201110280452 A CN 201110280452A CN 102411987 A CN102411987 A CN 102411987A
Authority
CN
China
Prior art keywords
data
page
memory device
memory
cell array
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2011102804526A
Other languages
English (en)
Other versions
CN102411987B (zh
Inventor
崔城赫
孙弘乐
孔骏镇
金宰弘
赵庆来
金容俊
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN102411987A publication Critical patent/CN102411987A/zh
Application granted granted Critical
Publication of CN102411987B publication Critical patent/CN102411987B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/32—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3404—Convergence or correction of memory cell threshold voltages; Repair or recovery of overerased or overprogrammed cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G11C16/3427—Circuits or methods to prevent or reduce disturbance of the state of a memory cell when neighbouring cells are read or written

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Read Only Memory (AREA)
  • Error Detection And Correction (AREA)

Abstract

一种存储器件包括：存储单元阵列；自交织器，配置为使用交织方案将数据即时交织和加载到缓冲器电路中；以及控制逻辑，配置为控制存储单元阵列中交织数据的编程。

Description

存储器件及其自交织方法
技术领域
本公开这里涉及半导体存储器，且更具体地，涉及使用交织方案的存储器件。
背景技术
通常，半导体存储器件分类为诸如动态随机存取存储器(DRAM)和静态随机存取存储器(SRAM)的易失性存储器、以及诸如电可擦除可编程只读存储器(EEPROM)、铁电随机存取存储器(FRAM)、相变随机存取存储器(PRAM)、磁阻随机存取存储器(MRAM)和快闪存储器的非易失性存储器。易失性存储器当停止供电时丢失存储的数据，然而非易失性存储器即使停止供电时也维持存储的数据。具体地，快闪存储器具有高编程速度、低功耗、和大容量数据存储的优点。因此，包括快闪存储器的快闪存储***正被广泛地用作数据存储介质。
快闪存储器可以在一个存储单元中存储1比特数据或2比特或更多比特数据。通常，存储1比特数据的存储单元叫做单电平单元(SLC)，而存储2比特或更多比特数据的存储单元叫做多电平单元(MLC)。SLC具有依据阈电压的擦除状态和编程状态。MLC具有依据阈电压的擦除状态和多个编程状态。
在具有多电平单元的快闪存储器(以下，称为MLC快闪存储器)中，多个逻辑页可以存储在共享一条字线的存储单元(以下，称为物理页)中。这里，每个逻辑页可以具有不同的比特错误率(BER)。如果假定失败比特的数量在每个读电平中相同，则N比特MLC快闪存储器在每个逻辑页中可以具有1∶2∶22∶...∶2N-1的BER。
发明内容
示例实施例提供存储器件。所述存储器件可以包括：存储单元阵列；自交织器，配置为使用交织方案将数据即时交织和加载到缓冲器电路中；以及控制逻辑，配置为控制存储单元阵列中交织数据的编程。
在一些实施例中，控制逻辑可以包括自交织器。
在一些实施例中，数据可以从存储器件外部接收。
在一些实施例中，存储单元阵列可以包括多个物理页，每个物理页能够存储多个逻辑页；自交织器可以被配置为将每个逻辑页划分为多个扇区，并且通过混合各个不同逻辑页的扇区来执行交织方案；而且控制逻辑可以控制存储单元阵列的物理页中的多个混合的逻辑页的编程。
在一些实施例中，缓冲器电路可以按扇区来存储数据。
在一些实施例中，缓冲器电路可以包括多个页缓冲器，其响应于从自交织器输出的使能信号和选择信号存储各扇区。
在一些实施例中，每个页缓冲器可以包括多个锁存器，每个锁存器响应于从自交织器输出的对应的使能信号和对应的选择信号存储一个比特。
在一些实施例中，自交织器可以被配置为以扇区为单位将数据交织和加载到缓冲器电路中。
在一些实施例中，该存储器件可以进一步包括：列选择电路，选择缓冲器电路的页缓冲器；以及数据缓冲器，向列选择电路提供从存储器件外部接收的数据。
在一些实施例中，自交织器可以被配置为控制缓冲器电路和列选择电路来交织和加载数据。
在一些实施例中，数据可以来自存储单元阵列的源页，并且控制逻辑可以被配置为使用交织控制交织数据到存储单元阵列中的目标页的编程。
在一些实施例中，自交织器可以被配置为顺序地将来自源页的n比特数据存储在缓冲器电路的第一页缓冲器中，传递源页数据到数据缓冲器，以及将源页数据从第一页缓冲器即时交织和加载到n个锁存器中。
在一些实施例中，自交织器可以被配置为将来自源页的数据存储在缓冲器电路中，传递源页数据到存储器件的外部电路，该电路进一步处理源页数据，以及将源页数据从该外部电路即时交织和加载到缓冲器电路中，以及控制交织数据到存储单元阵列的目标页的编程。
在一些实施例中，自交织器可以被配置为将来自源页的数据和来自存储器件外部的数据存储在缓冲器电路中，以及将源页数据和来自外部的数据即时交织和加载到缓冲器电路中，以及控制交织数据到存储单元阵列的目标页的编程。
在一些实施例中，存储在缓冲器电路中的多个逻辑页可以通过全状态同时编程方案来编程。
在一些实施例中，自交织器可以被配置为确定各个扇区的尺寸。
在一些实施例中，交织数据可以具有等于多个扇区的平均比特错误率的比特错误率。
在一些实施例中，每个物理页可以被划分为主区域和备用区域。
在一些实施例中，存储单元阵列可以具有三维结构。
在一些实施例中，存储单元阵列可以是快闪存储单元阵列。
示例实施例提供存储***。所述存储***可以包括：根据实施例的存储器件；以及存储控制器，控制该存储器件的操作。
在一些实施例中，存储***可以是片上***。
在一些实施例中，存储***可以包括纠错码电路。
在一些实施例中，纠错码电路可以是存储控制器的一部分。
在一些实施例中，纠错码电路可以与存储控制器分离。
在一些实施例中，纠错码电路可以设计用于将要存储在存储单元阵列中的逻辑页的平均比特错误率。
在一些实施例中，存储***可以包括：主机；以及通信设备，配置为在主机与存储器件之间交换数据。
在一些实施例中，存储***可以包括多个存储器件。
在一些实施例中，存储器件可以是存储卡的一部分。
在一些实施例中，存储器件可以是固态驱动器的一部分。
在一些实施例中，存储器件可以是快闪存储器件。
示例实施例提供包括根据实施例的存储***的电子设备。
示例实施例提供操作存储器件的方法。所述方法可以包括：接收数据；使用交织方案将接收的数据即时交织和加载到缓冲器电路中；以及在存储器件的存储单元阵列中编程交织数据。
在一些实施例中，接收数据可以包括从存储器件外部接收数据。
在一些实施例中，接收数据可以包括从存储器件内部接收数据。
在一些实施例中，接收数据可以包括从存储单元阵列的源页接收数据，而且编程可以包括将交织数据编程到存储单元阵列中的目标页。
在一些实施例中，接收数据可以包括从存储单元阵列的源页接收数据以及从存储器件外部接收数据，其中，交织和加载包括混合来自源页的数据和来自外部的数据，其中编程包括将交织数据编程到存储单元阵列中的目标页。
在一些实施例中，交织和加载可以包括：确定将要交织的扇区的数据尺寸，将将要存储在存储单元阵列中的逻辑页划分为多个扇区，并且混合不同的逻辑页的扇区。
在一些实施例中，交织数据的比特错误率可以等于多个扇区的平均比特错误率。
在一些实施例中，所述方法可以包括，在编程之前，确定是否全部数据已经被加载到缓冲器电路。
在一些实施例中，当全部数据已经被加载到缓冲器电路时，编程可以包括使用全状态同时编程方案。
在一些实施例中，当全部数据尚未被加载到缓冲器电路时，该方法可以包括重复接收、以及交织和加载步骤。
在一些实施例中，该方法可以利用快闪存储单元阵列来使用。
附图说明
通过参考附图详细描述示范实施例，上述和其它特征和优点将对本领域的普通技术人员变得更明显，其中：
图1说明根据实施例的存储***的框图；
图2说明图1的快闪存储器的框图；
图3说明图1的存储块BLK1的电路图；
图4到7说明图3的存储单元的阈电压分布；
图8说明2比特MLC快闪存储器的自交织操作的框图；
图9说明图8的2比特MLC快闪存储器的自交织操作；
图10和11说明4比特MLC快闪存储器的自交织操作的框图；
图12说明图1的存储***的自交织操作的流程图；
图13说明图1的快闪存储器的回拷贝(copyback)自交织操作的框图；
图14说明图13的快闪存储器的回拷贝自交织操作的流程图；
图15说明执行回拷贝自交织操作的存储***的框图；
图16说明图15的存储***的回拷贝自交织操作的流程图；
图17说明根据实施例的当自交织方法应用到三维快闪存储器时的框图；
图18说明图17的存储块BLK1的三维结构的透视图；
图19说明图17的存储块BLK1的等价电路图；
图20说明图19的等价电路图的平面结构的概念图；
图21说明根据实施例的应用于存储卡的快闪存储***的图；
图22说明根据实施例的当存储***应用到SSD时的框图；
图23说明图22的SSD控制器4210的配置的框图；以及
图24说明根据实施例的当利用电子设备实现快闪存储***时的框图。
具体实施方式
下文将参照附图更完整地描述示例实施例，然而，它们可以以不同的形式实现，并且不应被解读为限于这里阐述的实施例。相反，提供这些实施例以使得本公开对本领域技术人员来说清楚完整，并全面传达本发明的范围。
I.包括自交织器的快闪存储***
图1说明根据实施例的存储***的框图。参考图1，存储***1000可以包括快闪存储器1100和存储控制器1200。
快闪存储器1100和存储控制器1200可以包括在一个存储设备中。该存储设备可以包括USB存储器、存储卡、固态驱动器(SSD)等。此外，该存储设备可以连接到主机(未示出)，如，计算机、笔记本计算机、数字相机、移动电话机、MP3播放器、PMP、游戏控制台等，然后可以被使用。
快闪存储器1100可以根据存储控制器1200的控制执行擦除、写、或读操作。参考图1，快闪存储器1100可以包括自交织器1141。快闪存储器1100可以使用自交织器1141自己执行交织操作。将参考图2更详细地描述快闪存储器1100的内部配置和操作。
仍参考图1，存储控制器1200可以包括快闪接口1210、主机接口1220、纠错码(ECC)电路1230、中央处理单元(CPU)1240、和缓冲存储器1250。存储控制器1200可以将从主机(未示出)输入的数据存储到快闪存储器1100，并且可以将从快闪存储器1100读取的数据提供给主机。
快闪接口1210可以用于与快闪存储器1100交换命令、地址、和数据。即，快闪接口1210可以在读操作期间提供读命令和地址，并且可以在写操作期间提供写命令、地址、和数据。主机接口1220可以用来从主机接收请求，如写或读，并且响应于主机的请求提供数据。
ECC电路1230可以使用将要存储在快闪存储器1100中的数据来产生校验位。除了数据之外，校验位也被存储在快闪存储器1100中。ECC电路1230使用ECC能够纠正的比特错误的数量受限制。例如，1比特ECC引擎可以仅纠正1比特错误，2比特ECC引擎可以仅纠正2比特错误，如此类推。一般，随着可纠正的比特错误的数量增加，ECC电路的开销增加。
ECC电路1230可以使用存储在快闪存储器1100中的校验位来检测和纠正从快闪存储器1100读取的数据错误。该错误检测和纠正技术允许有效地恢复由各种因素破坏的数据。多种方法用于错误检测和纠正技术，例如，里德-所罗门(RS)码、汉明码、Bose-Chaudhuri-Hocquenghem(BCH)码、循环冗余码(CRC)等。此外，根据存储***1000的结构，ECC电路1230可以位于存储控制器1200的内部或外部。
ECC电路1230可以使用ECC编码器(未示出)产生校验位，并且使用ECC解码器(未示出)纠正错误和恢复数据。ECC电路1230可以按照预定的数据单位(下文，称为码字)执行校验编码或解码操作。
CPU 1240可以响应于主机的请求控制快闪存储器1100的读、写、和擦除操作。
缓冲存储器1250可以临时存储从快闪存储器1100读取的数据或从主机提供的数据。另外，缓冲存储器1250可以用来驱动固件，例如，快闪转换层(FTL)。
此外，缓冲存储器1250可以存储用于管理读错误信息所必需的表信息。该表信息可以在CPU 1240的控制下作为元数据存储在快闪存储器1100的元区域中。该表信息在加电期间从该元区域复制到缓冲存储器1250。虽然图中未示出，但是存储***1000可以进一步包括用于存储用于与主机接口连接的代码数据的ROM。
图2说明图1的快闪存储器1100的框图。参考图2，快闪存储器1100包括存储单元阵列1110、数据输入/输出电路1120、地址译码器1130、和控制逻辑1140。
存储单元阵列1110可以包括多个存储块BLK1到BLKn。每个存储块由多个页组成。每个页(如，1111)由多个存储单元组成。快闪存储器1100可以以存储块为单位执行擦除操作，并可以以页为单位执行写或读操作。
数据输入/输出电路1120通过多条位线BL连接到存储单元阵列1110。数据输入/输出电路1120用于接收编程数据并将它们传递到选择的页，或输出从选择的页1111读取的数据。
地址译码器1130通过多条字线WL连接到存储单元阵列1110。地址译码器1130接收地址ADDR并且选择存储块或页。这里，用于选择存储块的地址被表示为块地址，而用于选择页的地址被表示为页地址。
控制逻辑1140可以根据从存储控制器1200提供的控制信号CTRL执行编程、读、和擦除操作。参考图2，控制逻辑1140可以包括自交织器1141。自交织器1141可以自己执行交织操作，且与图1的存储控制器1200分离。自交织器1141可以利用例如模块的硬件和/或例如算法的软件来实现。此外，自交织器1141可以位于控制逻辑1140的外部。
图3说明图2的存储块BLK1的电路图。参考图3，存储块BLK1具有单元串结构。一个单元串包括串选择晶体管、多个存储单元、和地选择晶体管。
串选择晶体管连接到串选择线SSL，多个存储单元连接到多条字线WL0到WL31，而地选择晶体管连接到地选择线GSL。串选择晶体管连接到位线BL1到BLm，而地选择晶体管连接到公共源极线CSL。
多个存储单元可以连接到一条字线(如，WLi)。连接到一条字线的存储单元的集合被称为物理页。一个物理页可以被划分为用于存储主数据的主区域、和用于存储诸如校验位的额外数据的备用区域。
可以在一个存储单元中存储单比特数据或多比特数据(即，两个或多个比特的数据)。存储单比特数据的存储单元叫做单电平单元(SLC)，而存储多比特数据的存储单元叫做多电平单元(MLC)或多比特单元。
SLC具有依据阈电压的擦除状态和编程状态。MLC具有依据阈电压的擦除状态和多个编程状态。快闪存储器1100可以同时具有单电平单元和多电平单元。
2比特MLC快闪存储器可以在一个物理页中存储两个逻辑页。这里，逻辑页表示在一个物理页中可同时编程的数据的集合。3比特MLC快闪存储器件可以在一个物理页中存储三个逻辑页，而4比特MLC快闪存储器可以在一个物理页中存储四个逻辑页。
图4到7说明图3的存储单元的阈电压分布。更具体地，图4和5示范性地说明其中在一个存储单元中存储2比特数据的存储单元的阈电压分布。图4中，水平轴表示阈电压Vth，而垂直轴表示存储单元的数量。存储单元根据阈电压分布可以具有四个状态E、P1、P2、和P3中的一个。这里，E代表擦除状态，而P1、P2、和P3代表编程状态。
当存储2比特数据时，存储单元具有四个状态。参考图5，第一逻辑页(或LSB)和第二逻辑页(或MSB)可以存储在图3的一个物理页1111中。具有E状态的存储单元存储(11)，具有P1的存储单元存储(10)，具有P2的存储单元存储(00)，而具有P3的存储单元存储(01)。
快闪存储器1100可以在每个逻辑页中具有不同的比特错误率(BER)。随着逻辑页增加，BER以二为因子增加。例如，如果每个读电平中的失败比特的数量相同，则第一逻辑页LSB的BER是1，而第二逻辑页MSB的BER是2。如果在一个存储单元中存储N比特数据，则关于N个逻辑页的每个的BER是1∶2∶22∶...∶2N-1。
图6和7说明其中在一个存储单元中存储4比特数据的存储单元的阈电压分布。参考图6，存储单元可以根据阈电压分布具有十六个状态E、P1、P2、...、P15中的一个。这里，E代表擦除状态，而P1到P15代表编程状态。图6中，R1到R15是用于读每个状态的读电压电平。
参考图7，第一到第四逻辑页可以存储在图3的一个物理页1111中。具有E状态的存储单元可以存储(1111)，具有P1状态的存储单元可以存储(1110)，具有P2状态的存储单元可以存储(1100)，而具有P15状态的存储单元可以存储(0111)。
此外，如果假定每个读电平中的失败比特的数量相同，则第一逻辑页的BER是1，第二逻辑页的BER是2，第三逻辑页的BER是4，而第四逻辑页的BER是8。
再参考图1，存储***1000可以包括用于纠正快闪存储器1100的比特错误的ECC电路1230。ECC电路1230可以通过检测和纠正比特错误提高快闪存储器1100的可靠性。如果快闪存储器1100在一个存储单元中存储N比特数据，则ECC电路1230的可纠正范围被设置为具有最差BER的第N逻辑页。例如，如果在一个存储单元中存储4比特数据，则ECC电路1230的可纠正范围被设置为第四逻辑页。
每个逻辑页的BER不成比例可以是增加ECC电路1230的开销的因素。随着可纠正比特的数量增加，ECC电路1230占据的面积增加。通过执行自交织操作，根据实施例的图2的快闪存储器1100可以平均每个逻辑页的BER，并且可以减少ECC电路1230的开销。以下，将描述快闪存储器1100的自交织方法作为示范实施例。
II.自交织方法的实施例
1.2比特MLC快闪存储器的自交织方法
图8说明2比特MLC快闪存储器的自交织操作的框图。参考图8，图2的数据输入/输出电路1120包括页缓冲电路1121、列选择电路1122、和数据缓冲器1123。数据输入/输出电路1120可以根据自交织器1141的控制执行自交织操作。
仍参考图8，页缓冲电路1121可以包括多个页缓冲器PB1到PB2048。每个页缓冲器连接到每条位线，并且包括至少两个锁存器LATa和LATb。第一逻辑页(页1)存储在LATa中，而第二逻辑页(页2)存储在LATb中。LATa和LATb分别响应于信号ENa和ENb而激活。
列选择电路1122可以响应于选择信号SEL选择位线。这里，选择信号SEL可以是起始列地址和地址计数信号。起始列地址表示开始存储数据的页缓冲器，而地址计数表示将要存储数据的页缓冲器的数目。例如，如果数据存储在第一到第1024个页缓冲器PB1到PB1024中，则起始列地址表示第一页缓冲器PB1，而地址计数表示页的数目，即，1024。
数据缓冲器1123可以按字节单位或字单位接收数据。接收的数据通过列选择电路1122存储在页缓冲电路1121中。数据缓冲器1123可以根据自交织器1141的控制接收或输出数据DATA。此外，图2的快闪存储器1100可以装备用于执行自交织操作的数据缓冲器，其与用于输入/输出的数据缓冲器1123分离。
自交织器1141可以通过控制页缓冲电路1121、列选择电路1122、和数据缓冲器1123来执行自交织操作。自交织器1141可以通过交织单元执行交织操作。参考图8，第一和第二逻辑页由2048比特组成。每个逻辑页可以划分为多个交织单元(IU)。这里，扇区被定义为借以执行交织操作的最小单元。扇区可以从1比特到n比特(如，8比特、512比特、和1024比特)多样地调整。
交织操作是指将图3的一个物理页1111中存储的多个逻辑页按IU来划分并混合它们的操作。自交织器1141可以通过按IU混合多个逻辑页来减轻逻辑页之间的BER不均衡。即，自交织器1141可以通过平均逻辑页之间的BER来减少图1的ECC电路1230的开销。
图9说明图8的2比特MLC快闪存储器的自交织操作。参考图8和9，第一逻辑页(页1)可以划分为多个IU，并且第一IU(IU1)由两个扇区A1和A2组成。例如，如果第一逻辑页是2048比特，并且第一交织单元是512比特，则每个扇区是256比特。类似地，第二逻辑页(页2)可以划分为多个IU，并且第二IU(IU2)由两个扇区B1和B2组成。
首先，将检查没有执行交织操作时的码字配置。第一IU(IU1)包括扇区A1和A2，而第二IU(IU2)包括扇区B1和B2。此时，由于第一IU(IU1)包括在第一逻辑页(页1)中，其具有BER为1，并且由于第二IU(IU2)包括在第二逻辑页(页2)中，其具有BER为2。图9中，BER由每个扇区的一个或多个点表示。该情况下，由于ECC电路1230被设计为满足第二IU(IU2)的BER，不交织时，ECC电路1230具有与BER为2对应的静电容量。
接下来，将检查执行交织操作时的码字配置。将第一逻辑页(页1)的扇区A1和第二逻辑页的扇区B1混合，从而组成第一IU(IU1)。第一IU(IU1)包括在第一逻辑页中并且包括扇区A1和扇区B1。类似地，将扇区A2和扇区B2混合，从而最后组成第二IU(IU2)。第二IU(IU2)包括在第二逻辑页中并且由扇区A2和扇区B2组成。此时，第一和第二IU(IU1、IU2)的每个的BER是1.5(1和2的平均值)。该情况下，ECC电路1230具有与减少的BER(如，BER平均值，即1.5)对应的静电容量。
如图9所示，一旦交织操作开始，由于ECC电路1230具有1.5的静电容量，ECC电路1230的静电容量可以减少0.5。图8的快闪存储器1100可以将第一和第二逻辑页划分为多个IU并且按扇区单元混合它们，从而可以执行自交织操作。根据实施例，可以减少ECC电路1230的开销。
2.4比特MLC快闪存储器的自交织方法
图10说明4比特MLC快闪存储器的自交织操作的框图。参考图10，图2的数据输入/输出电路1120包括页缓冲电路1121、列选择电路1122、和数据缓冲器1123。数据输入/输出电路1120可以根据自交织器1141的控制执行自交织操作。
参考图10，页缓冲电路1121包括多个页缓冲器PB1到PB2048。每个页缓冲器包括至少四个锁存器LATa到LATd。第一到第四逻辑页分别存储在LATa到LATd中。LATa到LATd分别响应于信号ENa到ENd而激活。
列选择电路1122可以响应于选择信号SEL选择位线。这里，选择信号SEL可以是起始列地址和地址计数信号。数据缓冲器1123可以按字节单位、字单位等接收数据。
自交织器1141可以通过控制页缓冲电路1121、列选择电路1122、和数据缓冲器1123来执行自交织操作。自交织器1141可以通过激活信号ENa到ENd而在LATa到LATd中存储数据。此外，自交织器1141可以通过提供起始列地址和地址计数来确定IU或扇区尺寸。
参考图10和11，第一逻辑页(页1)可以划分为多个IU，并且第一IU(IU1)由四个扇区A1到A4组成。类似地，第二IU(IU2)由扇区B1到B4组成，第三IU(IU3)由扇区C1到C4组成，而第四IU(IU4)由扇区D1到D4组成。此时，第一到第四IU：IU1到IU4分别具有的BER是1、2、4、和8。图11中，BER由每个扇区中的一个或多个点表示。该情况下，由于ECC电路1230被设计为满足扇区的最高BER，即第四IU(IU4)的BER，ECC电路1230具有与BER为8对应的静电容量。
在自交织器1141中，将扇区A1、B1、C1和D1混合，从而组成第一IU(IU1)。即，第一IU(IU1)由扇区A1、B1、C1、和D1组成。类似地，将扇区A2、B2、C2、和D2混合，从而组成第二IU(IU2)；将扇区A3、B3、C3、和D3混合，从而组成第三IU(IU3)；并将扇区A4、B4、C4、和D4混合，从而组成第四IU(IU4)。此时，第一到第四IU(IU1到IU4)的每个BER是3.75，即，交织之前的原始扇区之间的平均值。
该情况下，ECC电路1230需要具有与减少的BER值(这里为平均值3.75)对应的静电容量。如图11所示，一旦交织操作开始，由于ECC电路1230要求3.75的静电容量，ECC电路1230的静电容量可以减少4.25。
图12说明图1的存储***1000的自交织操作的流程图。参考图1，根据实施例的存储***1000可以通过执行自交织操作来减少逻辑页之间的BER不平衡。以下，将描述图1所示的存储***1000的自交织操作。
在操作S110，图1的存储***1000确定执行交织操作的数据的尺寸。图2的快闪存储器1100中自身执行交织操作，并且可以从图1的存储控制器1200提供IU的尺寸。
在操作S120，从存储控制器1200向快闪存储器1100的图8的数据缓冲器1123传递数据。在操作S130，通过列选择电路1122将数据从数据缓冲器1123加载到页缓冲电路1121。此时，快闪存储器1100使用这里所述的交织混合每个IU的数据。在操作S140，确定是否全部数据都被加载到页缓冲器。如果尚未加载全部数据，则重复操作S120和S130。如果已加载全部数据，则在操作S150使用全状态同时编程方案同时地在存储单元上编程加载的数据。根据图12的自交织方法，减少逻辑页之间的BER不平衡。一旦减轻BER不平衡，就可以减少ECC电路的静电容量。
3.在快闪存储器执行的回拷贝自交织方法
图13说明图1的快闪存储器的回拷贝自交织操作的框图。根据实施例的快闪存储器1100可以通过自交织方法执行回拷贝操作。回拷贝操作表示将快闪存储器的源页中存储的数据传递到目标页的操作。
参考图13，快闪存储器1100包括存储单元阵列1110、页缓冲电路1121、列选择电路1122、数据缓冲器1123、和自交织器1141。图3所示的快闪存储器1100可以通过自交织方法执行回拷贝操作而无需图1的ECC电路1230的额外开销。
图13中，假定存储在快闪存储器1100的源页中的第一和第二逻辑页MSB和LSB被拷贝回目标页。为了执行拷贝操作，页缓冲电路1121中的每个页缓冲区(未示出)可以包括至少三个锁存器，如LATa、LATb、和LATc。锁存器LATa、LATb、和LATc分别响应于信号ENa、ENb、和ENc而激活。自交织器1141产生用于控制页缓冲电路1121、列选择电路1122、和数据缓冲器1123的信号ENa、ENb、ENc、SEL、和DBC。
图14说明图13的快闪存储器的回拷贝自交织操作的流程图。参考图13和14，将描述快闪存储器1100的回拷贝自交织操作。
在操作S210，快闪存储器1100读取源页的MSB数据并且将其存储在锁存器LATc中。自交织器1141激活信号Enc以将MSB数据存储在锁存器LATc中。
在操作S220，存储在锁存器LATc中的MSB数据被传递给数据缓冲器1123。此时，MSB数据可以按照扇区单元划分并且使用交织方案存储在锁存器LATa和LATb中。可以如图8和9描述地执行该交织。自交织器1141可以通过使用控制信号ENa、ENb、Enc、SEL、和DBC通过列选择电路1122和数据缓冲器1123在锁存器LATa和LATb中存储MSB数据。
在操作S230，读取源页的LSB数据并将其存储在锁存器LATc中。在操作S240，存储在锁存器LATc中的LSB数据被传递到数据缓冲器1123、按照扇区单元划分、并使用交织方案存储在锁存器LATa和LATb中。此时，根据自交织器1141，响应于控制信号ENa、ENb、Enc、SEL、和DBC，存储在锁存器LATc中的LSB数据通过列选择电路1122和数据缓冲器1123被划分和存储在锁存器LATa和LATb中。在操作S250，使用全状态同时编程方案同时地在存储单元中编程存储在锁存器LATa和LATb中的数据。
4.使用缓冲存储器的回拷贝自交织方法
图15说明执行回拷贝自交织操作的存储***的框图。参考图15，存储***1000包括快闪存储器1100、ECC电路1230、和缓冲存储器1250。快闪存储器1100包括存储单元阵列1110、页缓冲电路1121、和自交织器1141。可以使用缓冲存储器1250执行快闪存储器1100的回拷贝操作。
在图15，假定存储在快闪存储器1100的源页中的第一和第二逻辑页MSB和LSB被拷贝回目标页。为了执行拷贝操作，页缓冲电路1121中的每个页缓冲区(未示出)需要至少两个锁存器LATa和LATb。锁存器LATa和LATb分别响应于信号ENa和ENb而激活。自交织器1141产生用于控制页缓冲电路1121的信号ENa和ENb。
图16说明图15的存储***的回拷贝自交织操作的流程图。参考图15和16，将按顺序描述根据实施例的存储***的回拷贝自交织操作。
在操作S310，快闪存储器1100读取源页的MSB和LSB数据并且将其存储在锁存器LATa和LATb中。在操作S320，将存储在锁存器LATa和LATb中的MSB和LSB数据输出到缓冲存储器1250。在操作S330，将MSB和LSB数据按照扇区单元划分并使用交织方案存储在锁存器LATa和LATb中。如上所述，可以通过按预定单元划分每个逻辑页的IU获得各扇区。
在操作S330，可以执行参考图8和9描述的操作。即，通过产生关于存储在缓冲存储器1250的数据的校验位和使用交织方案，将数据和校验位存储在锁存器LATa和LATb中。在操作S340，可以将存储在锁存器LATa和LATb中的数据同时编程到目标页。
III.自交织方法的应用示例
图17说明根据实施例的当自交织方法应用到三维快闪存储器时的框图。参考图17，快闪存储器2100包括三维单元阵列2110、数据输入/输出电路2120、地址译码器2130、和控制逻辑2140。
三维单元阵列2110包括多个存储块BLK1到BLKz。每个存储块具有三维结构(或垂直结构)。在具有三维结构的存储块中，沿与衬底垂直的方向形成存储单元。每个存储块构成快闪存储器2100的擦除单元。
数据输入/输出电路2120通过多条位线BL连接到三维单元阵列。数据输入/输出电路2120可以从外部接收数据DATA，或可以将从三维单元阵列2110读取的数据DATA输出到外部。地址译码器2130通过多条字线WL和选择线GSL和SSL连接到三维单元阵列2110。地址译码器2130可以接收地址ADDR并且选择字线。
控制逻辑2140包括自交织器2141。自交织器2141可以自身执行交织操作，与图1的存储控制器1200分离。
图18说明图17的存储块BLK1的三维结构的透视图。参考图18，沿与衬底SUB垂直的方向形成存储块BLK1。在衬底SUB中形成n+掺杂区域。在衬底SUB上交替地布置栅电极层和绝缘层。可以在栅电极层与绝缘层之间形成电荷存储层。
通过将栅电极层和绝缘层垂直地定模(pattern)来形成V形支柱。该支柱通过栅电极层和绝缘层连接到衬底SUB。支柱的外面部分O可以由沟道半导体构成，而内部部分I可以由诸如二氧化硅的绝缘材料构成。
仍参考图18，存储块BLK1的栅电极层可以连接到地选择线GSL、多条字线WL1到WL8、以及串选择线SSL。存储块BLK1的支柱可以连接到多条位线BL1到BL3。图17中，虽然示出一个存储块BLK1包括两条选择线GSL和SSL、8条字线WL1到WL8、以及三条位线BL1到BL3，然而线的实际数目可以变化。
图19说明图17的存储块BLK1的等价电路图。参考图19，NAND串NS11到NS33连接在位线BL1到BL3与公共源极线CSL之间。每个NAND串(如，NS11)包括串选择晶体管SST、多个存储单元MC1到MC8、以及地选择晶体管GST。
串选择晶体管SST连接到串选择线SSL1到SSL3。多个存储单元MC1到MC8分别连接到对应的字线WL1到WL8。地选择晶体管GST连接到地选择线GSL1到GSL3。串选择晶体管SST连接到位线BL，而地选择晶体管GST连接到公共源极线CSL。
仍参考图19，具有相同高度的字线(如WL1)被共同连接，并且将地选择线GSL1到GSL3和串选择线SSL1到SSL3分离。如果连接到第一字线WL1并包括在NAND串NS11、NS12和NS13中的存储单元(以下，称为页)被编程，则选择第一字线WL1和第一选择线SSL和GSL1。
图20说明图19的等价电路图的平面结构的概念图。参考图20，图19的存储块BLK1由三个平面构成。图20中，NAND串NS11、NS12、和NS13组成平面PLANEa，NAND串NS21、NS22、和NS23组成平面PLANEb，而NAND串NS31、NS32、和NS33组成平面PLANEc。WL1划分为WLa1、WLb1、和WLc1，而WL2划分为WLa2、WLb2、和WLc2。以同样的方式，WLn划分为WLan、WLbn、和WLcn。
编程顺序可以改变。例如，可以从PLANEa到PLANEc顺序执行编程操作。在每个平面中，编程操作可以从WL1到WL8顺序执行。此外，如图20所示，可以在PLANEb与PLANEc之间进一步包括至少一个平面。
参考图17，快闪存储器2100可以使用自交织器2141自己执行交织操作。通过上述方法执行交织操作。
根据实施例的存储***可以应用于各种产品。存储***可以利用电子设备(诸如个人计算机、数字相机、摄像机、移动电话机、MP3、PMP、PSP、和PDA)和存储设备(诸如存储卡、USB存储器、和固态驱动器(SSD))来实现。
图21说明根据实施例的应用于存储卡的快闪存储***的图。存储卡***3000包括主机3100和存储卡3200。主机3100包括主机控制器3110和主机连接单元3120。存储卡3200包括卡连接单元3210、卡控制器3220、和快闪存储器3230。
主机3100可以在存储卡3200中写数据，并且可以读取存储在存储卡3200中的数据。主机控制器3110可以通过主机连接单元3120向存储卡3200发送命令(如，写命令)、由主机3100中的时钟产生器(未示出)产生的时钟信号CLK、以及数据DATA。
与卡控制器3220的时钟产生器(未示出)产生的时钟信号同步，卡控制器3220响应于通过卡连接单元3210接收的写命令在快闪存储器3230中存储数据。快闪存储器3230存储从主机3100发送的数据。例如，如果主机3100是数字相机，则快闪存储器3230存储图像数据。
图21的存储卡3200可以通过自交织方法减少快闪存储器3230的逻辑页之间的BER不平衡。如上所述执行该自交织方法。
图22说明根据实施例的当存储***应用到SSD时的框图。参考图22，SSD***4000包括主机4100和SSD 4200。
SSD 4200通过信号连接器4211与主机4100交换信号，并且通过电源连接器4211接收电源。SSD 4200可以包括多个快闪存储器4201到420n、SSD控制器4210、以及辅助电源设备4220。
多个快闪存储器4201到420n被用作存储介质。SSD 4200可以使用快闪存储器之外的诸如PRAM、MRAM、ReRAM、和FRAM的非易失性存储设备。多个快闪存储器4201到420n可以通过多个通道CH1到CHn连接到SSD控制器4210。至少一个快闪存储器可以连接到一个通道。连接到一个通道的快闪存储器可以连接到相同的数据总线。
SSD控制器4210通过信号连接器4211与主机4100交换信号SGL。这里，SGL可以包括命令、地址、和数据。SSD控制器4210根据主机4100的命令在对应的快闪存储器中写数据，或从对应的快闪存储器读取数据。将参考图23更详细地描述SSD控制器4210的内部配置。
辅助电源设备4220通过电源连接器4221连接到主机4100。辅助电源设备4220从主机4100接收电源PWR并且进行充电。此外，辅助电源设备4220可以置于SSD 4200中或SSD 4200外。例如，辅助电源设备4220可以置于主板中并且可以向SSD 4200提供辅助电源。
图23说明图22的SSD控制器4210的配置的框图。参考图23，SSD控制器4210包括NVM接口4211、主机接口4212、ECC电路4213、中央处理单元(CPU)4214、和缓冲存储器4215。
NVM接口4211将从缓冲存储器4215传递的数据分散到各个通道CH1到CHn。此外，NVM接口4211将从快闪存储器4201到420n读取的数据传递到缓冲存储器4215中。这里，NVM接口4211可以使用快闪存储器的接口方法。即，SSD控制器4210可以根据快闪存储器接口方法执行编程、读、或擦除操作。
主机接口4212根据主机4100的协议提供与SSD 4200的接口。主机接口4212可以通过通用串行总线(USB)、小型计算机***接口(SCSI)、PCI快速、ATA、并行ATA(PATA)、串行ATA(SATA)、和串行附着SCSI(SAS)与主机4100通信。此外，主机接口4212可以执行盘仿真以支持主机4100将SSD识别为硬盘驱动器(HDD)。
ECC电路4213使用发送到快闪存储器4201到420n的数据按码字单位产生纠错码(ECC)的校验位。产生的校验位被存储在快闪存储器4201到420n的备用区域中。ECC电路4213检测从快闪存储器4201到420n读取的数据的错误。如果检测的错误在可纠正范围中，则ECC电路4213纠正检测的错误。
CPU 4214分析和处理来自图2的主机4100的信号SGL。CPU 4214通过主机接口4212或NVM接口4211控制主机4100或快闪存储器4201到420n。CPU 4214根据用于驱动SSD 4200的固件控制快闪存储器4201到420n的操作。
缓冲存储器4215临时存储从主机4100提供的写数据、或从快闪存储器读取的数据。此外，缓冲存储器4215可以存储将要存储在快闪存储器4201到420n的元数据或高速缓存数据。在突然掉电操作期间，存储在缓冲存储器4215中的元数据或高速缓存数据被存储在快闪存储器4201到420n中。缓冲存储器4215可以包括DRAM或SRAM。图21和22中所示的SSD 4000可以使用如上所述的自交织方法减轻BER不平衡。
图24说明根据实施例的当利用电子设备实现快闪存储***时的框图。这里，电子设备5000可以实现为个人计算机(PC)或便携电子设备，诸如笔记本计算机、移动电话机、个人数字助理(PDA)、和相机。
参考图24，电子设备5000包括存储***5100、电源设备5200、辅助电源设备5250、CPU 5300、RAM 5400、和用户接口5500。存储***5100包括快闪存储器5110和存储控制器5120。存储***5100可以使用如上所述的自交织方法减轻BER不平衡。
作为总结和回顾，根据实施例，自交织可以用来减少各扇区之间BER的差异。例如，不同扇区中的页可以在扇区之间重新分配(即，混合)以使得每个扇区的BER是相同的，如，扇区之间BER的平均值。因此，根据实施例，可以减轻BER不平衡，可以减少ECC电路的负荷，而且可以减少缓冲存储器的尺寸。
如上所述，自交织可以利用例如模块的硬件、或例如算法或固件的软件来实现。算法或固件可以实现为计算机可读记录介质中的计算机可读代码和/或程序。根据一些实施例的使用交织技术的非易失性存储器件的编程方法可以通过执行计算机程序来实现，该计算机程序用于执行在计算机可读记录介质中存储的非易失性存储器件的编程方法。
计算机可读记录介质是能够存储随后由计算机***读取的数据的任何数据存储设备。更具体地，计算机可读记录介质可以是如有形的、非短暂的记录介质。计算机可读记录介质的例子包括只读存储器(ROM)，随机访问存储器(RAM)、CD-ROM、磁带、软盘、和光数据存储设备。RFID***中用于执行操作程序的升级的方法的程序代码可以以载波的形式传输(诸如通过因特网的数据传输)。
计算机可读记录介质也可以分布在网络耦合的计算机***上以使得以分布方式存储和/或执行计算机可读代码。同样，由施例所属领域的程序员可以容易地得出用于实现实施例的功能程序、代码、和/或代码段。
这里已经公开示例实施例，虽然采用特定术语，它们仅按照一般的和描述性的含义来使用和解释而不是限制性的目的。在一些实例中，本领域普通技术人员显然可知，在提交本申请时，结合特定实施例描述的特征、特点和/或元素可以单独地使用或结合地与参考其他实施例描述的特征、特点和/或元素一起使用，除非特别指出外。因此，本领域的技术人员不难理解，可以在形式和细节上进行各种改变而不背离所附权利要求书阐述的本发明的精神和范围。
对相关申请的交叉引用
本申请要求于2010年9月20日提交的韩国专利申请No.10-2010-0092583的优先权，其全部内容通过参照而被合并于此。

Claims (43)

1.一种存储器件，包括：
存储单元阵列；
自交织器，配置为使用交织方案将数据即时交织和加载到缓冲器电路中；以及
控制逻辑，配置为控制存储单元阵列中交织数据的编程。
2.如权利要求1所述的存储器件，其中该控制逻辑包括该自交织器。
3.如权利要求1所述的存储器件，其中从该存储器件外部接收数据。
4.如权利要求1所述的存储器件，其中：
该存储单元阵列包括多个物理页，每个物理页能够存储多个逻辑页；
该自交织器被配置为将每个逻辑页划分为多个扇区，并且通过混合各个不同逻辑页的扇区来执行交织方案；以及
该控制逻辑控制存储单元阵列的物理页中多个混合的逻辑页的编程。
5.如权利要求4所述的存储器件，其中该缓冲器电路按扇区存储数据。
6.如权利要求5所述的存储器件，其中该缓冲器电路包括多个页缓冲器，其响应于从自交织器输出的使能信号和选择信号存储各扇区。
7.如权利要求6所述的存储器件，其中每个页缓冲器包括多个锁存器，每个锁存器响应于从自交织器输出的对应的使能信号和对应的选择信号存储一个比特。
8.如权利要求7所述的存储器件，其中该自交织器被配置为以扇区为单位将数据交织和加载到缓冲器电路中。
9.如权利要求6所述的存储器件，进一步包括：
列选择电路，选择该缓冲器电路的页缓冲器；以及
数据缓冲器，向列选择电路提供从存储器件外部接收的数据。
10.如权利要求9所述的存储器件，其中该自交织器被配置为控制该缓冲器电路和该列选择电路来交织和加载数据。
11.如权利要求6所述的存储器件，其中数据来自该存储单元阵列的源页，并且其中该控制逻辑被配置为使用交织控制交织数据到存储单元阵列中的目标页的编程。
12.如权利要求11所述的存储器件，其中该自交织器被配置为顺序地将来自源页的n比特数据存储在缓冲器电路的第一页缓冲器中，传递源页数据到数据缓冲器，以及将源页数据从第一页缓冲器即时交织和加载到n个锁存器中。
13.如权利要求11所述的存储器件，其中该自交织器被配置为将来自源页的数据存储在缓冲器电路中，传递源页数据到存储器件的外部电路，该电路进一步处理源页数据，以及将源页数据从该外部电路即时交织和加载到缓冲器电路中，以及控制交织数据到存储单元阵列的目标页的编程。
14.如权利要求11所述的存储器件，其中该自交织器被配置为将来自源页的数据和来自存储器件外部的数据存储在缓冲器电路中，以及将源页数据和来自外部的数据即时交织和加载到缓冲器电路中，以及控制交织数据到存储单元阵列的目标页的编程。
15.如权利要求4所述的存储器件，其中通过全状态同时编程方案来编程存储在该缓冲器电路中的多个逻辑页。
16.如权利要求4所述的存储器件，其中该自交织器被配置为确定各个扇区的尺寸。
17.如权利要求4所述的存储器件，其中交织数据具有等于多个扇区的平均比特错误率的比特错误率。
18.如权利要求4所述的存储器件，其中每个物理页被划分为主区域和备用区域。
19.如权利要求1所述的存储器件，其中该存储单元阵列具有三维结构。
20.如权利要求1所述的存储器件，其中该存储单元阵列是快闪存储单元阵列。
21.一种存储***，包括：
如权利要求1所述的存储器件；以及
存储控制器，配置为控制该存储器件的操作。
22.如权利要求21所述的存储***，其中该存储***是片上***。
23.如权利要求21所述的存储***，进一步包括纠错码电路。
24.如权利要求23所述的存储***，其中该纠错码电路是该存储控制器的一部分。
25.如权利要求23所述的存储***，其中该纠错码电路与该存储控制器分离。
26.如权利要求23所述的存储***，其中该纠错码电路设计用于将要存储在存储单元阵列中的逻辑页的平均比特错误率。
27.如权利要求21所述的存储***，进一步包括：
主机；以及
通信设备，配置为在主机与存储器件之间交换数据。
28.如权利要求21所述的存储***，进一步包括多个如权利要求1所述的存储器件。
29.如权利要求21所述的存储***，其中该存储器件是存储卡的一部分。
30.如权利要求21所述的存储***，其中该存储器件是固态驱动器的一部分。
31.如权利要求21所述的存储***，其中该存储器件是快闪存储器件。
32.一种包括如权利要求21所述的存储***的电子设备。
33.一种操作存储器件的方法，包括：
接收数据；
使用交织方案将接收的数据即时交织和加载到缓冲器电路中；以及
在存储器件的存储单元阵列中编程交织数据。
34.如权利要求33所述的方法，其中接收数据包括从该存储器件外部接收数据。
35.如权利要求33所述的方法，其中接收数据进一步包括从该存储器件内部接收数据。
36.如权利要求33所述的方法，其中接收数据包括从存储单元阵列的源页接收数据，而且其中编程包括将交织数据编程到存储单元阵列中的目标页。
37.如权利要求33所述的方法，其中接收数据包括从存储单元阵列的源页接收数据以及从接收来自存储器件外部的数据，其中交织和加载包括混合来自源页的数据和来自外部的数据，其中编程包括将交织数据编程到存储单元阵列中的目标页。
38.如权利要求33所述的方法，其中交织和加载包括：确定要交织的扇区的数据尺寸，将将要存储在存储单元阵列中的逻辑页划分为多个扇区，以及混合不同的逻辑页的扇区。
39.如权利要求33所述的方法，其中交织数据的比特错误率等于多个扇区的平均比特错误率。
40.如权利要求33所述的方法，进一步包括，在编程之前，确定是否全部数据已经被加载到缓冲器电路中。
41.如权利要求40所述的方法，其中当全部数据已经被加载到缓冲器电路中时，编程包括使用全状态同时编程方案。
42.如权利要求40所述的方法，其中，当全部数据尚未被加载到缓冲器电路中时，重复接收、以及交织和加载步骤。
43.如权利要求33所述的方法，其中该存储单元阵列是快闪存储单元阵列。
CN201110280452.6A 2010-09-20 2011-09-20 存储器件及其自交织方法 Active CN102411987B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
KR10-2010-0092583 2010-09-20
KR1020100092583A KR101736792B1 (ko) 2010-09-20 2010-09-20 플래시 메모리 및 그것의 셀프 인터리빙 방법
US13/236,249 US8711624B2 (en) 2010-09-20 2011-09-19 Memory device and self interleaving method thereof
US13/236,249 2011-09-19

Publications (2)

Publication Number Publication Date
CN102411987A true CN102411987A (zh) 2012-04-11
CN102411987B CN102411987B (zh) 2016-12-14

Family

ID=

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104380383A (zh) * 2012-06-28 2015-02-25 惠普发展公司，有限责任合伙企业 多级单元存储器
CN104425014A (zh) * 2013-09-02 2015-03-18 华邦电子股份有限公司 序列式nand型闪存、闪存装置及其操作方法
CN104572480A (zh) * 2013-10-25 2015-04-29 Arm有限公司 用于数据元素的交织存储的数据处理设备和方法
CN104765649A (zh) * 2014-01-03 2015-07-08 联想(北京)有限公司 一种数据存储的方法、存储器及电子设备
CN111142793A (zh) * 2019-12-17 2020-05-12 尧云科技(西安)有限公司 一种多类数据交织存储的方法
CN113764018A (zh) * 2020-06-02 2021-12-07 铠侠股份有限公司 存储器***以及存储器控制器
CN116206647A (zh) * 2022-01-27 2023-06-02 北京超弦存储器研究院 动态存储器及其读写方法、存储装置

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101171641A (zh) * 2005-04-01 2008-04-30 桑迪士克股份有限公司 在非易失性存储器的高速缓存操作中使用数据锁存器
US20080147968A1 (en) * 2000-01-06 2008-06-19 Super Talent Electronics, Inc. High Performance Flash Memory Devices (FMD)
US20090091990A1 (en) * 2007-10-09 2009-04-09 Samsung Electronics Co., Ltd. Apparatus and method of multi-bit programming
US20090150751A1 (en) * 2007-10-23 2009-06-11 Samsung Electronics Co., Ltd. Memory system that uses an interleaving scheme and a method thereof
US20090204872A1 (en) * 2003-12-02 2009-08-13 Super Talent Electronics Inc. Command Queuing Smart Storage Transfer Manager for Striping Data to Raw-NAND Flash Modules
CN101727976A (zh) * 2008-10-15 2010-06-09 晶天电子（深圳）有限公司 一种多层闪存装置、固态硬盘和分割非易失性存储器***
US20100211833A1 (en) * 2007-10-22 2010-08-19 Hanan Weingarten Systems and methods for averaging error rates in non-volatile devices and storage systems
CN102034548A (zh) * 2009-09-25 2011-04-27 三星电子株式会社 非易失性存储器件和***及非易失性存储器件编程方法

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080147968A1 (en) * 2000-01-06 2008-06-19 Super Talent Electronics, Inc. High Performance Flash Memory Devices (FMD)
US20090204872A1 (en) * 2003-12-02 2009-08-13 Super Talent Electronics Inc. Command Queuing Smart Storage Transfer Manager for Striping Data to Raw-NAND Flash Modules
CN101171641A (zh) * 2005-04-01 2008-04-30 桑迪士克股份有限公司 在非易失性存储器的高速缓存操作中使用数据锁存器
US20090091990A1 (en) * 2007-10-09 2009-04-09 Samsung Electronics Co., Ltd. Apparatus and method of multi-bit programming
US20100211833A1 (en) * 2007-10-22 2010-08-19 Hanan Weingarten Systems and methods for averaging error rates in non-volatile devices and storage systems
US20090150751A1 (en) * 2007-10-23 2009-06-11 Samsung Electronics Co., Ltd. Memory system that uses an interleaving scheme and a method thereof
CN101727976A (zh) * 2008-10-15 2010-06-09 晶天电子（深圳）有限公司 一种多层闪存装置、固态硬盘和分割非易失性存储器***
CN102034548A (zh) * 2009-09-25 2011-04-27 三星电子株式会社 非易失性存储器件和***及非易失性存储器件编程方法

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104380383A (zh) * 2012-06-28 2015-02-25 惠普发展公司，有限责任合伙企业 多级单元存储器
CN104425014A (zh) * 2013-09-02 2015-03-18 华邦电子股份有限公司 序列式nand型闪存、闪存装置及其操作方法
CN104425014B (zh) * 2013-09-02 2018-02-27 华邦电子股份有限公司 序列式nand型闪存、闪存装置及其操作方法
CN104572480A (zh) * 2013-10-25 2015-04-29 Arm有限公司 用于数据元素的交织存储的数据处理设备和方法
CN104572480B (zh) * 2013-10-25 2019-11-12 Arm有限公司 用于数据元素的交织存储的数据处理设备和方法
CN104765649A (zh) * 2014-01-03 2015-07-08 联想(北京)有限公司 一种数据存储的方法、存储器及电子设备
CN104765649B (zh) * 2014-01-03 2018-07-03 联想(北京)有限公司 一种数据存储的方法、存储器及电子设备
CN111142793A (zh) * 2019-12-17 2020-05-12 尧云科技(西安)有限公司 一种多类数据交织存储的方法
CN113764018A (zh) * 2020-06-02 2021-12-07 铠侠股份有限公司 存储器***以及存储器控制器
US11869601B2 (en) 2020-06-02 2024-01-09 Kioxia Corporation Memory system and memory controller
CN116206647A (zh) * 2022-01-27 2023-06-02 北京超弦存储器研究院 动态存储器及其读写方法、存储装置
CN116206647B (zh) * 2022-01-27 2024-02-23 北京超弦存储器研究院 动态存储器及其读写方法、存储装置

Also Published As

Publication number Publication date
KR101736792B1 (ko) 2017-05-18
US20120069657A1 (en) 2012-03-22
KR20120030816A (ko) 2012-03-29
US8711624B2 (en) 2014-04-29

Similar Documents

Publication Publication Date Title
CN107766257B (zh) 存储器***及其操作方法
KR101736792B1 (ko) 플래시 메모리 및 그것의 셀프 인터리빙 방법
JP2021089733A (ja) ストレージ装置、及び該ストレージ装置の動作方法
US11532360B2 (en) Memory system, memory device, and method for operating memory device
US11321170B2 (en) Memory system, memory controller, and method for operating memory system
US11238952B2 (en) Memory system, memory controller, and method of operating memory system
US11474740B2 (en) Memory system and memory controller
US11922040B2 (en) Extended super memory blocks in memory systems
US11474726B2 (en) Memory system, memory controller, and operation method thereof
CN112783435A (zh) 存储设备和操作存储设备的方法
US11803322B2 (en) Memory system and operating method supporting fast boot using host memory buffer and default enabled information
US11386000B2 (en) Memory system, memory controller and method for operating memory system in which different processors search for mapping information using different map search engines
US11544003B2 (en) Memory system, memory controller, and method of operating memory system
US10990476B2 (en) Memory controller and method of operating the same
US20230376211A1 (en) Controller for controlling one-time programmable memory, system, and operation method thereof
US12015425B2 (en) Controller and operating method thereof for determining reliability data based on syndrome weight
US11636007B2 (en) Memory system and operating method thereof for flushing data in data cache with parity
US11704050B2 (en) Memory system for determining a memory area in which a journal is stored according to a number of free memory blocks
US11307807B2 (en) Memory system, memory controller, and method for operating memory system for determining read biases for read retry operation
US20230376246A1 (en) Memory system, memory controller and operating method of the memory system operating as read boost mode
US20230006673A1 (en) Memory system and memory controller
US20230116063A1 (en) Storage device based on daisy chain topology
US20230289260A1 (en) Controller and operating method of the controller for determining reliability data based on syndrome weight
US20240004566A1 (en) Memory system for managing namespace using write pointer and write count, memory controller, and method for operating memory system
US20230385193A1 (en) Memory system, memory controller and operating method thereof for determining garbage collection victim block

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant