CN102375698B - 数据串分派与传送方法、存储器控制器与存储器储存装置 - Google Patents

Abstract

本发明提供一种数据串分派与传送方法、存储器控制器与存储器储存装置。本方法包括为非易失性存储器模组配置多个逻辑区块地址，其中多个特定逻辑区块地址被用以储存特定文件。本方法也包括从智能卡芯片中接收响应数据单元，并且在缓冲存储器中储存此响应数据单元。本方法还包括当对应来自于主机***的读取指令的逻辑区块地址属于所述多个特定逻辑区块地址的其中之一且此缓冲存储器中存有响应数据单元时，传送储存于此缓冲存储器中的响应数据单元给主机***。基此，本方法能够使主机***无误地接收到智能卡芯片的响应数据单元。

Description

数据串分派与传送方法、存储器控制器与存储器储存装置

技术领域

本发明涉及一种数据串分派与传送方法，尤其涉及一种适用于在主机***和具有非易失性存储器与智能卡芯片的存储器储存装置之间分派与传送数据串的方法及使用此方法的存储器控制器与存储器储存装置。

背景技术

数码相机、移动电话与MP3播放器在这几年来的发展十分迅速，使得消费者对储存媒体的需求也急速增加。由于非易失性存储器(例如，快闪存储器)具有数据非易失性、省电、体积小，以及无机械结构等特性，所以非常适合内建于上述所举例的各种可携式多媒体装置中。

另一方面，随着用户逐渐接受使用电子钱包及预付储值，使得智能卡的使用日益普及。智能卡(Smart Card)是具有例如微处理器、卡操作***、安全模组及存储器组件的集成电路芯片(IC芯片)，以允许持有者执行预定操作。智能卡提供计算、加密、双向通信及安全功能，使得这张卡片除了储存数据的功能外还能达到对其所储存的数据加以保护的功能。使用全球移动通信***(GSM)机制的蜂巢式电话中所使用的用户识别模组(SubscriberIdentification Module，SIM)卡为智能卡的其中一个应用范例。然而，智能卡本身受限于储存容量，因此近年来开始与大量储存装置的记忆卡相结合，以扩增智能卡的储存容量。

然而，在同时配置非易失性存储器模组与智能卡芯片的记忆卡中，如何区分来自于主机***的数据串是属于智能卡芯片的指令数据单元以及将来自于智能卡芯片的响应数据单元传递给主机***成为此领域技术人员所欲解决的课题。

发明内容

本发明提供一种数据串分派与传送方法、存储器控制器与存储器储存装置，其能够有效地传递属于智能卡芯片的数据单元。

本发明范例实施例提供一种数据串分派与传送方法，用于具有非易失性存储器模组与智能卡芯片的存储器储存装置。该数据串分派与传送方法包括为非易失性记体模组配置多个逻辑区块地址，其中所述多个逻辑区块地址之中的多个特定逻辑区块地址被用以储存特定文件。该数据串分派与传送方法也包括从智能卡芯片中接收响应数据单元，并且在缓冲存储器中储存此响应数据单元。该数据串分派与传送方法还包括从主机***中接收读取指令；判断对应此读取指令的逻辑区块地址是否属于所述多个特定逻辑区块地址的其中之一并且判断上述缓冲存储器中是否存有此响应数据单元。该数据串分派与传送方法还包括当对应此读取指令的逻辑区块地址属于所述多个特定逻辑区块地址的其中之一且此缓冲存储器中存有响应数据单元时，传送储存于此缓冲存储器中的响应数据单元给主机***。

本发明范例实施例提供一种数据串分派与传送方法，用于具有非易失性存储器模组与智能卡芯片的存储器储存装置。该数据串分派与传送方法包括为此非易失性记体模组配置多个逻辑区块地址，其中所述多个逻辑区块地址之中的多个特定逻辑区块地址被用以储存特定文件。该数据串分派与传送方法也包括从此智能卡芯片中接收响应数据单元，并且在缓冲存储器中储存此响应数据单元。该数据串分派与传送方法还包括从主机***中接收读取指令；判断对应此读取指令的逻辑区块地址是否属于所述多个特定逻辑区块地址的其中之一并且判断此缓冲存储器中是否储存有响应数据单元。该数据串分派与传送方法还包括当对应此读取指令的逻辑区块地址属于所述多个特定逻辑区块地址的其中之一且此缓冲存储器中存有响应数据单元时，判断对应此读取指令的逻辑区块地址是否对应存取地址单位。该数据串分派与传送方法还包括当对应此读取指令的逻辑区块地址对应存取地址单位时，传送储存于此缓冲存储器中的响应数据单元的至少一部分给主机***。

本发明范例实施例提供一种存储器控制器，其包括存储器接口、存储器管理电路、主机接口与缓冲存储器。存储器接口电性连接至存储器管理电路，并且用以电性连接至上述非易失性存储器模组。主机接口电性连接至存储器管理电路并且用以电性连接至主机***。缓冲存储器电性连接至存储器管理电路，并且用以暂存数据。存储器管理电路单元用以执行上述的数据串分派与传送方法。

本发明范例实施例提供一种存储器储存装置，其包括连接器、上述非易失性存储器模组与电性连接至此非易失性存储器模组的存储器控制器，以及智能卡芯片。在此，此存储器控制器用以执行上述的数据串分派与传送方法。

基于上述，本发明范例实施例的数据串分派与传送方法、存储器控制器与存储器储存***能够正确地传递智能卡芯片的指令数据单元与响应数据单元。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明。

附图说明

图1是根据本发明第一范例实施例所示的主机***与存储器储存装置的概要方块图。

图2是根据本发明第一范例实施例所示的存储器控制器的概要方块图。

图3是根据本发明第一范例实施例所示的应用程序的存取示意图。

图4是根据本发明第一范例实施例所示的状态机的示意图。

图5是根据本发明第一范例实施例所示的预读取的数据流示意图。

图6是根据本发明第一范例实施例所示的预读取的数据流示意图。

图7是根据本发明第一范例实施例所示的预读取的数据流示意图。

图8是根据本发明第一范例实施例所示的数据串分派与传送方法之中对应写入指令的流程图。

图9是根据本发明第一范例实施例所示的数据串分派与传送方法之中对应读取指令的流程图。

图10是根据本发明第二范例实施例所示的预读取的数据流示意图。

图11是根据本发明第二范例实施例所示的数据串分派与传送方法的流程图。

主要附图标记说明：

100：存储器储存装置；            102：连接器；

104：存储器控制器；              106：非易失性存储器模组；

108：智能卡芯片；                108a：接口；

1000：主机***；                 1102：微处理器；

1104：储存装置；                 1106：快取存储器；

1108：输入/输出装置；            1110：作业***；

1120：应用程序；                 202：存储器管理电路；

204：主机接口；                  206：存储器接口；

208：缓冲存储器；                254：电源管理电路；

256：错误检查与校正电路；        LBA(0)～LBA(N)：逻辑区块地址；

401：闲置状态；                  403：处理状态；

405：数据可用状态；

SS01、S503、S505、S507、S601、S603、S605、S607、S609、S701、S703、S705、

S707、S709、S711、S713、S715、S717、S719、S721：数据流；

S801、S803、S805、S807、S809、S811、S901、S903、S905、S907、S909、S911、

S913：数据串分派与传送的步骤；

S1001、S1003、S1005、S1007、S1009、S1011、S1013：数据流；

S1101、S1103、S1105、S1107、S1109、S1111、S1113、S1115：数据串分派与传送的步骤。

具体实施方式

[第一范例实施例]

图1是根据本发明第一范例实施例显示的主机***与存储器储存装置的概要方块图。

请参照图1，主机***1000包括微处理器1102、储存装置1104、快取存储器1106与输入/输出装置1108。当主机***1000开机时，微处理器1102会执行安装于储存装置1104中的作业***1110，以使主机***1000根据用户的操作而提供对应的功能。例如，在主机***1000为手机***，并且作业***1110为Symbian、Android或其他作业***的例子中，当主机***1000开机后，用户可通过输入/输出装置1108操作主机***1000以执行通讯、影音播放等功能。虽然在本范例实施例中，主机***1000是以手机***来作说明，然而，在本发明另一范例实施例中主机***1000也可以是电脑、数码相机、摄影机、音乐播放器或视频播放器等***。

存储器储存装置100是用以电性连接至主机***1000，以根据来自于主机***1000的作业***1110的指令执行数据的写入与读取。例如，在主机***1000为手机***的例子中，存储器储存装置100可为安全数码(SecureDigital，SD)卡、多媒体储存卡(Multi Media Card，MMC)、记忆棒(memorystick)、小型快闪(Compact Flash，CF)卡或嵌入式储存装置。嵌入式储存装置包括嵌入式多媒体卡(Embedded MMC，eMMC)。值得一提的是，嵌入式多媒体卡是直接电性连接于主机***的基板上。

存储器储存装置100包括连接器102、存储器控制器104与非易失性存储器模组106。

连接器102为符合SD标准的连接器。然而，必须了解的是，本发明不限于此，连接器102也可以是符合MS标准、MMC标准、CF标准、电气和电子工程师协会(Institute of Electrical and Electronic Engineers，IEEE)1394标准、外设部件互连标准(Peripheral Component Interconnect Express，PCI Express)标准、串行高级技术附件(Serial Advanced Technology Attachment，SATA)标准、通用串行总线(Universal Serial Bus，USB)标准、集成设备电路(IntegratedDevice Electronics，IDE)标准或其他标准的连接器。

存储器控制器104用以执行以硬件形式或韧体型式实作的多个逻辑门或控制指令，并且根据主机***1000的指令在非易失性存储器模组106中进行数据的写入、读取与擦除等运作。

非易失性存储器模组106是电性连接至存储器控制器104，并且用以储存主机***1000所写入的数据。非易失性存储器模组106包括多个实体区块。各实体区块分别具有多个实体页面，其中属于同一个实体区块的实体页面可被独立地写入且被同时地擦除。更详细来说，实体区块为擦除的最小单位。亦即，每一实体区块含有最小数目的一并被擦除的记忆胞。实体页面为程序化的最小单元。即，实体页面为写入数据的最小单元。然而，必须了解的是，在本发明另一范例实施例中，写入数据的最小单位也可以是扇区(Sector)或其他大小。

在本发明第一范例实施例的存储器管理方法中，存储器控制器104会将非易失性存储器模组106的实体区块逻辑地分组为数据区、备用区、***区与取代区，其中被分组为数据区与备用区的实体区块会轮替地来储存主机***1000所写入的数据，***区的实体区块是用以储存存储器储存装置100的***数据，而取代区的实体区块是用以取代数据区与备用区中的坏实体区块。此外，为了使主机***1000能够方便地对以轮替方式储存数据的实体区块进行存取，存储器控制器104会配置逻辑区块地址(如图3的逻辑区块地址LBA(0)～LBA(N))来映射所述多个实体区块，由此主机***1000能够直接地依据逻辑区块地址来进行数据的写入与读取。

在本范例实施例中，非易失性存储器模组106为可复写式非易失性存储器模组。例如，非易失性存储器模组106为多层记忆胞(Multi Level Cell，MLC)NAND闪存模组。然而，本发明不限于此，非易失性存储器模组106亦可是单层记忆胞(Single Level Cell，SLC)NAND闪存模组、其他闪存模组或其他具有相同特性的存储器模组。

在本发明第一范例实施例中，存储器储存装置100还包括智能卡芯片108。智能卡芯片108是通过接口108a电性连接至存储器控制器104，其中接口108a是专门用以与智能卡芯片108进行通讯的接口。

智能卡芯片108具有微处理器、安全模组、只读存储器(Read Only Memory，ROM)、随机存储器(Random Access Memory，RAM)、电可擦可编程只读存储器(Electrically Erasable Programmable Read-Only Memory，EEPROM)、震荡器等元件。微处理器用以控制智能卡芯片108的整体运作。安全模组用以对储存至智能卡芯片108中的数据进行加解密。震荡器用以产生智能卡芯片108运作时所需的时钟信号。随机存取存储器用以暂存运算的数据或韧体程序。电子擦除式可编程只读存储器用以储存用户数据。只读存储器用以储存智能卡芯片108的固体程序。具体来说，当智能卡芯片108运作时，智能卡芯片108的微处理器会执行只读存储器中的固体程序来执行相关运作。

特别是，智能卡芯片108的安全模组会执行一安全机制以防止欲窃取储存于智能卡芯片108中所储存的数据的攻击。例如，此攻击包括时间攻击(timing attack)、单一功耗分析攻击(single-power-analysis attack)或差分功耗分析(differential-power-analysis)。此外，智能卡芯片108所执行的安全机制是符合联邦信息处理标准(Federal Information Processing Standards，FIPS)140-2的第三等级或更高等级或者符合EMV EL的第三等级或更高等级。也就是说，智能卡芯片108是通过FIPS 140-2的第四级以上的认证或者通过EMV EL的第四级以上的认证。在此，FIPS是美国联邦政府制定给所有军事机构除外的政府机构及政府的承包商所使用的公开标准，其中FIPS 140-2制定了关于数据安全的等级。此外，EMV是国际金融业界对于智能卡与可使用芯片卡的销售点(point-of-sale，POS)终端机，以及银行机构所广泛设置的自动柜员机等所制定的专业交易与认证的标准规范。此规范是针对芯片***与现金卡的支付款***(Payment System)的相关软硬件所设置的标准。在本范例实施例中，通过智能卡芯片108的运作，存储器储存装置100可提供具有身份认证的服务，例如，小额付款服务、票证服务等。

图2是根据本发明第一范例实施例所示的存储器控制器的概要方块图。

请参照图2，存储器控制器104包括存储器管理电路202、主机接口204、存储器接口206与缓冲存储器208。

存储器管理电路202用以控制存储器控制器104的整体运作。具体来说，存储器管理电路202具有多个控制指令，并且在存储器储存装置100运作时，所述多个控制指令会被执行以根据第一范例实施例的数据串分派与传送方法以及存储器管理方法来管理非易失性存储器模组106。

在本范例实施例中，存储器管理电路202的控制指令是以韧体型式来实作。例如，存储器管理电路202具有微处理器单元(未图示)与只读存储器(未图示)，并且所述多个控制指令是被烧录至此只读存储器中。当存储器储存装置100运作时，所述多个控制指令会由微处理器单元来执行以完成根据本发明第一范例实施例的数据串分派与传送方法以及存储器管理方法。

在本发明另一范例实施例中，存储器管理电路202的控制指令也可以程序码形式储存于非易失性存储器模组106的特定区域(例如，存储器模组中专用于存放***数据的***区)中。此外，存储器管理电路202具有微处理器单元(未图示)、只读存储器(未图示)及随机存取存储器(未图示)。特别是，此只读存储器具有驱动码段，并且当存储器控制器104被致能时，微处理器单元会先执行此驱动码段来将储存于非易失性存储器模组106中的控制指令载入至存储器管理电路202的随机存取存储器中。之后，微处理器单元会运转所述多个控制指令以执行本发明第一范例实施例的数据串分派与传送方法以及存储器管理方法。此外，在本发明另一范例实施例中，存储器管理电路202的控制指令也可以一硬件形式来实作。

主机接口204是电性连接至存储器管理电路202并且用以接收与识别主机***1000所传送的指令与数据。也就是说，主机***1000所传送的指令与数据会通过主机接口204来传送至存储器管理电路202。在本范例实施例中，主机接口204为符合SD标准的接口。然而，必须了解的是本发明不限于此，主机接口204也可以是符合MS标准、MMC标准、CF标准、PATA标准、IEEE 1394标准、PCI Express标准、SATA标准、USB标准、IDE标准或其他标准的接口。

存储器接口206是电性连接至存储器管理电路202并且用以存取非易失性存储器模组106。也就是说，欲写入至非易失性存储器模组106的数据会经由存储器接口206转换为非易失性存储器模组106所能接受的格式。

缓冲存储器208是电性连接至存储器管理电路202并且用以暂存来自于主机***1000的数据与指令或来自于非易失性存储器模组106的数据。

在本发明一范例实施例中，存储器控制器104还包括电源管理电路254。电源管理电路254是电性连接至存储器管理电路202并且用以控制存储器储存装置100的电源。

在本发明一范例实施例中，存储器控制器104还包括错误检查与校正电路256。错误检查与校正电路256是电性连接至存储器管理电路202并且用以执行错误检查与校正程序以确保数据的正确性。具体来说，当存储器管理电路202从主机***1000中接收到写入指令时，错误检查与校正电路256会为对应此写入指令的数据产生对应的错误检查与校正码(Error Checking andCorrecting Code，ECC Code)，并且存储器管理电路202会将对应此写入指令的数据与对应的错误检查与校正码写入至非易失性存储器模组106中。之后，当存储器管理电路202从非易失性存储器模组106中读取数据时会同时读取此数据对应的错误检查与校正码，并且错误检查与校正电路256会依据此错误检查与校正码对所读取的数据执行错误检查与校正程序。

值得一提的是，智能卡芯片108是通过存储器储存装置100的连接器102接收来自于主机***1000的指令与数据与传送数据至主机***1000，而非直接通过智能卡接口(即，接口108a)与主机***1000通讯。基此，在本发明第一范例实施例中，应用程序1120会被安装在主机***1000中，以处理欲传送给智能卡芯片108的指令数据单元以及识别智能卡芯片108的响应数据单元。例如，在本范例实施例中，传送给智能卡芯片108的指令数据单元称为指令-应用程序协定数据单元(Command-Application Protocol Data Unit，C-APDU)并且来自于智能卡芯片108的响应数据单元称为响应-应用程序协定数据单元(Response-Application Protocol Data Unit，R-APDU)。特别是，存储器控制器104会根据第一范例实施例的数据串传送与分派方法来识别与传送智能卡芯片108的C-APDU与R-APDU。也就是说，当主机***1000对具有非易失性存储器模组106与智能卡芯片108的架构的存储器储存装置100进行操作时，存储器控制器104会配合应用程序1120的运作根据本发明第一范例实施例的数据串传送与分派方法来传送与分派欲下达给智能卡芯片108的C-APDU以正确地将属于C-APDU的数据串传送至智能卡芯片108并且将来自于智能卡芯片108的R-APDU正确地回传给主机***1000。

在本范例实施例中，应用程序1120会在存储器储存装置100储存一个或多个文件，并且将用以储存此一个或多个文件的逻辑区块地址的信息传送给存储器控制器104。例如，当应用程序1120下达在存储器储存装置100中储存文件RF的指令时，作业***1110会根据存储器储存装置100的文件***(未图示)使用部分的逻辑区块地址(例如，逻辑区块地址LBA(0)～LBA(K))来写入文件RF。在此，用以储存文件RF的逻辑区块地址的被称为特定逻辑区块地址(如图3的斜线所示)。

特别是，在本范例实施例中，任何针对智能卡芯片108的操作都是通过应用程序1120对文件RF进行存取来完成。也就是说，应用程序1120会通过对文件RF的写入指令将C-APDU传送至存储器储存装置100并且通过对文件RF的读取指令从存储器储存装置100中读取R-APDU。值得一提的是，在其他作业***中，应用程序1120亦可直接对对应文件RF的特定逻辑区块地址进行存取，来执行对智能卡芯片108的操作。

具体来说，存储器控制器104的存储器管理电路202会包括状态机(statemachine)并且根据主机***1000对智能卡芯片108的操作来更新此状态机的状态。此外，当应用程序1120对此文件RF进行存取时，存储器控制器104会根据此状态机的状态来判断是否将来自于主机***1000的数据串传送给智能卡芯片108或者将对应的响应讯息回传给主机***1000。

图4是根据本发明第一范例实施例所示的状态机的示意图。

请参照图4，在存储器储存装置100开始运作时，状态机会处于闲置(Idle)状态401。在闲置状态401期间，存储器控制器104会判断来自于主机***1000的写入指令是否为对应特定逻辑区块地址并且对应此写入指令的数据串(以下称为第一数据串)是否含有特定标记。具体来说，当应用程序1120传送C-APDU给存储器储存装置100时，应用程序1120会将特定标记与C-APDU封装为欲写入至文件RF的数据串并且作业***1110会向存储器储存装置100下达写入指令以将此数据串写入至特定逻辑区块地址。例如，此特定标记是记录在此数据串的标头中。基此，当存储器储存装置100从主机***1000中接收到写入指令与对应所述多个写入指令的数据串时，存储器管理电路202会识别出此写入指令是对应特定逻辑区块地址且对应此写入指令的数据串含有特定标记，由此将此数据串中的C-APDU传递给智能卡芯片108。

在存储器管理电路202传送C-APDU给智能卡芯片108之后，状态机会处于处理(In Progress)状态403。在处理状态403期间，存储器控制器104会等候来自于智能卡芯片108的R-APDU。也就是说，处理状态403表示存储器管理电路202尚未从智能卡芯片108中接收到R-APDU。倘若在处理状态期间应用程序1120下达对应读取文件RF的读取指令时，存储器管理电路202会回复预设数据串(以下称为第二数据串)给主机***1000。在本范例实施例中，存储器控制器104与应用程序1120皆会根据存取地址单位来传递智能卡芯片的指令数据单元。例如，在本范例实施例中，此存取地址单位为8位千字节(kilobyte，KB)，并且第二数据串会被设定为数据量为8KB且每一个位皆为0的数据串。特别是，当接收到第二数据串时，应用程序1120会识别R-APDU未被成功接收并且通过不断地轮询(pulling)来尝试从存储器储存装置100中接收R-APDU。

在接收到智能卡芯片108的R-APDU之后，状态机的状态会从处理状态403变为数据可用(Data Available)状态405。在数据可用状态405期间，存储器控制器104会等候主机***1000传送对应特定逻辑区块地址的读取指令。具体来说，存储器管理电路202会将从智能卡芯片108中接收到的R-APDU储存在缓冲存储器208中，并且当从主机***1000中接收到对应特定逻辑区块地址的读取指令时将所储存的R-APDU传送给主机***1000。特别是，在将所储存的R-APDU传送给主机***1000之后，状态机的状态会从数据可用状态405变回闲置状态401。由此，存储器控制器104可从主机***1000接收下一个C-APDU并且传递给智能卡芯片108。

在本发明范例实施例中，存储器储存装置100与主机***1000之间的数据传递会通过快取存储器1106。具体来说，当主机***1000从存储器储存装置100中读取数据时，主机***1000的作业***1110会以预读取(Prefetch)的方式来提升效能。例如，当主机***1000的应用程序1120从存储器储存装置100的逻辑区块地址LBA(0)开始读取数据量为8KB的数据时，主机***1000的作业***1110会从存储器储存装置100的逻辑区块地址LBA(0)开始读取数据量为64KB的数据并储存此数据于快取存储器1106中。基此，当下一个读取指令所欲读取的数据已储存于快取存储器1106中时，主机***1000的作业***1110将能够直接地从快取存储器1106中读取此数据，由此提升存取速度。

值得一提的是，为了避免主机***1000的作业***1110直接地从快取存储器1106中提供此数据给应用程序1120而影响智能卡芯片108的R-APDU的传递，在本范例实施例中，文件RF的大小会被设计大于快取存储器1106的大小。基此，当应用程序1120每次读取文件RF时，作业***1110都必须重新从存储器储存装置100中读取数据。

图5是根据本发明第一范例实施例所示的预读取的数据流示意图，其显示在作业***1110下达读取指令时存储器控制器104尚未从智能卡芯片108中取得R-APDU的范例。

请参照图5，应用程序1120会传送指示从特定逻辑区块地址LBA(0)开始读取数据量为8KB的数据的读取请求RR1给作业***1110(数据流S501)。

假设快取存储器1106未存有对应特定逻辑区块地址LBA(0)的数据，因此作业***1110会以预读取方式传送从特定逻辑区块地址开始读取数据量为64KB的数据的读取指令RC给存储器控制器104(数据流S503)。

由于此时存储器控制器104尚未从智能卡芯片108中取得R-APDU，因此存储器控制器104会将第二数据串DS2传送给主机***1000(数据流S505)。值得一提的是，由于第二数据串DS2的大小为8KB，因此为响应从特定逻辑区块地址LBA(0)开始读取数据量为64KB的数据的读取指令RC，存储器控制器104会在第二数据串DS2之后填入数据量为56KB的整垫位PB，然后再将包含第二数据串DS2与整垫位PB的数据串传送给主机***1000。基此，包含第二数据串DS2与整垫位PB的数据串会被储存在快取存储器1106中。

之后，作业***1110会将快取存储器1106中前面8KB的数据(即，第二数据串DS2)传送给应用程序1120(数据流S507)。

图6是根据本发明第一范例实施例所示的预读取的数据流示意图，其显示在作业***1110下达读取指令时存储器控制器104已从智能卡芯片108中取得R-APDU的范例。

请参照图6，在数据流S601中智能卡芯片108将R-APDU传送给存储器控制器104。

在数据流S603中应用程序1120传送指示从特定逻辑区块地址LBA(0)开始读取数据量为8KB的数据的读取请求RR1给作业***1110。

假设快取存储器1106未存有对应特定逻辑区块地址LBA(0)的数据，因此作业***1110会以预读取方式传送从特定逻辑区块地址开始读取数据量为64KB的数据的读取指令RC给存储器控制器104(数据流S605)。

由于此时存储器控制器104已从智能卡芯片108中取得R-APDU，因此存储器控制器104会将R-APDU传送给主机***1000(数据流S607)。值得一提的是，由于R-APDU的大小为8KB，因此为响应从特定逻辑区块地址LBA(0)开始读取数据量为64KB的数据的读取指令RC，存储器控制器104会在R-APDU之后填入数据量为56KB的整垫位PB，然后再将包含R-APDU与整垫位PB的数据串传送给主机***1000。基此，包含R-APDU与整垫位PB的数据串会被储存在快取存储器1106中。

之后，作业***1110会将快取存储器1106中前面8KB的数据(即，R-APDU)传送给应用程序1120(数据流S609)。

值得一提的是，尽管作业***1110大部分是以一个读取指令来读取预读取的数据。然而，在本发明范例实施例中，主机***1000的作业***1110有时会以多个读取指令来执行预读取运作。例如，当主机***1000的应用程序1120从存储器储存装置100的逻辑区块地址LBA(0)开始读取数据量为8KB的数据时，主机***1000的作业***1110会以两个读取指令来读取数据量为64KB的数据。例如，作业***1110会先下达一个读取指令从存储器储存装置100的逻辑区块地址LBA(0)开始读取数据量为0.5KB的数据，然后再下达另一个读取指令来读取后续的63.5KB的数据。

图7是根据本发明第一范例实施例所示的预读取的数据流示意图，其显示存储器控制器104于作业***1110以预读取方式运作读取数据期间从智能卡芯片108中接收到R-APDU的范例。

请参照图7，在数据流S701中应用程序1120传送指示从特定逻辑区块地址LBA(0)开始读取数据量为8KB的数据的读取请求RR1给作业***1110。

假设快取存储器1106未存有对应特定逻辑区块地址LBA(0)的数据，因此作业***1110会以预读取方式传送从特定逻辑区块地址开始读取数据量为64KB的数据的读取指令给存储器控制器104，其中在数据流S703中作业***1110会先以读取指令RC1读取前面0.5KB的数据。

由于此时存储器控制器104尚未从智能卡芯片108中取得R-APDU，因此存储器控制器104会将第二数据串DS2传送给主机***1000(数据流S705)。值得一提的是，由于第二数据串的大小为8KB，因此为响应从特定逻辑区块地址LBA(0)开始读取数据量为0.5KB的数据的读取指令RC1，存储器控制器104会仅传送第二数据串DS2之中前面0.5KB的数据给主机***1000。

在数据流S707中存储器控制器104从智能卡芯片108中接收到R-APDU。

之后，在数据流S709中作业***1110会再以读取指令RC2读取后续的63.5KB的数据。

由于此时存储器控制器104已从智能卡芯片108中取得R-APDU，因此存储器控制器104会将R-APDU传送给主机***1000(数据流S711)。值得一提的是，由于R-APDU的大小为8KB，因此为响应从特定逻辑区块地址LBA(0)开始读取数据量为63.SKB的数据的读取指令RC2，存储器控制器104会在R-APDU之后填入数据量为55.5KB的整垫位PB，然后再将包含R-APDU与整垫位PB的数据串传送给主机***1000。基此，包含部分第二数据串、R-APDU与整垫位PB的数据串会被储存在快取存储器1106中。

之后，作业***1110会将快取存储器1106中前面8KB的数据传送给应用程序1120(数据流S713)。

值得一提的是，由于快取存储器1106中前面8KB的数据之中前面0.5KB的数据为部分的第二数据串DS2并且后续7.5KB的数据为部分的R-APDU，因此应用程序1120将接收到不完整的R-APDU。特别是，依据图4所示，在存储器控制器104的存储器管理电路202传送R-APDU给主机***1000之后，状态机的状态会变为闲置状态，由此表示已完成传递应用程序1120所传送的C-APDU及智能卡芯片108所响应的R-APDU。然而，此时应用程序1120会通过错误侦测技术而识别所接收的R-APDU不完整而再次发送读取R-APDU的请求。

为了处理上述的错误传递，在本发明范例实施例中，在将所储存的R-APDU传送给主机***1000之后，存储器管理电路202不会立即地清除储存在缓冲存储器208中的R-APDU。例如，存储器管理电路202会在接收到下一个C-APDU时，才将所储存的R-APDU清除。此外，在闲置状态401期间，当存储器储存装置100从主机***1000中接收到对应特定逻辑区块地址的读取指令时，存储器管理电路202会再次将储存在缓冲存储器208中的R-APDU传送给主机***1000。

请再参照图7，在数据流S715中应用程序1120会再次传送指示从特定逻辑区块地址LBA(0)开始读取数据量为8KB的数据的读取请求RR2给作业***1110。在数据流S717中作业***1110会以读取指令RC3来读取数据量为64KB的数据。

由于R-APDU已储存于存储器控制器104的缓冲存储器208中，因此存储器控制器104会将R-APDU与数据量为56KB的整垫位PB传送给主机***1000(数据流S719)。

之后，作业***1110会将快取存储器1106中前面8KB的数据传送给应用程序1120(数据流S721)。基此，当作业***1110后续再以一个读取指令来执行预读取运作时，应用程序1120就可取得正确的R-APDU。

图8是根据本发明第一范例实施例所示的数据串分派与传送方法的流程图，其显示接收到写入指令的处理步骤。

请参照图8，在步骤S801中，存储器控制器104的存储器管理电路202会从主机***1000中接收写入指令与对应此写入指令的第一数据串。

在步骤S803中，存储器管理电路202会判断对应此写入指令的逻辑区块地址是否属于特定逻辑区块地址。

倘若对应此写入指令的逻辑区块地址不属于特定逻辑区块地址时，则在步骤S805中存储器管理电路202会依据此写入指令将第一数据串写入至非易失性存储器模组106中。倘若对应此写入指令的逻辑区块地址属于特定逻辑区块地址时，则在步骤S807中存储器管理电路202会判断第一数据串是否包含特定标记。

倘若第一数据串包含特定标记时，则在步骤S809中存储器管理电路202会将第一数据串中的C-APDU(即，第一数据串中不包含特定标记的部分)传送给智能卡芯片108，并且在步骤S811中存储器管理电路202会清除储存于缓冲存储器208中的R-APDU。特别是，此时，状态机会从闲置状态401变为处理状态403。倘若在步骤S807中判断第一数据串未包含特定标记时，则图8的流程会被结束。

图9是根据本发明第一范例实施例所示的数据串分派与传送方法的流程图，其显示接收到读取指令的处理步骤。

请参照图9，在步骤S901中，存储器控制器104的存储器管理电路202会从主机***1000中接收读取指令。

在步骤S903中，存储器管理电路202会判断对应此读取指令的逻辑区块地址是否属于特定逻辑区块地址。

倘若对应此读取指令的逻辑区块地址不属于特定逻辑区块地址时，则在步骤S905中存储器管理电路202会依据此读取指令从非易失性存储器模组106中读取数据(以下称为第三数据串)并且将第三数据串传送给主机***1000。倘若对应此读取指令的逻辑区块地址属于特定逻辑区块地址时，则在步骤S907中存储器管理电路202会判断状态机是否处于数据可用状态405或闲置状态401。

倘若状态机非处于数据可用状态405或闲置状态401时，在步骤S909中存储器管理电路202会将第二数据串传送给主机***1000。

倘若状态机处于数据可用状态405或闲置状态401时，在步骤S911中存储器管理电路202会判断在缓冲存储器208中是否存有R-APDU。

倘若在缓冲存储器208中未存有R-APDU时，步骤S909会被执行。倘若在缓冲存储器208中存有R-APDU时，则在步骤S913中存储器管理电路202会将R-APDU传送给主机***1000。传送第二数据串与R-APDU的方式已配合图5、6与7描述如上，在此不重复描述。

[第二范例实施例]

本发明第二范例实施例的存储器储存装置与主机***本质上是相同于第一范例实施例的存储器储存装置与主机***，其中差异在于第二范例实施例的存储器控制器使用不同的方法来分派与传送智能卡芯片的R-APDU。以下将使用图1～图3的装置结构来描述第二范例实施例。

在第二范例实施例中，当来自于主机***1000的读取指令所对应的逻辑区块地址属于特定逻辑区块地址时，存储器控制器104会判断此读取指令所对应的逻辑区块地址是否为上述存取地址单位的倍数。并且，当来自于主机***1000的读取指令所对应的逻辑区块地址非为存取地址单位的倍数时，存储器控制器104会识别主机***1000是以多个读取指令来执行预读取。基此，存储器控制器104会将R-APDU分段来传送给主机***1000。

图10是根据本发明第二范例实施例所示的预读取的数据流示意图，其显示在作业***1110下达读取指令时存储器控制器104已从智能卡芯片108中取得R-APDU的范例。

请参照图10，在数据流S1001中智能卡芯片108将R-APDU传送给存储器控制器104。

在数据流S1003中应用程序1120传送指示从特定逻辑区块地址LBA(0)开始读取数据量为8KB的数据的读取请求RR1给作业***1110。

假设快取存储器1106未存有对应特定逻辑区块地址LBA(0)的数据，因此作业***1110会以预读取方式传送从特定逻辑区块地址开始读取数据量为64KB的数据的读取指令给存储器控制器104，其中在数据流S1005中作业***1110会先以读取指令RC1读取前面0.5KB的数据。

由于此时R-APDU已储存于缓冲存储器208中，因此存储器控制器104会将R-APDU之中前面0.5KB的数据传送给主机***1000(数据流S1007)。

之后，在数据流S1009中作业***1110会再以读取指令RC2读取后续的63.5KB的数据。

此时存储器控制器104会识别读取指令RC2的逻辑区块地址非为存取地址单位的倍数，基此，存储器控制器104会将R-APDU之中后续7.5KB的数据传送给主机***1000(数据流S1011)。类似地，存储器控制器104会在R-APDU之后填入数据量为56KB的整垫位PB，以响应读取63.5KB的读取指令RC2。

之后，作业***1110会将快取存储器1106中前面8KB的数据(即，R-APDU)传送给应用程序1120(数据流S1013)。

基此，在第二范例实施例中，存储器控制器104能够根据读取指令所对应的逻辑区块地址将快取存储器1106之中对应R-APDU的部分传送给主机***1000，由此防止当作业***1110使用多个读取指令来执行预读取运作时而使应用程序1120无法接收到正确的R-APDU的问题。

图11是根据本发明第二范例实施例所示的数据串分派与传送方法的流程图，其显示接收到读取指令的处理步骤。

请参照图11，在步骤S1101中，存储器控制器104的存储器管理电路202会从主机***1000中接收读取指令。

在步骤S1103中，存储器管理电路202会判断对应此读取指令的逻辑区块地址是否属于特定逻辑区块地址。

倘若对应此读取指令的逻辑区块地址不属于特定逻辑区块地址时，则在步骤S1105中存储器管理电路202会依据此读取指令从非易失性存储器模组106中读取数据(以下称为第三数据串)并且将第三数据串传送给主机***1000。倘若对应此读取指令的逻辑区块地址属于特定逻辑区块地址时，则在步骤S1107中存储器管理电路202会判断在缓冲存储器208中是否存有R-APDU。

倘若在缓冲存储器208中未存有R-APDU时，在步骤S1109中存储器管理电路202会将第二数据串传送给主机***1000。倘若缓冲存储器208中存有R-APDU时，在步骤S1111中存储器管理电路202会判断对应此读取指令的逻辑区块地址是否对应存取地址单位(即，对应此读取指令的逻辑区块地址是否为存取地址单位的倍数)。

倘若对应此读取指令的逻辑区块地址对应存取地址时，在步骤S1113中存储器管理电路202会依据对应读取指令的数据读取量将至少部分的R-APDU传送给主机***1000并且记录已传送的部分。

倘若对应此读取指令的逻辑区块地址未对应存取地址单位时，在步骤S1115中存储器管理电路202会依据前次已传送的部分以及对应此读取指令的数据读取量连续地将其他部分的R-APDU传送给主机***1000并且记录所传送的部分。值得一提的是，在第二范例实施例中，在完整的R-APDU都已传送给主机***1000后，状态机的状态才会从数据可用状态变为闲置状态。

综上所述，本发明范例实施例的数据串分派与传送方法是将智能卡芯片的响应数据单元储存于缓冲存储器中。此外，在状态机处于闲置状态下接收到读取响应数据单元的指令时，本发明范例实施例的数据串分派与传送方法将储存于缓冲存储器中的响应数据单元来传递给主机***，由此允许主机***重复的读取响应数据单元。此外，本发明范例实施例的数据串分派与传送方法会根据读取响应数据单元之读取指令的逻辑区块地址来识别主机***的分段读取行为，由此将响应数据单元之中对应的部分传送给主机***。

虽然本发明以实施例揭示如上，但其并非用以限定本发明，任何所属技术领域技术人员，在不脱离本发明的精神和范围内，可作任意改动或等同替换，故本发明的保护范围应当以本申请权利要求所界定的范围为准。

Claims (18)

1.一种数据串分派与传送方法，用于具有一非易失性存储器模组与一智能卡芯片的一存储器储存装置，该数据串分派与传送方法包括：

为该非易失性存储器模组配置多个逻辑区块地址，其中所述多个逻辑区块地址之中的多个特定逻辑区块地址被用以储存一特定文件；

从该智能卡芯片中接收一响应-应用程序协定数据单元，并且在一缓冲存储器中储存该响应-应用程序协定数据单元；

从一主机***中接收一读取指令；

判断对应该读取指令的一逻辑区块地址是否属于所述多个特定逻辑区块地址的其中之一并且判断该缓冲存储器中是否存有该响应-应用程序协定数据单元；以及

当对应该读取指令的该逻辑区块地址属于所述多个特定逻辑区块地址的其中之一且该缓冲存储器中存有该响应-应用程序协定数据单元时，传送储存于该缓冲存储器中的该响应-应用程序协定数据单元给该主机***。

2.根据权利要求1所述的数据串分派与传送方法，还包括：

当对应该读取指令的该逻辑区块地址属于所述多个特定逻辑区块地址的其中之一且该缓冲存储器中未存有该响应-应用程序协定数据单元时，传送一第二数据串给该主机***，其中该第二数据串的每个位皆为零。

3.根据权利要求1所述的数据串分派与传送方法，还包括：

当对应该读取指令的该逻辑区块地址不属于所述多个特定逻辑区块地址的其中之一时，根据对应该读取指令的该逻辑区块地址从该非易失性存储器模组中读取对应该读取指令的一第三数据串并且将对应该读取指令的该第三数据串传送给该主机***。

4.根据权利要求1所述的数据串分派与传送方法，还包括：

从该主机***中接收一写入指令与对应该写入指令的一第一数据串；

判断该第一数据串是否含有一特定标记；以及

当该第一数据串含有该特定标记，则将该第一数据串之中的一指令数据单元传送至该智能卡芯片并且清除储存于该缓冲存储器中的该响应-应用程序协定数据单元。

5.根据权利要求4所述的数据串分派与传送方法，还包括：

当该第一数据串不含有该特定标记时，则根据对应该写入指令的一逻辑区块地址将该第一数据串写入至该非易失性存储器模组中。

6.一种数据串分派与传送方法，用于具有一非易失性存储器模组与一智能卡芯片的一存储器储存装置，该数据串分派与传送方法包括：

为该非易失性存储器模组配置多个逻辑区块地址，其中所述多个逻辑区块地址之中的多个特定逻辑区块地址被用以储存一特定文件；

从该智能卡芯片中接收一响应-应用程序协定数据单元，并且在一缓冲存储器中储存该响应-应用程序协定数据单元；

从一主机***中接收一读取指令；

判断对应该读取指令的一逻辑区块地址是否属于所述多个特定逻辑区块地址的其中之一并且判断该缓冲存储器中是否储存有该响应-应用程序协定数据单元；

当对应该读取指令的该逻辑区块地址属于所述多个特定逻辑区块地址的其中之一且该缓冲存储器中存有该响应-应用程序协定数据单元时，判断对应该读取指令的该逻辑区块地址是否对应一存取地址单位；以及

当对应该读取指令的该逻辑区块地址对应该存取地址单位时，传送储存于该缓冲存储器中的该响应-应用程序协定数据单元的至少一部分给该主机***。

7.根据权利要求6所述的数据串分派与传送方法，还包括：

当对应该读取指令的该逻辑区块地址未对应该存取地址单位时，传送该缓冲存储器中的该响应-应用程序协定数据单元的其中一部分给该主机***。

8.根据权利要求6所述的数据串分派与传送方法，还包括：

当对应该读取指令的该逻辑区块地址属于所述多个特定逻辑区块地址的其中之一且该缓冲存储器中未存有该响应-应用程序协定数据单元时，传送一第二数据串给该主机***，其中该第二数据串的每个位皆为零。

9.根据权利要求6所述的数据串分派与传送方法，还包括：

当对应该读取指令的该逻辑区块地址不属于所述多个特定逻辑区块地址的其中之一时，根据对应该读取指令的该逻辑区块地址从该非易失性存储器模组中读取对应该读取指令的一第三数据串并且将对应该读取指令的该第三数据串传送给该主机***。

10.根据权利要求6所述的数据串分派与传送方法，还包括：

从该主机***中接收一写入指令与对应该写入指令的一第一数据串；

判断该第一数据串是否含有一特定标记；以及

倘若该数据串含有该特定标记，则将该第一数据串之中的一指令数据单元传送至该智能卡芯片并且清除储存于该缓冲存储器中的该响应-应用程序协定数据单元。

11.根据权利要求10所述的数据串分派与传送方法，还包括：

当该第一数据串不含有该特定标记时，则依据对应该写入指令的一逻辑区块地址将该第一数据串写入至该非易失性存储器模组中。

12.一种数据串分派与传送***，用于具有一非易失性存储器模组与一智能卡芯片的一存储器储存装置，该数据串分派与传送***包括：

一第一模块，用以为该非易失性存储器模组配置多个逻辑区块地址，其中所述多个逻辑区块地址之中的多个特定逻辑区块地址被用以储存一特定文件；

一第二模块，用以从该智能卡芯片中接收一响应-应用程序协定数据单元，并且在一缓冲存储器中储存该响应-应用程序协定数据单元；

一第三模块，用以从一主机***接收一读取指令；

一第四模块，用以判断对应该读取指令的一逻辑区块地址是否属于所述多个特定逻辑区块地址的其中之一并且判断该缓冲存储器中是否存有该响应-应用程序协定数据单元；

一第五模块，用以当对应该读取指令的该逻辑区块地址属于所述多个特定逻辑区块地址的其中之一且该缓冲存储器中存有该响应-应用程序协定数据单元时，判断对应该读取指令的该逻辑区块地址是否对应一存取地址单位；以及

一第六模块，用以当对应该读取指令的该逻辑区块地址对应该存取地址单位时，传送储存于该缓冲存储器中的该响应数据单元的至少一部分给该主机***。

13.根据权利要求12所述的数据串分派与传送***，还包括：

一第七模块，用以当对应该读取指令的该逻辑区块地址未对应该存取地址单位时，传送储存于该缓冲存储器中的该响应数据单元的其中一部分给该主机***。

14.根据权利要求12所述的数据串分派与传送***，还包括：

一第八模块，用以当对应该读取指令的该逻辑区块地址属于所述多个特定逻辑区块地址的其中之一且该缓冲存储器中未存有该响应-应用程序协定数据单元时，传送一第二数据串给该主机***，其中该第二数据串的每个位皆为零。

15.根据权利要求12所述的数据串分派与传送***，还包括：

一第九模块，用以当对应该读取指令的该逻辑区块地址不属于所述多个特定逻辑区块地址的其中之一时，根据对应该读取指令的该逻辑区块地址从该非易失性存储器模组中读取对应该读取指令的一第三数据串并且将对应该读取指令的该第三数据串传送给该主机***。

16.根据权利要求12所述的数据串分派与传送***，还包括：

一第十模块，用以从该主机***接收一写入指令与对应该写入指令的一第一数据串；

一第十一模块，用以判断该第一数据串是否含有一特定标记；以及

一第十二模块，用以倘若该数据串含有该特定标记，则将该第一数据串之中的一指令数据单元传送至该智能卡芯片并且清除储存于该缓冲存储器中的该响应-应用程序协定数据单元。

17.根据权利要求16所述的数据串分派与传送***，还包括：

一第十三模块，用以当该第一数据串不含有该特定标记时，依据对应该写入指令的一逻辑区块地址将该第一数据串写入至该非易失性存储器模组中。

18.一种数据串分派与传送***，用于具有一非易失性存储器模组与一智能卡芯片的一存储器储存装置，该数据串分派与传送***包括：

一第一模块，用以为该非易失性记体模组配置多个逻辑区块地址，其中所述多个逻辑区块地址之中的多个特定逻辑区块地址被用以储存一特定文件；

一第二模块，用以从该智能卡芯片中接收一响应-应用程序协定数据单元，并且在一缓冲存储器中储存该响应-应用程序协定数据单元；

一第三模块，用以从一主机***中接收一读取指令；

一第四模块，用以判断对应该读取指令的一逻辑区块地址是否属于所述多个特定逻辑区块地址的其中之一并且判断该缓冲存储器中是否存有该响应-应用程序协定数据单元；以及

一第五模块，用以当对应该读取指令的该逻辑区块地址属于所述多个特定逻辑区块地址的其中之一且该缓冲存储器中存有该响应-应用程序协定数据单元时，传送储存于该缓冲存储器中的该响应-应用程序协定数据单元给该主机***。

Images