CN102369665B - 频率合成器 - Google Patents
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Abstract
一种用于无线电收发机的低功率频率合成器电路(30)，合成器电路包括：数字受控振荡器(33)，配置为产生具有频率的输出信号(F0)，通过输入数字控制字(DCW)控制频率；连接在数字受控振荡器的输出和输入之间的反馈环(35‑38)，配置为向数字受控振荡器的输入提供数字控制字，数字控制字来自从输入频率控制字(FCW)和输出信号中获得的误差；以及与数字受控振荡器和反馈环连接的占空比模块(32)，配置为产生多个控制信号，以在输入参考时钟信号(RefClock)的设定部分时钟周期，周期性地使能和禁用数字受控振荡器。
Description
技术领域
本发明涉及用作诸如在超低功率(ULP)的基于脉冲的无线电收发机中的频率合成器的数字锁相环电路。
背景技术
下变换RF接收机的体系结构需要频率合成器以在信道滤波可以用低通(low-Q)滤波器实现的地方将所接收的RF信号转换为更低的频率。频率合成器也可以用于将基带信息上变换到无线通信中的RF频率。RF收发机中的合成器必须能够提供在所期望的工艺电压温度(PVT)变化的范围内的具有非常高的绝对精度的净(即低噪声)频率信号，并且通常是收发机中高功耗的模块。
在基于脉冲无线电(IR)的收发机中，尤其在低数据速率的超低功率(ULP)无线电的上下文中，所发射的信号包括具有高RF中心频率和固定脉冲重复频率(PRF)的短持续时间脉冲序列。通过改变脉冲的相位、幅度、频率或位置来将数据编码，分别实现相移键控(PSK)、通断键控(OOK)和频移键控(FSK)或脉冲位置调制(PPM)[5]的公知的调制方案。主要通过占空比***(即，对于大部分的使用时间，使***进入“睡眠模式”)来获得在接收和发射模式中所使用能量的减少。
根据在突发模式中产生的PRF，并且与按照开环模式操作并且周期校准的数字受控振荡器(DCO)产生的输入脉冲同步，在典型接收机信号路径中的电路，如低噪声放大器(LNA)、混频器和IF放大器，可以占空比操作。典型地，在发射机侧使用校准脉冲产生器来上变换基带信息，这避免了使用高功耗的振荡器。在接收机侧，为了在超低功率下操作，将占空下变换的体系结构与突发模式和周期性校准的自由运行的DCO相结合。
通过在脉冲级使所有的收发机模块占空比操作，即，通过在所发射和所接收的脉冲之间停止包括频率产生***的全部无线电，可以实现高能效的***。
高频率合成器通常是无线传感器网络(WSN)[3]中最高功耗的模块。它们必须是精确的，并且已经付出了相当大的努力来实现足够精度的低功率PLL。
在下面的参考文献[3]和[4]中，自由运行的数字受控振荡器(DCO)被周期性地校准。虽然固有的降低的复杂性使得上述体系结构尤其节能，但是在随后校准步骤之间的温度和电压变化的相关联的敏感性使得在大多数应用中使用自由运行的DCO(即，没有中心频率的闭环调节)不实际。实际上，温度和电压供给的变化不是可预知的，并且会引起不能容忍的所产生频率的较大漂移(drift)。而且，所产生频率的精度限于较小的百分比。
提高所产生RF频率稳定性和精度的传统方法是以锁相环电路(PLL)的形式在反馈环中嵌入DCO。在以下引用的参考文献[1]和[2]中公开了已知的配置。输出频率是较低参考频率的倍乘版本，该较低参考频率通常对PVT的变化是不敏感的。例如，参考文献[2]公开了数字受控振荡器，设计为在比10-40MHz的晶体振荡器参考频率高，大约在2.4GHz大小的频率量级操作。
常规PLL可以获得百万分之几(ppm)的精度，但是其通常被设计为满足严格的相位噪声和谱纯度需求。这导致了高功率消耗，不适合用于诸如WSN节点之类的ULP应用。
全数字式锁相环电路(ADPLL)10与以下参考文献[1]描述的全数字式锁相环电路相似。在图2中示出了电路10的相关联DCO和参考相位信号。通过对输出频率F0的上升时钟跃迁的数量计数来确定DCO相位信号PDCO。通过在频率参考时钟(RefClock)的每个上升沿累加频率命令字(FCW)来获得参考相位PREF[k]。通过同步算术相位检测器11从参考相位PREF[k]中减去采样DCO相位信号PDCO[k]。因此，所获得的数字相位误差φe由数字环滤波器12调整，数字环滤波器12向DCO13提供数字控制字(DCW)。
在倾向于减少参考相位信号PREF[k]和DCO相位信号PDCO[k]之间的相位差的趋势下，DCO控制字DCW改变DCO的频率输出F0。
因为RefClock一般是恒定频率(因为它典型地从稳定晶体振荡器中获得)，所以参考相位信号PREF[k]是线性时间函数，并且它的斜率FCW·RefClock与所需频率相对应。
当PLL锁定时，在PREF[k]和PDCO[k]之间的相位中的误差和因此的频率中的误差平均起来是零；输出频率是稳定参考频率的倍乘版本。这种类型的配置的缺点是DCO和计数器14的高功率需求。因为这些组件总是有源的，所以这种类型的频率合成器一般不适合于功率消耗最小化的ULP应用。
在特征是低活动性的WSN节点，PLL可以占空比操作以节电。这建议PLL应该在“突发模式”下操作，在突发模式中产生的信号的短脉冲串(burst)被节能的长空闲周期隔开。如参考文献[5]所公开的一样，虽然突发模式的PLL没有常规PLL精确，但是可实现的频率精度可以轻松满足WSN应用的需求。而且，与自由运行的振荡器相比，由于PLL闭环的本质，它更不易于频率漂移。
但是，突发模式PLL的问题在于：在活跃和空闲周期之间的过渡期间，需要特定的体系结构来保证稳定性，以及需要快速启动电路来避免额外的功率消耗。
发明内容
本发明的目的在于提供用于超低功率RF收发机的频率合成器，该超低功率RF收发机能够在突发模式下操作，同时保持较低的频率误差。
根据本发明，提供了用于无线电收发机的低功率频率合成器电路，合成器电路包括：
-数字受控振荡器，配置为产生具有频率的输出信号，通过输入数字控制字控制频率；
-连接在数字受控振荡器的输出和输入之间的反馈环，配置为向数字受控振荡器的输入提供数字控制字，数字控制字来自从输入频率控制字和输出信号中获得的误差；以及
-与数字受控振荡器和反馈环连接的占空比模块，配置为产生多个控制信号，以在输入参考时钟信号的设定部分时钟周期，周期性地使能和禁用数字受控振荡器。
本发明旨在利用数字锁相环通过PLL的占空比操作来降低频率合成器的功率消耗，同时不管PVT的变化如何都保持输出频率的精确限定。
可选地，反馈环配置为响应于多个控制信号中的一个信号，存储数字控制字；以及随后使能数字受控振荡器时，使用所存储的数字控制字来控制数字受控振荡器。存储脉冲间的数字控制字的优点在于：将数字受控振荡器操持在校准状态；当随后使能数字受控振荡器时，减少了调节的需求；以及因此减少了振荡器的启动周期。
可选地，占空比模块包括有限状态机(FSM)或者以有限状态机的形式，有限状态机配置为产生参考时钟信号驱动的多个控制信号。有限状态机可以配置为产生设定系列的时间信号，用于控制定时禁用信号的不同部分，定时禁用信号将对每个部分的操作保持在最少时间，进而使功率需求最小化。
可选地，数字受控振荡器包括：流控环形振荡器(current-controlled ringoscillator)和数模转换器。数模转换器配置为接收数字控制字，向环形振荡器提供电流。该电流确定输出频率信号的频率。与LC振荡器相比，环形振荡器启动较快，由于需要振荡器足够快地启动以使输出信号在每个脉冲的起始处相当稳定，因此环形振荡器是优选的。
典型地，环形振荡器包括按照闭环配置的多个延迟级，振荡器的输出频率可以通过施加到每个延迟级的互补输入电压来控制。
典型地，环形振荡器还包括一对电容器，被布置为：当禁用数字受控振荡器时，存储互补输入电压。在先前的脉冲仍然存储在电容器中的期间，一旦施加电压，数字受控振荡器就减少振动器的启动周期。
优选地，数字受控振荡器的数模转换器包括R/2R电阻器网络。
可选地，占空比模块配置为提供控制信号，以在使能DCO之前一个或多个参考时钟周期，使用所存储的数字控制字在预定阶段使能数字受控振荡器。在这个预定阶段，可以根据产生信号之前的频率控制字输入调节互补输入电压，进而改善输出信号的频率精度，同时保持振荡器最少操作以节电。
占空比模块可以配置为根据输入数据信号调制由数字受控振荡器产生的连续脉冲的瞬间位置(temporal position)。这种脉冲位置调制(PPM)方案可以允许使用一种简单的方法对合成器输出上的数据进行编码，尤其在不需要高比特率的情况下使用。
典型地，反馈环包括计数器模块和相差模块。计数器模块配置为当使能数字受控振荡器时，对来自数字受控振荡器的输出信号的周期计数；以及向相差模块提供输出相位信号。相差模块配置为接收输入频率以确定数字控制字。
占空比模块可以配置为当使用多个控制信号之一使能数字受控振荡器时，重置计数器。
反馈环可以包括第一反馈环，配置为提供数字控制字的第一部分以粗略控制数字受控振荡器的输出频率；第二反馈环，配置为提供数字控制字的第二部分以精细控制数字受控振荡器的输出频率。使用第二反馈环精细频率控制允许细调以使DCO输出的最后上升沿和参考时钟沿对准，减少总误差并提高精度。
可选地，第一和第二反馈环包括累加器模块，配置为提供数字控制字的各个部分，并且当禁用数字受控振荡器时存储数字控制字的部分。因此，每个累加器维持振荡器的脉冲之间的校准状态，阻止振荡器漂移偏离与设定频率之间的对准。
第一反馈环可以配置为控制数字受控振荡器的输出频率信号在参考时钟信号的连续跃迁之间的周期的数量；而第二反馈环配置为使数字受控振荡器输出频率信号的跃迁与参考时钟信号中相应的跃迁之间的时间差最小。
每个反馈环可以包括累加器模块，配置为提供数字控制字的各个部分，以及当禁用数字受控振荡器时，存储数字控制字的部分。
第一反馈环可以配置为仅当连续的参考时钟信号跃迁之间的输出频率信号的周期数量与由频率控制字指示的周期数量相差一个或多个周期时，改变数字控制字中更高有效的相应部分。这可以通过在第一反馈环中的求和模块的传输特性中设置死区(deadband)来实现，例如，以下面的形式：求和模块的输出误差信号与频率控制字和参考时钟信号连续跃迁之间的输出频率信号的周期数量之间的差之间的关系中的水平死区。
改变数字控制字中更高有效的相应部分的一个或多个位以使输出频率信号的跃迁与参考时钟信号的相应的跃迁之间的时间差最小化。这可以通过在第二反馈环中的求和模块的传输特性中设置死区(deadband)来实现，例如，以下面的形式：求和模块的输出误差信号与频率控制字和参考时钟信号连续跃迁之间的输出频率信号的周期数量之间的差的关系中的垂直死区。
优选地，占空比模块配置为向数字受控振荡器提供多个控制信号之一，促使在预置阶段使能数字受控振荡器以在使能数字受控振荡器产生输出信号之前接收所存储的数字控制字。在提供输出信号之前为振荡器预置一个参考时钟周期，允许振荡器处于期望的频率，进而提高输出的总体精度。
优选地，本发明的频率合成器实现为集成电路中的模块，例如，在无线传感器网络中构成集成电路的一部分。
在锁相环的频率产生电路中施加占空比允许电路在比现有数字锁相环电路显著低的功率水平操作。这使得根据本发明的锁相环电路按照突发模式操作，进而实现超低功率频率合成器，并提供无线传感器网路应用的无线电收发机所需要的足够的频率精度。
根据本发明的数字锁相环电路的特别优点在于：提高了能效，并且对工艺电压温度(PVT)变化的敏感性较低。
本发明允许产生高精度中心频率的脉冲列(train)。这进而允许占空比模块调制脉冲列以直接将对传输到RF带宽的信息编码。
附图说明
现在以示例和参考附图的方式描述本发明，其中：
图1是相域全数字锁相环电路(ADPLL)的示意性框图；
图2示出了图1 PLL的DCO和参考相位信号；
图3示出了占空比ADPLL的示意性框图；
图4示出了用于图3占空比ADPLL的同步、DCO相位和参考相位信号；
图5a、5b和5c示出了示例占空比ADPLL***的a)DCO控制字、b)瞬间输出频率和c)输出电压信号随时间变化的函数；
图6是占空比ADPLL备选实施例的示意性框图；
图7示出了用于图6中占空比ADPLL的各种波形；
图8a和8b示出了图6占空比ADPLL的a)粗获取和b)细调；
图9a和9b示出了用于图6的占空比ADPLL的a)粗获取和b)细调的计数器和减法器块的传输特性；
图10是与占空比ADPLL一起使用的数字受控振荡器的示意性电路图；
图11a和11b示出了示例占空比ADPLL的测量输出，图11b示出了图11a中信号的放大视图；
图12示出了示例占空比ADPLL设定时间的测量；
图13示出了示例占空比ADPLL测量频率偏差随时间变化的函数；以及
图14示出了示例占空比ADPLL在单一脉冲串期间，来自DCO的输出的测量瞬间频率随时间变化的函数。
具体实施方式
本发明的目的是产生具有固定时间宽度和中心频率的脉冲列，中心频率被锁定为参考时钟频率(RefClock)，典型地是参考时钟频率的倍乘。图3描述了示例频率合成器30的示意性框图，包括相域全数字锁频环(ADFLL)31和作为占空比模块的有限状态机(FSM)32。ADFLL31中的所有块均是选通的以使产生两个连续IR脉冲之间的功率消耗最小化。采用适当的同步，反馈环的稳定性得以保持，并且DCO33的输出频率被锁定为稳定参考频率输入RefClock，具有低功率消耗。
一般来说，频率合成器电路30包括具有计数器模块35、36和相差模块34、37的反馈环31，计数器模块35、36配置为当使能数字受控振荡器33时，对来自数字受控振荡器33的输出信号的周期计数；以及向相差模块34、37提供输出相位信号PDCO[k]。相差模块配置为接收输入频率控制字FCW和输出相位信号PDCO[k]，以及提供误差信号输出φe以确定数字控制字DCW。
图4示出了占空比模块32提供的同步信号和与合成器30的操作相关联的相位信号。DCO33在参考时钟RefClock的N个时钟周期是使能或激活的；而在保持M-N个时钟周期期间是禁用和断开的，其中M是RefClock和脉冲重复频率PRF之间的比率。平均功率消耗与占空比因子成比例。
通过在每个RefClock信号43的上升沿累加频率命令字(FCW)来获取参考相位PREF[k](图4)。因为来自占空比模块32的同步信号DCOENABLE44选通了累加器34(图3)，所以参考相位PREF[k]是占空比锯齿信号41的形式(图4)。将累加器34的模数选为与N相等以将锯齿信号41的每个周期的初始相位固定为零。DCO相位信号PDCO45是输出频率F0。为了使初始DCO相位与初始参考相位对准，在通过来自占空比模块32的COUNTERRESET同步信号46激活DCO33之前，重置计数器35。在同步算术相位检测器37中将参考相位PREF[k]减去采样器36采样的DCO相位PDCO[k]42。通过例如FIR环滤波形式的数字环滤波器38，调整相位检测器37输出的数字相位误差φe，数字环滤波器38的输出向DCO33提供数字控制字(DCW)。
因为选通了相位检测器38和环滤波器38，所以在每个脉冲串最后采样的相位和环滤波器的存储器被用于为随后的脉冲串获取初始控制字。虽然在脉冲串之间***是关闭的，但是存储这个信息。因此，一般来说，ADFLL31的反馈环配置为响应于来自占空比模块的多个控制信号输出之一，存储数字控制字，以及当随后使能数字受控振荡器33时，使用所存储的数字控制字DCW控制数字受控振荡器33。
DCO控制字DCW朝着趋向于减少参考相位信号PREF[k]41和采样DCO相位信号PDCO[k]42之间的相差的方向改变DCO33的输出频率。
当PLL31锁定时，PREF[k]＝PDCO[k]；来自DCO31的输出包括具有中心频率的脉冲列，中心频率是RefClock参考频率的倍乘，参考频率通常对PVT变化不敏感。
在优选实施例中，仅在给定的比率的部分时间激活所有的块33-38。
图5a、5b和5c示出了特定实施例的仿真结果，其中RefClock和FCW分别被设置为20MHz和119。将占空比因子选为与非占空比ADPLL相比导致一个数量级幅度的节电。DCO控制字DCW51(图5a)随时间改变以将脉冲的中心频率固定在频率控制字指定的期望频率上。瞬间输出频率(图5b)设定为循环频率合成器33(图3)指定的频率，如图5c所示，瞬间输出频率是脉冲列的形式，该脉冲列的PRF由给出，中心频率等于2.38GHz。
根据本发明的频率合成器可以在发射机侧用作脉冲产生器。可以通过占空比模块32根据输入数据调制每个连续脉冲的瞬间位置以实现脉冲位置调制(PPM)。最终的信号已经在RF带宽中，并且上变换不需要额外高功耗本地频率产生器。因此，一般来说，占空比模块可以配置为根据输入数据信号调制数字受控振荡器产生的连续脉冲的瞬间位置。
图6示出了根据本发明的占空比PLL(DCPLL)频率合成器实施例的简化框图。合成器60的主环路包括DCO61、计数器62、累加器(ACC1)63a和一个数字减法器(S1)64。第二细调环路65包括第二累加器(ACC2)63b，可以用于改善DCO61的输出频率信号的精度。与输入参考信号产生器67相连的有限状态机(FSM)66以有效的方式控制两个环路，FSM66配置为提供三条控制信号输出线路：i)与DCO61相连的预置/启动/停止信号线，ii)与计数器62相连的计数/重置信号线，iii)与累加器63a、63b相连的DCO更新线。
根据示例实施例，图6中示出的DCO61包括流控环形振荡器和16位数模转换器(DAC)，其中7位用于粗频率获取，9位用于细调。
参考时钟信号产生器67产生参考时钟信号，参考时钟信号的频率REF为20MHz，其驱动FSM66。FSM66由此产生图7中所示时序图的各种控制信号。在这个特定实施例中，在每10个参考时钟信号周期中的一个周期使能PLL，即N＝1，M＝10。通过启动/停止信号周期性地开通和关断DCO61，而两个环路保证了DCO61的输出频率锁定于参考时钟信号REF。在M-1＝9个参考时钟周期的睡眠时间之后，DCO61是50ns。将计数器62产生的结果整数与期望的频率控制字(FCW)相比，并且最终误差信号更新存储在累加器中的DCW。因为在DCO停止之后的一个参考时钟周期计算误差，所以，计数器62可以实现为简单异步的基于D-EF的计数器。
当锁定时，两个参考沿之间的DCO输出上升沿的数量等于可编程FCW。当DCO占空比是时，它的输出频率F0是
F0＝FCW·REF (1)
概念上，单环路应该是足够的。但是，如图8a所示，在参考时钟脉冲FCW+1的DCO上升沿81可以相对于参考上升沿82延迟Δtcoarse。这会使最糟情况的频率误差等于REF。重要的是，如果与用于处理粗频率获取的主环路结合，附加环路65(图6)用于细调频率，可以获得明显更好的性能。DCO输出频率信号中较小的增长Δffine位于最后的DCO沿之前Δtfine的时间间隔(图8b)，表示如下：
其中，TDCO是DCO周期。在每个脉冲串产生之前，细调环路65使DCW增加最低有效字节(LSB)，进而在直到恰好领先于参考时钟沿82的脉冲(FCW+1)处的DCO沿为止，使DCO频率增加最小台阶Δffine。在这一点上，根据第(FCW+1)个DCO沿81是否领先于或落后于参考时钟沿82，细调环路使DCW增加或减少1个LSB。然后，频率逐个脉冲串地变化±Δffine，所以最后的DCO沿在参考时钟沿附近振荡。在主环路控制两个连续参考时钟沿之间出现的上升沿的数量的同时，细调环路65降低最后的DCO上升沿和参考时钟沿之间的延迟。如图8b所示，减少了总误差，提高了精度。
反馈环包括第一反馈环，配置为提供数字控制字的第一部分用于粗略控制数字受控振荡器61的输出频率；第二反馈环65，配置为提供数字控制字的第二部分用于精细控制数字受控振荡器61的输出频率。
以上双环路配置产生的频率中的量化误差与Δffine成比例。增加DCO的分辨率可以使这个误差最小化。但是，在低功率实现中，DCO相位噪声和总的可用功率限制了精度。在优选实施例中，将Δffine选为足够低以使得关于相位噪声的量化噪声忽略不计。
因为PLL按照突发模式操作，所以细调操作不需要高功耗的“二进制”(“bang-bang”)相位检测器，但是仅需要简单的逻辑电路。图9a和9b示出了用于粗获取环路(9a)和细调环路(图9b)的计数器和减法器的合并传输特性。在粗获取环路的传输特性中，当落入一个时钟周期的DCO沿的整数数量等于可编程FCW时，引入水平死区91以产生空误差信号。如上所述，为了实现细调环路的二进制操作，在它的传输特性中实现垂直死区92。
因此，一般来说，第一反馈环配置为控制数字受控振荡器的输出频率信号在连续的参考时钟信号的跃迁之间的周期数量；第二反馈环65配置为使数字受控振荡器的输出频率信号的跃迁与参考时钟信号的相应的跃迁之间的时间差最小。优选地，第一反馈环配置为仅当连续的参考时钟信号的跃迁之间的输出频率信号的周期数量与频率控制字指示的周期数量相差一个或多个周期时，改变数字控制字的更高有效的相应部分。优选地，第二反馈环配置为将数字控制字的更低有效的相应部分改变一个或多个位，以使输出频率信号的跃迁与参考时钟信号的相应的跃迁之间的时间差最小。
***处于获取模式或稳态跟踪模式。这样，可以获得更快的PLL校正时间和精确频率输出。通过带宽控制块68(图6)，可以修改细调环路65中的增益以获得自适应的带宽。
此处描述的示例DCPLL仅可以与快速启动的DCO一起工作，DCO的输出频率可以设定在单个的参考时钟周期内，在目前的情形下是在50ns以内。例如，如参考文献[6]中所公开的，环形振荡器比LC振荡器启动更快以到达稳定状态，其中，LC振荡器需要大约Q个周期，Q是LC谐振的品质因子。此外，例如，如参考文献[4]中所公开的，如果相位噪声不是主要需求，环形振荡器需要的功率比LC振荡器少。最后，因为DCO61将在大部分时间关断，所以它在空闲模式中的静态功率消耗应该是非常低的。例如，如图10所示，这些考虑促使了对环形振荡器的使用。环形振荡器100包括闭环的四个延迟级100a-d，由R/2R梯形(ladder)电流DAC输出限定的电流IDAC驱动。每个延迟级使用伪差分的体系结构。PMOS晶体管M1，M2，M3，M4和NMOS晶体管M5，M6，M7，M8栅极的互补电压Vp和Vn控制频率，Vp和Vn的值存储在两个大栅电容Cp和Cn上。
在占空比模块66的一个或多个控制信号的控制下(图6)，延迟级和来自数模转换器的输入电流是可开关的。在空闲状态期间，开关s1和s2分别与Vdd和地相连，而延迟线的最后一级101d通过开关s3和s4与第一级101a断开连接。因此，反相器102a-d的漏电流确定振荡器的功率消耗。断开开关s1和s2和闭合开关s3和s4，将延迟线配置为输出频率取决于控制电压Vp和Vn的振荡器。振荡器的大部分功率耗散归因于开关事件(即，与CV2成比例)。为了合成期望的频率，通过设定两个电压Vp和Vn的DAC电流源IDAC，将每级延迟调节为期望的RF周期的1/8。DCO启动延迟与参考周期相比必须很小。这需要Cp和Cn是大电容器，并且流经二极管M9和M11的电流足够大，以在较短的时间设定电压Vp和Vn。为了实现这个目的，在维持低功率的同时，在该预置阶段期间，使能开关S5，S6，S7和S8，并且所产生的电流IDAC设定电压Vp和Vn，优选地，该预置阶段在启动DCO之前启动一个参考时钟周期(如图7中的时序图所示)。当启动DCO时，所需电压已被预置为它们的正确值，因此，减轻了输出频率的变化。在所需脉冲期间，典型地在一个参考时钟期间，保持DCO运行，然后通过开关S1，S2，S3和S4关断，开关S1，S2，S3和S4一起将DCO再次配置为开环延迟线。打开开关S5，S6，S7和S8断开以将电荷存储在电容器Cp和Cn中，并且关断DAC以节电。因此，一般说来，占空比模块66配置为在使能来自合成器的输出频率信号之前的一个或多个参考时钟周期的预置阶段，提供控制信号以通过使用电路的反馈环存储的数字控制字来使能数字受控振荡器61。
已经在基线TSMC 65nm CMOS工艺中实现了以上概述的振荡器。可以将输出频率编程为200MHz到1.2GHz。图11a和11b示出了DCPLL输出，DCPLL输出包括1GHz处具有10％占空比的脉冲列，图11b示出了图11a中所示信号一部分的放大视图。在1.3V电源电压处的总电流消耗是200μA(DCO是100μA；电流DAC是60μA；计数器和PLL逻辑是40μA)。图12示出了测量的PLL设定时间。图12中曲线的每个点表示在单个脉冲串内的平均频率。在产生15个脉冲串或等价于7.5μs之后，输出频率将可编程频率设置在大约0.1％的误差之内。在所示出的条件下，通过将适当的DCW存储在累加器中来将初始频率设定为300MHz。在一次校准之后，将正确的DCW存储在两个累加器63a、63b(图6)中，以正确的条件启动DCPLL。DCPLL连续监测输出频率以跟踪任意的温度和电压变化。图13示出了在一次工艺校准之后的40个连续脉冲串期间，来自可编程频率的频率偏差(在目前的条件下是1GHz或FCW＝50)。每个点表示每个脉冲串内的平均频率，而两个粗线(即与平均频率之间的单个标准偏差的边界线)表示1σ错误。没有***的“二进制”频率跳跃证实了DCO相位噪声限制了所产生频率的精度。所仿真的开环DCO是7ps(rms)。在50个DCO周期之后，对于第(FCW+1)个沿而言，所累加的抖动是50ps，假定相对于参考时钟时间不确定性是0.1％。这是根据在图13中所观察到的所测量的0.1％的频率误差。可以明白：细调环路有效地改善了所获得的精度；仅采用主环路时，可以获得20MHz(2％)的误差。因为频率误差的标准偏差表示突发模式的频率合成器的重要参数，因为它取代了闭环PLL的相位噪声。
为了表征DCO性能的性能，测量它在脉冲串期间的瞬间DCO频率；在图14中示出测量的结果、以及插值频率(在两个连续采样上取移动平均(running average))和脉冲串期间的平均频率。DCO在大致正确的频率启动，并且使用几个DCO周期来设定。DCPLL对这些***的变化不敏感，但是它试图调节平均频率(如图14的虚线所示)。但是，由于预定的策略，所以将目标频率的偏差保持在较小的百分比内。
以上示例性实施例示出了全集成占空比频率合成器，其中，由于噪声量大约为0.1％(或者1σ)，所以频率倍乘不精确。这种按照突发模式操作的PLL可以用于产生对于WSN应用足够精确的高频信号，同时保持低功率，例如能量自主传感器节点所需的PLL。
因为以上描述的示例性PLL使用快速启动DCO，所以它可以在低占空比操作，结果产生了高能效的合成器。所建议的PLL可以配置为产生具有范围从几百MHz到多于1GHz的频率的信号，同时保持几百μW的功率消耗。
结果，本发明适合于基于脉冲的RF收发机，其中，总的功率消耗减少了与信号的占空比相等的份额，同时保持了对PVT变化的相对不敏感性。
根据本发明的频率合成器的应用包括所附权利要求限定的基于脉冲无线电调制方案的无线电发射机和/或接收机。
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Claims (10)
1.一种用于无线电收发机的低功率频率合成器电路，所述合成器电路包括：
-数字受控振荡器，配置为产生具有频率的输出信号，通过输入数字控制字控制频率；
-连接在数字受控振荡器的输出和输入之间的反馈环，配置为向数字受控振荡器的输入提供数字控制字，数字控制字来自从输入频率控制字和输出信号中获得的误差；以及
-与数字受控振荡器和反馈环连接的占空比模块，配置为产生多个控制信号，以在输入参考时钟信号的设定部分时钟周期，周期性地使能和禁用数字受控振荡器，
其中，反馈环包括计数器模块和相差模块，计数器模块配置为当使能数字受控振荡器时，对来自数字受控振荡器的输出信号的周期计数以及向相差模块提供输出相位信号；相差模块配置为接收输入频率控制字和输出相位信号，并提供误差信号输出以确定数字控制字，并且
其中，占空比模块配置为当使用所述多个控制信号之一使能数字受控振荡器时，重置计数器；
其中，反馈环配置为响应于所述多个控制信号中的一个信号，存储数字控制字；以及随后当使能数字受控振荡器时，使用所存储的数字控制字来控制数字受控振荡器。
2.如权利要求1的频率合成器电路，其中，占空比模块包括有限状态机，配置为产生参考时钟信号驱动的所述多个控制信号。
3.如权利要求2的频率合成器电路，其中，占空比模块配置为提供控制信号，以在使能来自合成器电路的输出频率信号之前一个或多个参考时钟周期，使用所存储的数字控制字在预定阶段使能数字受控振荡器。
4.如权利要求2的频率合成器电路，其中，占空比模块配置为根据输入数据信号调制数字受控振荡器产生的连续脉冲的瞬间位置。
5.如前述任一项权利要求的频率合成器电路，其中，反馈环包括第一反馈环，配置为提供数字控制字的第一部分以粗略控制数字受控振荡器的输出频率；第二反馈环，配置为提供数字控制字的第二部分以精细控制数字受控振荡器的输出频率。
6.如权利要求5的频率合成器电路，其中，第一反馈环配置为控制数字受控振荡器的输出频率信号在参考时钟信号的连续跃迁之间的周期的数量；第二反馈环配置为使数字受控振荡器的输出频率信号的跃迁与参考时钟信号中相应的跃迁之间的时间差最小。
7.如权利要求5的频率合成器电路，其中，第一反馈环和第二反馈环包括累加器模块，配置为提供数字控制字的各个部分，并且当禁用数字受控振荡器时存储数字控制字的相应部分。
8.如权利要求7的频率合成器电路，其中，第一反馈环配置为仅当连续的参考时钟信号跃迁之间的输出频率信号的周期数量与频率控制字所指示的周期数量之间相差一个或多个周期时，改变数字控制字的第一部分。
9.如权利要求8的频率合成器电路，其中，第二反馈环配置为将数字控制字的第二部分改变一个或多个位，以使输出频率信号的跃迁与参考时钟信号中相应的跃迁之间的时间差最小。
10.一种集成电路，包括前述任一项权利要求的频率合成器电路。
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