CN102364689A - 一种闪存器件的浮栅结构及其制备方法 - Google Patents
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Abstract
本发明提供一种闪存器件的浮栅结构及其制备方法,属于超大规模集成电路制造技术中的非易失存储器技术领域。本发明通过在标准闪存工艺中改变浮栅的制作方式,加入三步淀积,两步刻蚀和一步CMP,形成“工”字形浮栅。除此之外其他步骤都和标准闪存工艺相同。本发明可以在不增加额外的光刻板,几乎不增加工艺复杂度的情况下,有效提高耦合系数,降低相邻器件之间的串扰,对提高闪存的编程速度和可靠性有重要作用。
Description
技术领域
本发明属于超大规模集成电路制造技术中的非易失存储器技术领域,具体涉及一种可以增加闪存的耦合系数,减小相邻单元之间串扰,降低工作电压,提高其可靠性的闪存的浮栅结构及其制备方法。
背景技术
闪存是如今非易失存储器的主流技术,它具有断电情况下仍然能够保持数据,和CMOS工艺兼容性好,以及可多次擦写数据等优点,被广泛应用于各种产品中。比如手机,笔记本,掌上电脑和固态硬盘等存储及通讯设备。闪存通常采用多晶硅浮栅来存储数据(电荷),闪存单元及其浮栅结构通常如图1所示,控制栅上的电压通过浮栅以一定的耦合系数来控制闪存单元的沟道。耦合系数越大,表明控制栅对沟道的控制能力越强,因此提高闪存器件的耦合系数可以减小闪存编程和擦除的操作电压,也可以减小浮栅上存储电荷数量波动带来的可靠性影响。耦合系数Cr可以通过公式来计算,其中Ctotal是浮栅和其他所有电极之间的电容之和,Cono是浮栅和控制栅之间的电容,所以增大Cono可以有效增大耦合系数。然而,随着闪存器件尺寸的急剧缩小,相邻单元之间的间距急剧缩小,为了减小相邻单元之间的串扰,浮栅的厚度也相应大幅减小,导致浮栅和控制栅之间的介质层面积迅速减小因此电容值Cono也大幅减小。这样耦合系数随着闪存器件尺寸的缩小而缩小,带来工作电压难于降低,抗干扰性差能问题。采用具有高介电常数的介质材料和从结构设计上增大浮栅与控制栅之间的接触面积是提高闪存单元耦合系数的有效方法。
发明内容
本发明的目的是提供一种“工”字型闪存器件的浮栅结构及其制备方法。
本发明提供的技术方案如下:
本发明提供的闪存器件浮栅结构的沿沟道宽度方向的截面呈“工”字型,即分为上、中、下三部分,上、下部分宽,中间部分窄。可以在相同器件尺寸下,有效增加闪存浮栅和控制栅之间的面积,进而达到提高闪存器件的耦合系数、降低其工作电压并提高其可靠性的目的。
下面简述此发明的闪存器件的浮栅结构的一种制备方法,步骤如下:
1-1)在硅衬底上依次生长牺牲氧化硅层和淀积氮化硅层;
1-2)光刻、并刻蚀有源区,形成浅槽隔离区;
1-3)淀积隔离介质层,并去除牺牲氧化硅层和氮化硅层,开出浮栅区域窗口;
1-4)生长或者淀积隧穿氧化层,然后依次淀积多晶硅浮栅材料和锗硅材料;
1-5)淀积顶层多晶硅浮栅材料,并回刻,形成多晶硅硬掩膜;
1-6)以多晶硅为硬掩膜刻蚀锗硅,停止在底层多晶硅浮栅上;
1-7)淀积多晶硅,使得顶层多晶硅浮栅和底层多晶浮栅相连;
1-8)化学机械抛光(CMP)顶层多晶硅,停止在隔离区的氧化层上;
1-9)回刻浅槽隔离区的氧化层,侧面露出步骤4中淀积的锗硅层;
1-10)湿法腐蚀去除锗硅,淀积阻挡氧化层;
1-11)淀积控制栅多晶硅,这样就形成了被控制栅包围的“工”字型浮栅结构;
1-12)形成本发明的浮栅结构以后,制备闪存单元的后续工艺步骤和传统的闪存工艺并无区别。
与现有技术相比,本发明的有益效果是:通过对浮栅结构的设计,增加单元内浮栅和控制栅之间的接触面积,同时减小相邻单元之间的耦合率,因此可以在相同器件尺寸下,提高闪存器件的栅耦合系数,从而可以降低闪存器件的工作电压,降低串扰,提高其可靠性。并且在闪存器件尺寸急剧缩小的时候,可以更有利维持其耦合系数,保证闪存器件的性能。与此同时,本发明提供的“工”型浮栅也可以采用高介电常数的介质材料,进一步增大闪存器件的耦合系数。
因此,和现有技术相比,本发明提供的技术能够在相同尺寸下,有效增大闪存器件的耦合系数,从而降低其工作电压,提高其可靠性,并且该技术还可以和采用高介电常数介质材料的技术兼容。
附图说明
图1为普通浮栅闪存存储单元及其浮栅结构示意图,其中
01-衬底,02-隧穿氧化层,03-隔离区氧化层,04-浮栅。
图2为本发明浮栅结构示意图,其中
01-衬底,02-隧穿氧化层,03-隔离区氧化层,04-浮栅。
图3为制备本发明浮栅结构的主要工艺步骤,其中
001-衬底,002-隧穿氧化层,003-隔离区氧化层,004-底层多晶硅,005-锗硅材料,006-多晶硅硬掩膜,007-顶层多晶硅,008-成型的“工”字型多晶硅浮栅,009-阻挡氧化层,010-控制栅。
其中图3a为形成的浮栅区域窗口及有源区表面隧穿氧化层;
图3b表示依次淀积底层多晶硅浮栅材料和锗硅材料;
图3c为淀积并回刻顶层多晶硅,形成多晶硅硬掩膜;
图3d为以多晶硅为硬掩膜刻蚀锗硅并停止在底层多晶硅浮栅上;
图3e为淀积多晶硅,使得顶层多晶硅浮栅和底层多晶浮栅相连;
图3f为化学机械抛光(CMP)顶层多晶硅,停止在隔离区的氧化层上;
图3g为回刻浅槽隔离区的氧化层并侧面露出步骤4中淀积的锗硅层;
图3h为湿法腐蚀去除锗硅,形成“工”字型浮栅结构;
图3i为淀积阻挡氧化层和多晶硅控制栅,形成浮栅器件。
具体实施方式
结合示意图对本发明进行详细描述,在详述本发明实施例时,为便于说明,表示器件结构的剖面图会不依一般比例作局部放大,而且所述示意图只是示例,其在此不应限制本发明保护的范围。此外,在实际制作中应包含长度、宽度及深度的三维空间尺寸。
本发明将传统闪存器件的浮栅的沿沟道宽度方向的截面由方形改为“工”字型,可以有效提高闪存的耦合系数,从而降低工作电压和提高可靠性。其中,“工”字型中间部分的高度占整个浮栅高度的40%~80%,宽度占整个浮栅宽度的5%~30%。
基于此,本发明提出一种新的浮栅结构的工艺方法,可以运用在标准工艺流程中在制造浮栅的过程中加入几步工艺而实现。本发明提供的抑制闪存编程干扰的工艺方法图3所示。
下面结合附图3详细说明本发明提供的新型浮栅结构工艺方法的优选实施例。
(1)在本发明工艺步骤之前的工艺均采用闪存标准工艺流程制作浮栅区域窗口(宽度65nm)及有源区表面隧穿氧化层(厚度为10nm),如图3a所示。
(2)在标准工艺流程的有源区栅氧形成后,按本发明提供的工艺方法制作浮栅。
(I)依次淀积底层多晶硅浮栅材料(厚度20nm)和锗硅材料(厚度160nm),如图3b所示。
(II)淀积顶层多晶硅(厚度25nm)并进行回刻,形成多晶硅硬掩膜,如图3c所示。
(III)以多晶硅为硬掩膜刻蚀锗硅并停止在底层多晶硅浮栅上,如图3d所示。
(IV)淀积多晶硅,使得顶层多晶硅浮栅和底层多晶浮栅相连,如图3e所示。
(V)化学机械抛光(CMP)顶层多晶硅,停止在隔离区的氧化层上,如图3f所示。
(VI)回刻浅槽隔离区的氧化层并侧面露出步骤4中淀积的锗硅层,如图3g所示。
(VII)湿法腐蚀去除锗硅,形成“工”字型浮栅结构,如图3h所示。
(VIII)淀积阻挡氧化层(等效氧化层厚度14nm)和多晶硅控制栅(厚度200nm),形成浮栅器件,如图3i所示。
(3)本发明工艺步骤之后的工艺均采用闪存标准工艺流程。
上面描述的实施例并非用于限定本发明,任何本领域的技术人员,在不脱离本发明的精神和范围内,可做各种的变换和修改,因此本发明的保护范围视权利要求范围所界定。
Claims (4)
1.一种闪存器件的浮栅结构,其特征在于,该浮栅结构的沿沟道宽度方向的截面呈“工”字型,即分为上、中、下三部分,上、下部分宽,中间部分窄。
2.如权利要求1所述的浮栅结构,其特征在于,“工”字型的中间部分的高度占整个浮栅高度的40%~80%,“工”字型的中间部分的宽度占整个浮栅宽度的5%~30%。
3.如权利要求1所述浮栅结构的制备方法,步骤如下:
1-1)在硅衬底上依次生长牺牲氧化硅层和淀积氮化硅层;
1-2)光刻、并刻蚀有源区,形成浅槽隔离区;
1-3)淀积隔离介质层,并去除牺牲氧化硅层和氮化硅层,开出浮栅区域窗口;
1-4)生长或者淀积隧穿氧化层,然后依次淀积多晶硅浮栅材料和锗硅材料;
1-5)淀积顶层多晶硅浮栅材料,并回刻,形成多晶硅硬掩膜;
1-6)以多晶硅为硬掩膜刻蚀锗硅,停止在底层多晶硅浮栅上;
1-7)淀积多晶硅,使得顶层多晶硅浮栅和底层多晶浮栅相连;
1-8)化学机械抛光顶层多晶硅,停止在隔离区的氧化层上;
1-9)回刻浅槽隔离区的氧化层,侧面露出步骤4中淀积的锗硅层;
1-10)湿法腐蚀去除锗硅,淀积阻挡氧化层;
1-11)淀积控制栅多晶硅,这样就形成了被控制栅包围的“工”字型浮栅结构;
形成本发明的浮栅结构以后,制备闪存单元的后续工艺步骤和传统的闪存工艺并无区别。
4.一种闪存器件,其特征在于,该器件的浮栅结构的沿沟道宽度方向的截面呈“工”字型,即分为上、中、下三部分,上、下部分宽,中间部分窄。
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---|---|
CN (1) | CN102364689B (zh) |
WO (1) | WO2013056491A1 (zh) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102891149A (zh) * | 2012-09-25 | 2013-01-23 | 北京大学 | 浮栅闪存器件及其制备方法 |
CN105140301A (zh) * | 2015-08-19 | 2015-12-09 | 武汉新芯集成电路制造有限公司 | 浮栅型闪存结构及其制备方法 |
CN105609506A (zh) * | 2016-01-27 | 2016-05-25 | 武汉新芯集成电路制造有限公司 | 分离式栅闪存结构 |
CN112530963A (zh) * | 2019-09-19 | 2021-03-19 | 中芯国际集成电路制造(北京)有限公司 | 闪存器件及其制作方法 |
CN116936476A (zh) * | 2023-09-15 | 2023-10-24 | 合肥晶合集成电路股份有限公司 | 一种半导体结构及其制造方法 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5886379A (en) * | 1996-05-16 | 1999-03-23 | Lg Semicon Co., Ltd. | Semiconductor memory device with increased coupling ratio |
US20040119110A1 (en) * | 2002-12-20 | 2004-06-24 | Samsung Electronics Co., Inc. | Non-volatile memory cells having floating gate and method of forming the same |
US20090020801A1 (en) * | 2007-07-18 | 2009-01-22 | Wei-Ming Liao | Two-bit flash memory cell structure and method of making the same |
CN101515570A (zh) * | 2008-02-22 | 2009-08-26 | 旺宏电子股份有限公司 | 存储器装置及其制造方法和操作方法 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100209724B1 (ko) * | 1996-08-21 | 1999-07-15 | 구본준 | 플래쉬 메모리 및 이의 제조방법 |
KR100559995B1 (ko) * | 2003-07-31 | 2006-03-13 | 동부아남반도체 주식회사 | 플래쉬메모리 소자의 플로팅게이트 제조방법 |
KR20080061151A (ko) * | 2006-12-28 | 2008-07-02 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 제조 방법 |
KR20080067442A (ko) * | 2007-01-16 | 2008-07-21 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 형성 방법 |
US20090130835A1 (en) * | 2007-11-16 | 2009-05-21 | Macronix International Co., Ltd. | Method of manufacturing inverted t-shaped floating gate memory |
-
2011
- 2011-10-20 CN CN201110320029.4A patent/CN102364689B/zh active Active
- 2011-11-30 WO PCT/CN2011/083258 patent/WO2013056491A1/zh active Application Filing
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5886379A (en) * | 1996-05-16 | 1999-03-23 | Lg Semicon Co., Ltd. | Semiconductor memory device with increased coupling ratio |
US20040119110A1 (en) * | 2002-12-20 | 2004-06-24 | Samsung Electronics Co., Inc. | Non-volatile memory cells having floating gate and method of forming the same |
US20090020801A1 (en) * | 2007-07-18 | 2009-01-22 | Wei-Ming Liao | Two-bit flash memory cell structure and method of making the same |
CN101515570A (zh) * | 2008-02-22 | 2009-08-26 | 旺宏电子股份有限公司 | 存储器装置及其制造方法和操作方法 |
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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