CN102361394A - 离子治癌加速器数字电源调节***及调节方法 - Google Patents

Abstract

本发明涉及一种基于NiosII双核的离子治癌加速器数字电源调节***，可以适用于离子治癌加速器多种拓扑类型的高精度数字电源脉冲和直流运行方式。一种离子治癌加速器数字电源调节***，包括FPGA芯片，Flash模块、内存单元同步动态随机存储器、同步静态随机存取存储器、***的调试接JTAG接口、以太网芯片、光纤接收器、通用异步接收/发送装置串行通信设备和串行存贮器、ADC模数转换器、DAC数模转换器、用电源故障保护信号输入通道模块和脉宽调制信号输出通道模块均与FPGA芯片的管脚相连，还包括FPGA芯片上***。本发明还提供根据此装置实现离子治癌加速器数字电源调节的方法。

Description

离子治癌加速器数字电源调节***及调节方法

技术领域

本发明涉及一种基于NiosII双核的离子治癌加速器数字电源调节***，可以适用于离子治癌加速器多种拓扑类型的高精度数字电源脉冲和直流运行方式。

背景技术

离子治癌加速器依靠二极铁、四极铁等磁铁透镜实现对束流的控制，磁铁对电源的运行方式为脉冲和直流两种。数字电源的脉冲运行要求电源能按照给定波形输出，并能在任意波形间切换，而对于波形的给定，为了较少数据输出量，一般是从远程计算机向数字电源控制板传输一个点间隔较大的波形，因此电源在输出前，需要将这个波形插值成点间隔较小的波形；在数字电源的脉冲输出过程中需要不断地向数字电源调节器更新给定电流值。波形传输、波形插值、给定更新以上这些操作，都需要独占cpu时间，一般的数字电源调节***无法满足数字电源对于脉冲运行的要求。

发明内容

本发明针对现有技术存在的问题，提供了一种以Altera Cyclone II EP2C70 FPGA（Field－Programmable Gate Array ,即现场可编程门阵列）数字电路板为硬件平台，在Q通用异步接收/发送装置（UART）us II集成开发环境下，使用SOPC builder工具，搭建含有两个Nios II cpu的可编程片上***，在此可编程片上***上分别对两个Nios II cpu进行软件编程实现离子治癌加速器数字电源在脉冲和直流工作方式下的控制的离子治癌加速器数字电源调节***。

为了实现上述目的，本发明专利采用以下技术方案：一种离子治癌加速器数字电源调节***，包括FPGA芯片，还包括作为非易失存储器件存放基于可编程片上***编写的上层软件程序Flash模块、作为上层软件程序运行时的内存单元同步动态随机存储器、同步静态随机存取存储器、***的调试接JTAG接口、用以实现FPGA芯片与远程计算机的网络通信的以太网芯片、用以接收光纤信号的光纤接收器、用以实现FPGA芯片的串行通信的通用异步接收/发送装置串行通信设备和串行存贮器、将数字电源的输出电流或电压转换成数字量送入FPGA芯片的ADC模数转换器、将FPGA芯片内数字电源的中间变量转换成模拟量输出的DAC数模转换器均与FPGA芯片的管脚相连；还包括通用电源故障保护信号输入通道模块和脉宽调制信号输出通道模块直接连至FPGA芯片的通用管脚，脉冲宽度调制信号输出通道模块通过输出一定占空比的脉冲宽度调制信号控制绝缘栅双极型晶体管的开通和关断，使电源输出给定的电流值。

进一步，所述的FPGA芯片的型号为美国Altera公司的Cyclone II EP2C70。

进一步，同步动态随机存储器按照地址静态划分为以下存储区域，包括数据更新标志、高精度数字调节器参数区、直流区、256个脉冲波形区、2个插值给定区、2个中间变量区、当前给定波形地址、下一给定波形地址、当前给定波形长度、下一给定波形长度、接收缓存区。

进一步，所述的FPGA芯片上***分为通信域和调节域；

所述的通信域包括第一Nios II cpu，以太网控制器、通用异步接收/发送装置核通过第一Avalon总线连接至第一Nios II cpu；第一Nios II cpu通过以太网控制器来控制FPGA硬件平台上以太网芯片，通过通用异步接收/发送装置核来控制FPGA硬件平台上的通用异步接收/发送装置串行通信设备；

所述的调节域包括第二Nios II cpu，第二定时器、第二看门狗定时器通过第二Avalon总线连接至第二Nios II cpu，其中第二Nios II cpu通过第二Avalon总线控制与之相连接的第二定时器；第二看门狗定时器，监控主程序的运行 ，防止程序发生死循环。

进一步，所述的通信域还包括第一定时器、第一看门狗定时器、时钟锁相环、边界扫描通用异步收发传输器通过第一Avalon总线连接至第一Nios II cpu；第一定时器作为在可编程片上***上移植嵌入式操作***的***时钟；边界扫描通用异步收发传输器为同步***的调试接口；时钟锁相环分频出的时钟通过第一Avalon总线提供给第一Nios II cpu以及其他组件；第一看门狗定时器，监控主程序的运行 ，防止程序发生死循环。

进一步，所述的FPGA芯片上***还包括有共享域，所述的共享域包括串行存贮器控制器、Flash控制器、同步动态随机存储器控制器、同步静态随机存取存储器控制器、通用高精度数字调节器，其连接方式是串行存贮器控制器、Flash控制器、同步动态随机存储器控制器、同步静态随机存取存储器控制器、通用高精度数字调节器通过通信域的第一Avalon总线和调节域的第二Avalon总线分别连接至通信域的第一Nios II cpu和调节域的第二Nios II cpu；其中，所述的高精度数字调节器是由第二定时器152的中断服务子程序更新和给定及保存其计算时的中间变量的，所述的通信域和调节域由此共享的存储区进行消息通信和数据交换，完成调节***的脉冲波形输出和切换。

进一步，所述的通用高精度数字调节器和同步光纤组件模块是硬件语言描述性语言描述的离子治癌加速器数字电源IP核，按照Avalon总线接口规范嵌入到FPGA芯片上***里，Nios II cpu通过Avalon数据总线对底层的寄存器进行读写控制。

进一步，所述的同步光纤组件模块包括同步事例表存储区、事例译码单元，事例译码单元将送入同步光纤组件模块的电信号按照幅度和频率进行译码并将译码发送至当前事例存储区进行存储；还包括有事例匹配单元，事例匹配单元将当前事例存储区与同步事例表存储区进行匹配，当前事例存储区中的事例与同步事例表中的任一事例相同，则发出同步信号。

本发明还提供一种应用于离子加速器治癌的数字电源的调节方法，包括如下步骤：

1)     远程计算机从以太网芯片、通用异步接收/发送装置串行通信设备下传同步事例表至同步光纤组件模块；

2)     光纤接收器接收当前同步事例信号，由同步光纤组件模块将当前同步事例与同步事例表进行匹配，发出同步信号；

3)     若步骤（2）中当前同步事例为波形插值的事例，此时通信域会对原始波形进行插值，并写入共享域中同步动态随机存储器的插值给定区，同时更新下一给定波形地址、当下一给定波形长度；在此过程中，调节域仍可控制通用高精度数字调节器，按一定的时间间隔从同步动态随机存储器的当前波形区中取数，计算脉宽调制信号输出的占空比和相位，后由脉宽调制信号输出通道模块输出送至数字电源，数字电源由此组脉宽调制信信号输出相应的电流波形；

若步骤（2）中的同步事例为触发波形事例，通信域会对共享域中同步动态随机存储器的标志位进行修改，通知调节域有新事件，调节域先将共享域中同步动态随机存储器的下一给定波形地址赋值给当前给定波形地址，当下一给定波形长度赋值给当前给定波形长度，后控制通用高精度数字调节器，按一定的时间间隔从同步动态随机存储器的当前波形区中取数，计算脉宽调制信号输出的占空比和相位，后由脉宽调制信号输出通道模块输出送至数字电源，数字电源由此组脉宽调制信号输出相应的电流波形。

4)     重复以上过程则可实现脉冲波形的连续输出；

进一步，所述的步骤（3）中插值波形事例，要求插值的波形与前次输出不同，则实现变脉冲波形输出。

本发明的有益效果：该技术方案适用于离子治癌加速器数字电源的脉冲和直流方式，可实现数字电源的单次触发脉冲、连续触发脉冲、连续触发同一波形脉冲或者连续触发变化的波形脉冲，能实现在256个脉冲波形之间的无隙切换。

附图说明：

图1 为本发明可编程片上***结构框图；

图2 为本发明硬件电路框图；

图3为本发明同步动态随机存储器（SDRAM）的静态内存分配图；

图4 为数字电源简化拓扑结构图。

具体实施方式：

以下结合附图对本发明的原理和特征进行描述，所举实例只用于解释本发明，并非用于限定本发明的范围。

实施例1：见图1、图2所示，一种离子治癌加速器数字电源调节***，包括FPGA芯片1，还包括作为非易失存储器件存放基于可编程片上***编写的上层软件程序Flash模块2、作为上层软件程序运行时的内存单元同步动态随机存储器（SDRAM）3、同步静态随机存取存储器（SSRAM）4、***的调试接JTAG接口5、用以实现FPGA芯片1与远程计算机的网络通信的以太网芯片6、用以接收光纤信号的光纤接收器7、用以实现FPGA芯片4的串行通信的通用异步接收/发送装置（UART）串行通信设备8和串行存贮器（EPCS）13、将数字电源的输出电流或电压转换成数字量送入FPGA芯片1的ADC模数转换器9、将FPGA芯片1内数字电源的中间变量转换成模拟量输出的DAC数模转换器10，均与FPGA芯片1的管脚相连；还包括通用电源故障保护信号输入通道模块11和脉宽调制（PWM）信号输出通道模块12均直接连至FPGA芯片1的通用管脚，脉宽调制（PWM）信号输出通道模块12通过输出一定占空比的脉宽调制（PWM）信号控制绝缘栅双极型晶体管（IGBT）的开通和关断，使电源输出给定的电流值。所述的FPGA芯片1的型号为美国Altera公司的Cyclone II EP2C70。

同步动态随机存储器3按照地址静态划分为以下存储区域，包括数据更新标志31、高精度数字调节器参数区32、直流区33、256个脉冲波形区34、2个插值给定区35、2个中间变量区36、当前给定波形地址37、下一给定波形地址38、当前给定波形长度39、下一给定波形长度40、接收缓存区41。同步动态随机存储器3为静态内存和乒乓操作的方式。

所述的FPGA芯片1上***分为通信域14和调节域15；

所述的通信域14包括第一Nios II cpu141，以太网控制器142、同步光纤组件模块143、通用异步接收/发送装置（UART）核144通过Avalon总线145连接至第一Nios II cpu141；Nios II cpu141通过以太网控制器142来控制FPGA硬件平台上以太网芯片6，通过通用异步接收/发送装置（UART）核144来控制FPGA硬件平台上的通用异步接收/发送装置（UART）串行通信设备8；同步光纤组件模块143为硬件描述性语言描述的IP核，第一Nios II cpu通过它对光纤接收器接收的同步光纤信号并进行译码；所述的通信域还包括第一定时器146、第一看门狗定时器（Watch Dog）147、时钟锁相环（PLL）148、边界扫描通用异步收发传输器（JTAG UART）149通过Avalon总线145连接至通信域的Nios II cpu；第一定时器作为在可编程片上***上移植嵌入式操作***的***时钟；边界扫描通用异步收发传输器（JTAG UART）149为同步***的调试接口；时钟锁相环148分频出的时钟通过Avalon总线提供给Nios II cpu141以及其他组件；看门狗定时器147，监控主程序的运行 ，防止程序发生死循环。

所述的调节域15包括第二Nios II cpu151，第二定时器152、第二看门狗定时器（Watch Dog）153通过第二Avalon总线154连接至第二Nios II cpu，其中第二Nios II cpu151通过第二Avalon总线154控制与之相连接的第二定时器152；第二看门狗定时器（Watch Dog）151，监控主程序的运行 ，防止程序发生死循环。

所述的FPGA芯片上***还包括有共享域16，所述的共享域包括串行存贮器（EPCS）控制器161、Flash控制器162、同步动态随机存储器（SDRAM）控制器163、同步静态随机存取存储器（SSRAM）控制器164、通用高精度数字调节器165，其连接方式是串行存贮器（EPCS）控制器151、Flash控制器152、同步动态随机存储器（SDRAM）控制器153、同步静态随机存取存储器（SSRAM）控制器154、通用高精度数字调节器通过第一和第二Avalon总线分别连接至通信域的第一Nios II cpu和调节域的第二Nios II cpu，其中，所述的高精度数字调节器是由第二定时器152的中断服务子程序更新和给定及保存其计算时的中间变量的。通信域和调节域由此共享的存储区进行消息通信和数据交换，完成调节***的脉冲波形输出和切换。

所述的同步光纤组件模块包括同步事例表存储区、事例译码单元，事例译码单元将送入同步光纤组件模块的电信号按照幅度和频率进行译码并将译码发送至当前事例存储区进行存储；还包括有事例匹配单元，事例匹配单元将当前事例存储区与同步事例表存储区进行匹配，当前事例存储区中的事例与同步事例表中的任一事例相同，则发出同步信号。

所述的通用高精度数字调节器165和同步光纤组件模块143是硬件语言描述性语言描述的离子治癌加速器数字电源IP核，按照Avalon总线接口规范嵌入到FPGA芯片上***里，Nios II cpu通过Avalon数据总线对底层的寄存器进行读写控制。

实施例2：本发明还提供一种离子治癌加速器数字电源的调节方法，其工作步骤为：

1)     远程计算机从以太网芯片、通用异步接收/发送装置串行通信设备下传同步事例表至同步光纤组件模块；

2)     光纤接收器接收当前同步事例信号，由同步光纤组件模块将当前同步事例与同步事例表进行匹配，发出同步信号；

3)     若步骤（2）中当前同步事例为波形插值的事例，此时通信域会对原始波形进行插值，并写入共享域中同步动态随机存储器的插值给定区，同时更新下一给定波形地址、当下一给定波形长度；在此过程中，调节域仍可控制通用高精度数字调节器，按一定的时间间隔从同步动态随机存储器的当前波形区中取数，计算脉宽调制信号输出的占空比和相位，后由脉宽调制信号输出通道模块输出送至数字电源，数字电源由此组脉宽调制信信号输出相应的电流波形；

若步骤（2）中的同步事例为触发波形事例，通信域会对共享域中同步动态随机存储器的标志位进行修改，通知调节域有新事件，调节域先将共享域中同步动态随机存储器的下一给定波形地址赋值给当前给定波形地址，当下一给定波形长度赋值给当前给定波形长度，后控制通用高精度数字调节器，按一定的时间间隔从同步动态随机存储器的当前波形区中取数，计算脉宽调制信号输出的占空比和相位，后由脉宽调制信号输出通道模块输出送至数字电源，数字电源由此组脉宽调制信号输出相应的电流波形。

4)     重复以上过程则可实现脉冲波形的连续输出；

5)     所述的步骤（3）中插值波形事例，要求插值的波形与前次输出不同，则实现变脉冲波形输出。

    上述流程中涉及的同步事例数据格式为32位二进制数，事例按照类型可分为插值波形事例与触发波形事例。同步事例表中包括事例和事例延时，每个事例为32位二进制数；事例延时时钟数表示同步***接收到该事例时，应该延时响应的时钟数，延时时钟数数据格式为32位无符号整形，事例表最后32位为延时的单位时间，延时的单位时间乘以事例的延时时钟数，则为该事例的实际延时时间，即收到该事例发出同步信号的延时时间。

一种基于NiosII双核的离子治癌加速器数字电源调节***，在实施方式上是一种基于FPGA硬件平台的可编程片上***。可编程片上***上的Nios CPU、各种控制器以及用户定制组件都位于FPGA上。可编程片上***上的控制器可以控制硬件平台上与之相对应的器件。请参考图1，基于NiosII双核的离子治癌加速器数字电源调节***在***结构上划分为通信域、共享域、调节域；通信域包括Nios II cpu、以太网控制器、同步光纤组件模块、定时器、Watch Dog、JTAG 通用异步接收/发送装置（UART）、PLL、通用异步接收/发送装置（UART）核，其连接方式是以太网控制器、同步光纤组件模块、定时器、Watch Dog、JTAG 通用异步接收/发送装置（UART）、PLL、通用异步接收/发送装置（UART）通过Avalon总线连接至通信域Nios II cpu；调节域包括定时器、Nios II cpu 、Watch Dog，其连接方式是定时器、Watch Dog通过Avalon总线连接至调节域Nios II cpu；共享域包括EPCS控制器、Flash控制器、SDRAM控制器、SSRAM控制器、通用高精度数字调节器，其连接方式是EPCS控制器、Flash控制器、SDRAM控制器、SSRAM控制器、通用高精度数字调节器通过Avalon总线分别连接至通信域Nios II cpu和调节域Nios II cpu。

在搭建上述可编程***的过程中，可根据实际功能需要相应地增加或者减少某些控制器。

Nios II 处理器是 Altera 公司的第二代用户可配置的通用 32 位 RISC 软核处理器，是 Altera 公司特有的基于通用 FPGA 架构的软 CPU 内核，其特性和外设可根据需要增加或裁剪。具有定制指令、灵活的外设配置与地址映射和***的自动创建等优点。Avalon总线是一种协议较为简单的片内总线，Nios II cpu通过Avalon总线与外界进行数据交换。构建图1中的调节***时使用的软件是Q通用异步接收/发送装置（UART）us II集成开发环境。对此通信域和调节域两个独立的可编程片上***进行上层软件的编写使用的软件是Nios II集成开发环境。

基于NiosII双核的离子治癌加速器数字电源调节***所使用的硬件平台是Altera Cyclone II EP2C70 FPGA数字电路板，采用8层印制板结构，Altera Cyclone II EP2C70是核心器件，硬件电路中采用了高速数字隔离器件，具有良好的抗干扰能力。请参考图2，FPGA数字电路板在硬件组成上包括核心器件Altera Cylone II EP2C70 FPGA和***器件太网芯片、光纤接收器、Flash、SDRAM、SSRAM、EPCS、通用异步接收/发送装置（UART）串行通信设备、ADC模块、DAC模块、通用电源故障保护信号输入通道模块、PWM信号输出通道模块。在连接方式上，***器件均与核心器件Altera Cylone II EP2C70 FPGA管脚相连。

上述EP2C70 FPGA数字电路板中，Flash作为非易失存储器件存放基于可编程片上***编写的上层软件程序；SDRAM、SSRAM作为上层软件程序运行时的内存单元；JTAG为***的调试接口；以太网芯片用以实现EP2C70 FPGA与远程计算机的网络通信；光纤接收器用以接收光纤信号，并由硬件完成光电转换，将转换后的电信号送入EP2C70 FPGA管脚；通用异步接收/发送装置（UART）串行通信设备用以实现EP2C70 FPGA的串行通信；ADC模数转换器将数字电源的输出电流或电压转换成数字量送入EP2C70 FPGA；DAC数模转换器将EP2C70 FPGA内数字电源的中间变量转换成模拟量输出；通用电源故障保护信号输入通道模块和PWM信号输出通道模块通过电平转换电路直接连至EP2C70 FPGA通用管脚；PWM信号输出通道模块通过输出一定占空比的PWM信号控制IGBT的开通和关断，使电源输出给定的电流值。

基于NiosII双核的离子治癌加速器数字电源调节***所使用控制对象是基于H桥拓扑结构的数字电源。图4为简化的H桥直流/脉冲开关电源拓扑结构。在实际数字电源中，可有多种拓扑结构，例如多H桥串并结构，在此仅以简化结构为例，解释调节***控制数字电源输出的原理。请参考图4，V1、V2、V3、V4分别为H桥4个桥臂上的IGBT，EP2C70上的可编程片上***中的通用高精度数字调节器通过给定电流计算得出各路PWM信号的占空比和相位，由FPGA管脚输出PWM信号，经由FPGA数字电路板上的PWM信号输出通道模块隔离放大后，送至数字电源的V1、V2、V3、V4，由此数字电源输出给定电流。

在通信域中，Nios II cpu通过以太网控制器来控制FPGA硬件平台上以太网芯片，通过通用异步接收/发送装置（UART）核来控制FPGA硬件平台上的通用异步接收/发送装置（UART）串行通信设备；定时器作为在可编程片上***上移植嵌入式操作***的***时钟；JTAG 通用异步接收/发送装置（UART）为同步***的调试接口；PLL为时钟锁相环，分频出的时钟通过Avalon总线提供给Nios II cpu以及其他组件；Watch Dog为看门狗定时器，监控主程序的运行 ，防止程序发生死循环；同步光纤组件模块为硬件描述性语言描述的IP核，Nios II cpu通过它对光纤接收器接收的同步光纤信号并进行译码。

在调节域中，Nios II cpu通过Avalon总线控制与之相连接的定时器，定时器的中断服务子程序更新通用高精度数字调节器的给定及保存高精度数字调节器计算时的中间变量；Watch Dog为看门狗定时器，监控主程序的运行 ，防止程序发生死循环。

在共享域中，EPCS控制器、Flash控制器、SDRAM控制器、SSRAM控制器、通用高精度数字调节器均可被通信域Nios II cpu和调节域Nios II cpu读写控制，EPCS控制器控制EP2C70 FPGA数字电路板的的EPCS芯片存放EP2C70 FPGA的硬件配置信息，Flash控制器控制的Flash存放通信域和调节域Nios II软件程序编译后的elf文件，SDRAM控制器控制的SDRAM和SSRAM控制器控制的SSRAM为通信域和调节域共享的存储区；通用高精度数字调节器为硬件描述性语言描述的离子治癌加速器数字电源IP核，是符合Avalon 总线规范的用户外设，主要功能为数字调节环的运算和PWM信号的产生，按照Avalon总线接口规范，嵌入到SOPC***里，Nios II cpu可以通过Avalon数据总线对底层的寄存器进行读写控制，比如给定电流、调节器参数的修改，通用高精度数字调节器可以控制EP2C70 FPGA数字电路板上的ADC模块、DAC模块、通用电源故障保护信号输入通道模块以及PWM信号输出通道模块。

借由上述的可编程片上***结构和FPGA数字电路板平台，在软件实现层面，通信域Nios II cpu移植了uC/OS II操作***实现网络通信、串口通信、数据插值、同步光纤信号接收译码功能；调节域Nios II cpu无移植操作***，实现对用户自定义外设的通用高精度数字调节器的寄存器读写、电源直流/ 脉冲运行时的给定输入和高精度数字调节器计算过程的中间变量的回写。

通信域和调节域中的两个Nios II cpu独立工作又有通信和数据交换，由此实现数字电源脉冲波形的输出和切换。而实现此功能的机制是共享域SDRAM控制器控制的SDRAM采用的静态内存和乒乓操作的方式。对于共享域上的SSRAM、SDRAM控制器按照实际使用大小需要可相应地裁剪容量大小或者删除某个控制器,因此该方式在SDRAM被裁剪后同样适用于SSRAM。再次仅以SDRAM为例。

如图3，SDRAM按照地址静态划分为以下存储区域，包括数据更新标志、高精度数字调节器参数区、直流区、256个脉冲波形区、2个插值给定区、2个中间变量区、当前给定波形地址、下一给定波形地址、当前给定波形长度、下一给定波形长度、接收缓存区。数据更新标志的数值表示发生数据更新的存储区域，如0表示无数据更新，1表示高精度数字调节器参数区内的数据已更新；高精度数字调节器参数区存储的是用户自定义外设的通用高精度数字调节器最后更新的参数；直流区存放直流的给定电流值；256个脉冲波形区存放256个原始脉冲波形，即未经过插值处理的点间隔较大的给定波形；2个插值给定区存放经过插值处理的点间隔较小的给定波形；2个中间变量区存放通用高精度数字调节器计算过程的中间变量；接收缓存区存放以太网和通用异步接收/发送装置（UART）串行通信的接收数据。通信域和调节域***均可对共享的SDRAM进行数据写入，当有一方对SDRAM进行数据更新时，另外一方通过查询数据更新标志的值可得知是哪一个存储区的数据更新。

在数字电源的脉冲工作方式下，通信域***需要根据下一个脉冲波形来更新插值给定区，而调节域***在同一时刻仍需从插值给定区读取当前给定波形来更新通用高精度数字调节器的电流给定。因此在SDRAM中采取了乒乓操作的方式，即将2个插值给定区，其中一个作为准备区，即可写区，另外一个作为当前区，即只读区。调节域Nios II cpu读取当前区数据作为通用高精度数字调节器电流给定的同时，通信域Nios II cpu在准备区中插值下一个脉冲波形；当前脉冲波形输出完成后，准备区已插值好下一个脉冲波形，此时准备区变为当前区，供调节域Nios II cpu读取给定波形，当前区变为准备区，供通信域Nios II cpu写入下一个脉冲波形，如此交替，实现脉冲波形的输出与切换。根据这一机制，本实施方式可实现离子治癌加速器数字电源的单次触发脉冲、连续触发脉冲、连续触发同一波形脉冲或者连续触发变化的波形脉冲，能实现在256个脉冲波形之间进行无隙切换。

本实施方式不仅可以工作在离子治癌加速器数字电源的脉冲方式，但也可工作在直流方式。对于直流工作方式的支持，在实施方式中所做的处理是将直流给定插值成一段脉冲上升沿或下降沿，将这插值后的波形当成普通的脉冲波形，仅做单次触发，使通用高精度数字调节器保持最后一个给定电流值，也即是直流给定值。

对于2个中间变量区采取的方式也是如上的乒乓操作方式：2个中间变量区，其中一个作为准备区，即可写区，另外一个作为当前区，即只读区；调节域Nios II cpu读取通用高精度数字调节器的中间变量将其写入到准备区，通信域Nios II cpu可读取当前区中存储的数据将其由以太网或通用异步接收/发送装置（UART）串行通信设备转发至远程终端，通信域Nios II cpu读取数据完成后准备区变为当前区，供通信域Nios II cpu读取，当前区变为准备区，供调节域Nios II cpu写入，如此交替。

以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种离子治癌加速器数字电源调节***，包括FPGA芯片，其特征在于，还包括作为非易失存储器件存放基于可编程片上***编写的上层软件程序Flash模块、作为上层软件程序运行时的内存单元同步动态随机存储器、同步静态随机存取存储器、***的调试接JTAG接口、用以实现FPGA芯片与远程计算机的网络通信的以太网芯片、用以接收光纤信号的光纤接收器、用以实现FPGA芯片的串行通信的通用异步接收/发送装置串行通信设备和串行存贮器、将数字电源的输出电流或电压转换成数字量送入FPGA芯片的ADC模数转换器、将FPGA芯片内数字电源的中间变量转换成模拟量输出的DAC数模转换器均与FPGA芯片的管脚相连；还包括通用电源故障保护信号输入通道模块和脉宽调制信号输出通道模块直接连至FPGA芯片的通用管脚，脉冲宽度调制信号输出通道模块通过输出一定占空比的脉冲宽度调制信号控制绝缘栅双极型晶体管的开通和关断，使电源输出给定的电流值。

2.如权利要求1所述的应用于离子加速器治癌的数字电源调节***，其特征在于，所述的FPGA芯片的型号为美国Altera公司的Cyclone II EP2C70。

3.如权利要求1所述的应用于离子加速器治癌的数字电源调节***，其特征在于，同步动态随机存储器按照地址静态划分为以下存储区域，包括数据更新标志、高精度数字调节器参数区、直流区、256个脉冲波形区、2个插值给定区、2个中间变量区、当前给定波形地址、下一给定波形地址、当前给定波形长度、下一给定波形长度、接收缓存区。

4.如权利要求1所述的应用于离子加速器治癌的数字电源调节***，其特征在于，所述的FPGA芯片上***分为通信域和调节域；

所述的通信域包括第一Nios II cpu，以太网控制器、通用异步接收/发送装置核通过第一Avalon总线连接至第一Nios II cpu；第一Nios II cpu通过以太网控制器来控制FPGA硬件平台上以太网芯片，通过通用异步接收/发送装置核来控制FPGA硬件平台上的通用异步接收/发送装置串行通信设备；

所述的调节域包括第二Nios II cpu，第二定时器、第二看门狗定时器通过第二Avalon总线连接至第二Nios II cpu，其中第二Nios II cpu通过第二Avalon总线控制与之相连接的第二定时器；第二看门狗定时器，监控主程序的运行 ，防止程序发生死循环。

5.如权利要求4所述的应用于离子加速器治癌的数字电源调节***，其特征在于，所述的通信域还包括第一定时器、第一看门狗定时器、时钟锁相环、边界扫描通用异步收发传输器通过第一Avalon总线连接至第一Nios II cpu；第一定时器作为在可编程片上***上移植嵌入式操作***的***时钟；边界扫描通用异步收发传输器为同步***的调试接口；时钟锁相环分频出的时钟通过第一Avalon总线提供给第一Nios II cpu以及其他组件；第一看门狗定时器，监控主程序的运行 ，防止程序发生死循环。

6.如权利要求4所述的应用于离子加速器治癌的数字电源调节***，其特征在于，所述的FPGA芯片上***还包括有共享域，所述的共享域包括串行存贮器控制器、Flash控制器、同步动态随机存储器控制器、同步静态随机存取存储器控制器、通用高精度数字调节器，其连接方式是串行存贮器控制器、Flash控制器、同步动态随机存储器控制器、同步静态随机存取存储器控制器、通用高精度数字调节器通过通信域的第一Avalon总线和调节域的第二Avalon总线分别连接至通信域的第一Nios II cpu和调节域的第二Nios II cpu；其中，所述的高精度数字调节器是由第二定时器152的中断服务子程序更新和给定及保存其计算时的中间变量的，所述的通信域和调节域由共享的存储区进行消息通信和数据交换，完成调节***的脉冲波形输出和切换。

7.如权利要求4或6所述的应用于离子加速器治癌的数字电源调节***，其特征在于，所述的通用高精度数字调节器和同步光纤组件模块是硬件语言描述性语言描述的离子治癌加速器数字电源IP核，按照Avalon总线接口规范嵌入到FPGA芯片上***里，Nios II cpu通过Avalon数据总线对底层的寄存器进行读写控制。

8.如权利要求4所述的应用于离子加速器治癌的数字电源调节***，其特征在于，所述的同步光纤组件模块包括同步事例表存储区、事例译码单元，事例译码单元将送入同步光纤组件模块的电信号按照幅度和频率进行译码并将译码发送至当前事例存储区进行存储；还包括有事例匹配单元，事例匹配单元将当前事例存储区与同步事例表存储区进行匹配，当前事例存储区中的事例与同步事例表中的任一事例相同，则发出同步信号。

9.如权利要求1至8所述的应用于离子加速器治癌的数字电源的调节方法，其特征在于，包括有如下步骤：

（1）远程计算机从以太网芯片、通用异步接收/发送装置串行通信设备下传同步事例表至同步光纤组件模块；

（2）光纤接收器接收当前同步事例信号，由同步光纤组件模块将当前同步事例与同步事例表进行匹配，发出同步信号；

（3）若步骤（2）中当前同步事例为波形插值的事例，此时通信域会对原始波形进行插值，并写入共享域中同步动态随机存储器的插值给定区，同时更新下一给定波形地址、当下一给定波形长度；在此过程中，调节域仍可控制通用高精度数字调节器，按一定的时间间隔从同步动态随机存储器的当前波形区中取数，计算脉宽调制信号输出的占空比和相位，后由脉宽调制信号输出通道模块输出送至数字电源，数字电源由此组脉宽调制信信号输出相应的电流波形；

若步骤（2）中的同步事例为触发波形事例，通信域会对共享域中同步动态随机存储器的标志位进行修改，通知调节域有新事件，调节域先将共享域中同步动态随机存储器的下一给定波形地址赋值给当前给定波形地址，当下一给定波形长度赋值给当前给定波形长度，后控制通用高精度数字调节器，按一定的时间间隔从同步动态随机存储器的当前波形区中取数，计算脉宽调制信号输出的占空比和相位，后由脉宽调制信号输出通道模块输出送至数字电源，数字电源由此组脉宽调制信号输出相应的电流波形；

（4）重复以上过程则可实现脉冲波形的连续输出。

10.如权利要求8所述的应用于离子加速器治癌的数字电源的调节方法，其特征在于，所述的步骤（3）中插值波形事例，要求插值的波形与前次输出不同，则实现变脉冲波形输出。

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