CN102293071B - 线路板及其制造方法 - Google Patents

线路板及其制造方法 Download PDF

Info

Publication number
CN102293071B
CN102293071B CN201080005322.5A CN201080005322A CN102293071B CN 102293071 B CN102293071 B CN 102293071B CN 201080005322 A CN201080005322 A CN 201080005322A CN 102293071 B CN102293071 B CN 102293071B
Authority
CN
China
Prior art keywords
insulating barrier
mentioned
layer side
side insulating
lower layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201080005322.5A
Other languages
English (en)
Other versions
CN102293071A (zh
Inventor
佐藤健司
酒井俊辅
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ibiden Co Ltd
Original Assignee
Ibiden Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ibiden Co Ltd filed Critical Ibiden Co Ltd
Publication of CN102293071A publication Critical patent/CN102293071A/zh
Application granted granted Critical
Publication of CN102293071B publication Critical patent/CN102293071B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/185—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/24225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/24227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the HDI interconnect not connecting to the same level of the item at which the semiconductor or solid-state body is mounted, e.g. the semiconductor or solid-state body being mounted in a cavity or on a protrusion of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/01—Dielectrics
    • H05K2201/0183—Dielectric layers
    • H05K2201/0195—Dielectric or adhesive layers comprising a plurality of layers, e.g. in a multilayer structure
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/02—Fillers; Particles; Fibers; Reinforcement materials
    • H05K2201/0203—Fillers and particles
    • H05K2201/0206—Materials
    • H05K2201/0209—Inorganic, non-metallic particles
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/06—Thermal details
    • H05K2201/068—Thermal details wherein the coefficient of thermal expansion is important
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/095—Conductive through-holes or vias
    • H05K2201/0959—Plated through-holes or plated blind vias filled with insulating material
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621—Components characterised by their electrical contacts
    • H05K2201/10674—Flip chip
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/01—Tools for processing; Objects used during processing
    • H05K2203/0147—Carriers and holders
    • H05K2203/0156—Temporary polymeric carrier or foil, e.g. for processing or transferring
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/14—Related to the order of processing steps
    • H05K2203/1461—Applying or finishing the circuit pattern after another process, e.g. after filling of vias with conductive paste, after making printed resistors
    • H05K2203/1469—Circuit made after mounting or encapsulation of the components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/42—Plated through-holes or plated via connections
    • H05K3/425—Plated through-holes or plated via connections characterised by the sequence of steps for plating the through-holes or via connections in relation to the conductive pattern
    • H05K3/427—Plated through-holes or plated via connections characterised by the sequence of steps for plating the through-holes or via connections in relation to the conductive pattern initial plating of through-holes in metal-clad substrates
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4602—Manufacturing multilayer circuits characterized by a special circuit board as base or central core whereon additional circuit layers are built or additional circuit boards are laminated
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/4913—Assembling to base an electrical component, e.g., capacitor, etc.
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00—Stock material or miscellaneous articles
    • Y10T428/24—Structurally defined web or sheet [e.g., overall dimension, etc.]
    • Y10T428/24273—Structurally defined web or sheet [e.g., overall dimension, etc.] including aperture
    • Y10T428/24322—Composite web or sheet
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00—Stock material or miscellaneous articles
    • Y10T428/24—Structurally defined web or sheet [e.g., overall dimension, etc.]
    • Y10T428/24802—Discontinuous or differential coating, impregnation or bond [e.g., artwork, printing, retouched photograph, etc.]
    • Y10T428/24926—Discontinuous or differential coating, impregnation or bond [e.g., artwork, printing, retouched photograph, etc.] including ceramic, glass, porcelain or quartz layer

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

本发明提供一种线路板及其制造方法。线路板(10)包括基板(101)、配置在基板的内部的电子零件(200)和隔着第1绝缘层(12)配置在基板(101)的第1面侧的第1导体层(22)。构成第1绝缘层(12)的第1下层侧绝缘层(121)和第1上层侧绝缘层(122)由彼此不同的材料构成。并且，第1下层侧绝缘层(121)配置在基板(101)的第1面和电子零件(200)之上，构成第1下层侧绝缘层(121)的材料填充在基板(101)与电子零件(200)之间的间隙中。

Description

线路板及其制造方法
技术领域
本发明涉及一种在内部配置有IC芯片等电子零件的线路板及其制造方法。
背景技术
在专利文献1或专利文献2中公开了一种线路板，该线路板在形成于基板的空腔(空间)中收容电子零件，利用绝缘材料填埋电子零件与空腔的壁面之间的间隙，在基板及电子零件之上形成层间绝缘层。
专利文献1：日本国专利申请公开2001-313467号公报
专利文献2：日本国专利申请公开2007-258541号公报
发明内容
发明要解决的问题
在专利文献1所述的线路板中，在利用绝缘材料填埋了空腔的间隙后，形成层间绝缘层。在该情况下，需要分开进行填埋空腔的间隙的工序和形成层间绝缘层的工序，所以使制造工序烦杂化。因此，在各工序中，不必要的外力有可能作用于较薄且容易断裂的零件，使零件的性能下降等。
另一方面，在专利文献2所述的线路板中，利用层间绝缘层填埋空腔的间隙。因而，填埋空腔的间隙的绝缘材料和层间绝缘层需由彼此相同的材料形成。推断在该情况下，根据层间绝缘层与形成在该层间绝缘层之上的导体图案的密合性来决定层间绝缘层的材质。通常，无机填料等加强材料的添加量越多，层间绝缘层与导体图案的密合性越差。因此，加强材料的添加量受到限制，很难使用低CTE(Coefficient of ThermalExpansion，热膨胀系数)的材料作为层间绝缘层的材料。结果，填埋空腔的间隙的绝缘材料的CTE较大，由此可以预测到在电子零件与填埋空腔的间隙的绝缘材料之间会发生CTE失配(mismatch)。有可能在该线路板中，因发生了CTE失配而在使用环境中的热循环中，在电子零件与绝缘材料的界面发生分层(delamination)、在电子零件的端子附近发生连接不良等。另外，电子零件的主要材料通常多是硅或陶瓷等。
本发明是鉴于上述实际情况而做成的，目的在于提供一种能够抑制由应力引发的线路板的性能下降的线路板、和能够用简单的工序制造该线路板的制造方法。另外，本发明的另一目的在于谋求线路板的微间距化。另外，本发明的另一目的在于在连接可靠性等方面提高线路板的品质。
用于解决问题的方案
本发明的第1技术方案的线路板包括：基板，将该基板的正反面中的一个面视作第1面，将另一个面视作第2面；电子零件，其配置在上述基板的内部；第1导体层，其隔着具有第1下层侧绝缘层和第1上层侧绝缘层的第1绝缘层配置在上述基板的上述第1面侧，上述第1下层侧绝缘层和上述第1上层侧绝缘层由彼此不同的材料构成，上述第1下层侧绝缘层配置在上述基板的第1面和上述电子零件之上，构成上述第1下层侧绝缘层的材料填充在上述基板与上述电子零件之间的间隙中。
另外，“配置在基板的内部”除了指将整个电子零件完全埋入在基板内部的情况之外，也包括只将电子零件的一部分配置在形成于基板的凹部中等情况。总之，只要电子零件的至少一部分配置在基板的内部即可。
材料“不同”除了指由不同的元素构成，还包括构成元素的含量比(组成)或无机填料等添加剂的添加量不同的情况等。
本发明的第2技术方案的线路板的制造方法包括下述步骤：准备将正反面中的一个面视作第1面且将另一个面视作第2面的基板；将电子零件配置在上述基板的内部；在上述基板的上述第1面之上形成下层侧绝缘层；将构成上述下层侧绝缘层的材料填充在上述基板与上述电子零件之间的间隙中；在上述下层侧绝缘层的上述第1面侧的面上形成由与上述下层侧绝缘层不同的材料构成的上层侧绝缘层；在上述上层侧绝缘层的上述第1面侧的面上形成导体层。
发明的效果
采用本发明，能够抑制由应力引发的线路板的性能下降。另外，能够用简单的工序制造该种线路板。
附图说明
图1是本发明的实施方式的线路板的剖视图。
图2是图1的局部放大图。
图3A是表示模拟试验所用的试样的第1构造的图。
图3B是表示模拟试验所用的试样的第2构造的图。
图4是表示第1模拟试验结果的图。
图5是表示第2模拟试验结果的图。
图6A是用于说明制造本实施方式的线路板的芯基板的第1工序的图。
图6B是用于说明制造本实施方式的线路板的芯基板的第2工序的图。
图6C是用于说明制造本实施方式的线路板的芯基板的第3工序的图。
图6D是用于说明制造本实施方式的线路板的芯基板的第4工序的图。
图7A是用于说明将电子零件配置在芯基板的内部的第1工序的图。
图7B是用于说明将电子零件配置在芯基板的内部的第2工序的图。
图7C是用于说明将电子零件配置在芯基板的内部的第3工序的图。
图8A是用于说明在芯基板的两面形成第1层的层间绝缘层的第1工序的图。
图8B是用于说明在芯基板的两面形成第1层的层间绝缘层的第2工序的图。
图8C是用于说明在芯基板的两面形成第1层的层间绝缘层的第3工序的图。
图9A是用于说明在第1层的层间绝缘层中形成通路孔的工序的图。
图9B是用于说明在第1层的层间绝缘层上形成第1层的导体层的工序的图。
图10A是用于说明在芯基板的两面形成第2层和第3层的层间绝缘层的工序的图。
图10B是用于说明在芯基板的两面形成阻焊层的工序的图。
图11是表示第1面侧的第1层的层间绝缘层和第2面侧的第1层的层间绝缘层分别由多层构成的线路板的例子的图。
图12是表示第1层的层间绝缘层由3层以上的层构成的线路板的例子的图。
图13是表示在电子零件的正反面中的没有形成连接端子的一侧的面上配置低CTE的绝缘层的线路板的例子的图。
图14是表示具有保形通路孔的线路板的例子的图。
图15是表示内置有多个电子零件的线路板的例子的图。
具体实施方式
下面，参照附图说明本发明的实施方式的线路板及其制造方法。另外，图中的箭头Z1、Z2分别指相当于线路板的主面(正反面)的法线方向(或芯基板的厚度方向)的线路板的层叠方向。另一方面，箭头X1、X2、Y1、Y2分别指与层叠方向正交的方向(与线路板的主面平行的方向)。线路板的主面是X-Y平面。以下，将朝向相反的层叠方向的2个主面称作第1面(箭头Z1侧的面)和第2面(箭头Z2侧的面)。另外，在层叠方向上，将靠近芯(基板101)的一侧称作下层(或内层侧)，将远离芯的一侧称作上层(或外层侧)。
如图1所示，本实施方式的线路板10包括作为芯基板的线路板100、电子零件200和外部连接端子31b、32b。线路板10是矩形的多层印刷线路板。
线路板100由基板101、通孔101a、导体膜(通孔导体)101b和布线层102a、102b构成。在基板101的第2面侧层叠有作为层间绝缘层的绝缘层11、13、15和作为导体图案的布线层21、23、25。在基板101的第1面侧层叠有作为层间绝缘层的绝缘层12、14、16和作为导体图案的布线层22、24、26。
基板101例如由环氧树脂构成。优选例如采用树脂浸渗处理使环氧树脂含有玻璃纤维、芳香族聚酰胺纤维等加强材料(添加剂)。加强材料是热膨胀率低于主材料(环氧树脂)的材料。基板101的厚度例如为110μm。另外，可以依据用途等改变基板101的形状、厚度和材料等。
基板101具有通孔101a。在通孔101a的壁面上形成有导体膜101b。此外，基板101具有与电子零件200的外形相对应的形状的空间R100。
电子零件200配置在空间R100中。电子零件200是例如在硅基板上集成有规定电路的IC芯片。电子零件200的表层部例如由低介电常数(Low-k)材料构成。电子零件200的基板的厚度例如为140μm。电子零件200在第1面上具有多个焊盘200a，在第2面上没有焊盘。各焊盘200a例如由铜构成。电子零件200也具有与焊盘200a电连接的引出布线200b。焊盘200a和引出布线200b的厚度均例如为10μm。引出布线200b的表面形成为粗糙面。另外，这里所说的IC芯片也包括在晶圆的状态下形成保护膜、端子等、然后进行再布线等，随后切割好的所谓晶圆级CSP(Chip Scale Package)。另外，电子零件200例如也可以在两面(第1面和第2面)分别具有焊盘200a。可以依据用途等改变焊盘200a、引出布线200b的形状、厚度和材料等。例如焊盘200a也可以由铝构成。在本实施方式中，线路板10内置电子零件200。因此，能够在线路板10的表面的安装区域安装其他的电子零件等。结果，也可以实现高功能化等。
在基板101的两面(第1面和第2面)上分别形成有布线层102a、102b。布线层102a和布线层102b借助形成在通孔101a的壁面上的导体膜101b彼此电连接。布线层102a、102b的厚度例如为20μm。
在基板101和电子零件200的第2面上依次层叠绝缘层11、布线层21、绝缘层13、布线层23、绝缘层15和布线层25。绝缘层11、13、15的厚度例如均为25μm。布线层21、23、25的厚度例如均为15μm。
覆盖电子零件200的第2面和布线层102a的表面地形成绝缘层11。在绝缘层11的规定位置形成有锥状(例如圆锥状)的通路孔11a，在绝缘层13的规定位置形成有锥状(例如圆锥状)的通路孔13a，在绝缘层15的规定位置形成有锥状(例如圆锥状)的通路孔15a。并且，在通路孔11a中填充有导体11b，构成填充通路孔，在通路孔13a中填充有导体13b，构成填充通路孔，在通路孔15a中填充有导体15b，构成填充通路孔。该填充通路孔将布线层21、23、25彼此电连接起来。详细而言，导体11b连接布线层102a和布线层21，导体13b连接布线层21和布线层23，导体15b连接布线层23和布线层25。
另一方面，在基板101和电子零件200的第1面上依次层叠有绝缘层12、布线层22、绝缘层14、布线层24、绝缘层16和布线层26。绝缘层12的厚度例如为45μm。绝缘层14、16的厚度例如均为25μm。布线层22、24、26的厚度例如均为15μm。
覆盖电子零件200的第1面和布线层102b的表面地形成绝缘层12。在绝缘层12的规定位置上形成有锥状(例如圆锥状)的通路孔12a，在绝缘层14的规定位置上形成有锥状(例如圆锥状)的通路孔14a，在绝缘层16的规定位置上形成有锥状(例如圆锥状)的通路孔16a。并且，在通路孔12a中填充有导体12b，构成填充通路孔，在通路孔14a中填充有导体14b，构成填充通路孔，在通路孔16a中填充有导体16b，构成填充通路孔。该填充通路孔将布线层22、24、26彼此电连接起来。详细而言，导体12b连接布线层102b和布线层22，导体14b连接布线层22和布线层24，导体16b连接布线层24和布线层26。结果，电子零件200的焊盘200a(连接端子)和布线层22(导体图案)借助贯穿绝缘层12(第1绝缘层)的通路孔12a和通路孔12a内侧的导体12b电连接。
这里，绝缘层12由绝缘层121和绝缘层122构成。即，在布线层22、24、26中从基板101看去位于最下层的布线层22(第1导体层)与基板101之间具有绝缘层121、122。通过上述这样地由绝缘层121、122的多个层(2层)构成绝缘层12，即使外部连接端子32b的附近因来自外部的碰撞、热应力的作用而产生裂纹，也能在形成于绝缘层121与绝缘层122之间的连接界面使裂纹停止或抑制裂纹的前进，由此该裂纹很难到达电子零件200。结果，即使在电子零件200含有低介电常数(Low-k)材料等脆的材料的情况下，电子零件200也不易发生故障。
绝缘层121和绝缘层122由彼此不同的材料构成。详细而言，绝缘层121的无机填料的含量比绝缘层122的无机填料的含量多。详细而言，绝缘层121的无机填料的含量例如为50wt％。另一方面，绝缘层122的无机填料的含量例如为38wt％。由此，绝缘层121的热膨胀系数(CTE)比绝缘层122的热膨胀系数(CTE)小。绝缘层121的CTE例如为16～19ppm/℃。绝缘层122的CTE例如为46ppm/℃。绝缘层12(第1绝缘层)中位于最上层的绝缘层122的材料与绝缘层11(第2绝缘层)相同。
绝缘层122的厚度大于绝缘层121的厚度。详细而言，绝缘层121的厚度例如为20μm。另一方面，绝缘层122的厚度例如为25μm。绝缘层122的厚度与绝缘层11相同。
电子零件200的周围被绝缘层11、12完全覆盖。在电子零件200与基板101的边界部(间隙R101)填充有材料(例如树脂)，该材料构成第1面侧的绝缘层12(第1绝缘层)中位于最下层的绝缘层121(第1下层侧绝缘层)。由此，电子零件200被绝缘层11、12保护，并且被固定在规定位置上。另外，在通孔101a中也填充有构成绝缘层121的材料。结果，能够提高导体膜(通孔导体)101b的连接可靠性。
在电子零件200与基板101之间的间隙R101中，如图2(图1中的区域R1的放大图)所示在绝缘层121的第1面形成有凹陷121a，绝缘层12(第1绝缘层)中配置在绝缘层121的上层的绝缘层122进入到凹陷121a中。由此，即使是间隙R101的正上方区域，也不用经历由研磨等进行的平整化工序地使绝缘层122的第1面平坦化。因此，能够在绝缘层122(绝缘层12)的表面形成精细图案、形成具有相等高度的外部连接端子32b。该层叠形态在通孔101a中也是大致相同的。
绝缘层11～16例如均由固化后的预浸料构成。作为该预浸料，例如采用在玻璃纤维或芳香族聚酰胺纤维等基材中浸渗环氧树脂、聚酯树脂、双马来酰亚胺-三嗪树脂(BT树脂)、酰亚胺树脂(聚酰亚胺)、酚醛树脂或烯丙基苯树脂(A-PPE树脂)等树脂而成的材料。绝缘层11～16均含有作为添加剂的填料。
布线层21～26和导体11b～16b例如均由镀铜的覆膜构成。因此，电子零件200与布线层22连接的连接部分的可靠性较高。
绝缘层11～16、布线层21～26和导体11b～16b的形状、材料等均不限定于上述提到的形状、材料，可以依据用途等进行改变。例如也可以采用铜以外的金属作为布线层21～26或导体11b～16b的材料。另外，作为绝缘层11～16的材料，也可以代替预浸料地采用液态或膜状的热固化性树脂、热塑性树脂，此外还可以采用RCF(Resin Coated copper Foil，涂胶脂铜箔)。这里，作为热固化性树脂，例如可以采用环氧树脂、酰亚胺树脂(聚酰亚胺)、BT树脂、烯丙基苯树脂和芳香族聚酰胺树脂等。另外，作为热塑性树脂，例如可以采用液晶聚合物(LCP)、PEEK树脂和PTFE树脂(氟化乙烯树脂)等。例如从绝缘性、介电特性、耐热性和机械性特性等观点出发，最好依据必要性来选择上述材料。另外，也可以使上述树脂含有作为添加剂的固化剂和稳定剂等。
在绝缘层15的第2面上形成有具有开口部31a的阻焊层31。另外，在绝缘层16的第1面上形成有具有开口部32a的阻焊层32。布线层25暴露于开口部31a，布线层26暴露于开口部32a。各阻焊层31、32例如由使用了丙烯-环氧系树脂的感光性树脂、以环氧树脂为主体的热固化性树脂或紫外线固化型树脂等构成。布线层25上的阻焊层31和布线层26上的阻焊层32的厚度例如均为15μm。
在开口部31a处形成有例如由焊锡构成的外部连接端子31b，在开口部32a处形成有例如由焊锡构成的外部连接端子32b。外部连接端子31b载置在暴露于开口部31a处的布线层25上，外部连接端子32b载置在暴露于开口部32a处的布线层26上。由此，外部连接端子31b与布线层25彼此电连接，外部连接端子32b与布线层26彼此电连接。
在本实施方式中，由于构成绝缘层12的绝缘层121和绝缘层122由彼此不同的材料构成，因此绝缘层121和绝缘层122具有不同的特性。详细而言，通过将绝缘层122的无机填料的含量抑制得较低，能够较高地维持绝缘层122的CTE，通过增加绝缘层121的无机填料的含量，能够降低绝缘层121的CTE。由于能够较高地维持绝缘层122的CTE，因此能够在绝缘层122(绝缘层12)与布线层22之间获得良好的密合性。结果，在线路板10的电气特性方面能够获得较高的可靠性。另外，由于能够降低绝缘层121的CTE，因此能够消除电子零件200与基板101之间的间隙R101中的电子零件200与绝缘材料(构成绝缘层121的材料)的CTE失配(mismatch)。由此，能够抑制在绝缘材料与电子零件200的界面发生绝缘材料的分层。
此外，低CTE的绝缘层121配置在电子零件200的用于形成焊盘200a(连接端子)的第1面侧。因此，能够在使用环境中的热循环中抑制电子零件200的连接端子(焊盘200a)附近的连接不良。
下面，参照图3A～图5说明与上述效果相关的模拟试验结果。测量者对具有图3A、图3B所示的构造的试样Leg1～Leg6执行了模拟试验。
如图3A所示，试样Leg5、Leg6均将6层构造的线路板10简化成2层构造。在试样Leg5、Leg6中并未形成绝缘层13～16、开口部31a、32a和外部连接端子31b、32b。另外，各层的厚度与线路板10不同。详细而言，电子零件200的基板的厚度为140μm。焊盘200a和引出布线200b的厚度均为10μm。基板101的厚度为110μm。布线层102a、102b的厚度为20μm。绝缘层11的厚度为30μm。绝缘层121的厚度为10μm。绝缘层122的厚度为20μm。布线层21、22的厚度均为15μm。阻焊层31、32的厚度例如均为15μm。
另一方面，试样Leg1～Leg4也具有与试样Leg5、Leg6相同的构造。但是，在试样Leg1～Leg4中，如图3B所示，绝缘层12只由单一材料构成。
在试样Leg1中，绝缘层11、12的CTE均为46ppm/℃。在试样Leg2中，绝缘层11、12的CTE均为30ppm/℃。在试样Leg3中，绝缘层11、12的CTE均为19ppm/℃。在试样Leg4中，绝缘层11、12的CTE均为16ppm/℃。在试样Leg5中，绝缘层11、122的CTE均为46ppm/℃，绝缘层121的CTE均为19ppm/℃。在试样Leg6中，绝缘层11、122的CTE均为46ppm/℃，绝缘层121的CTE为16ppm/℃。
模拟试验的测量者测量了将上述试样Leg1～Leg6的温度从180degC冷却至-40degC时的应力。此时，利用子模型(submodel)方法解析整个封装，且计算了详细部分(参照图3A和图3B)的各部分的应力。另外，子模型方法是指将利用粗略的模型(全模型，full model)解析后得到的结果施加于精细制作至细微部分的模型(子模型)，从而对详细的模型进行将整体状况考虑在内的解析的方法。
试样Leg1～Leg6的模拟试验结果如图4和图5所示。测量者针对将通路孔11a、12a的直径设定为30μm、50μm、70μm的情况下的各试样，测量了试样Leg1～Leg6的层叠方向(箭头Z1、Z2方向)的应力。图4是表示各试样的电子零件200的表层部(Low-k材料的部分)的标准化应力的图表。图5是表示各试样的通路孔11a、12a附近的标准化应力的图表。另外，标准化应力是将通路孔11a、12a的直径为70μm的试样Leg1的应力视作100％时的各试样的应力。
如图4和图5的图表所示，在所有直径中，试样Leg1～Leg4的应力均以试样Leg4、试样Leg3、试样Leg2、试样Leg1的顺序变大。在试样Leg1中，由于应力较大，因此有可能在间隙R101中发生绝缘材料的分层。另一方面，在试样Leg2～Leg4中，虽然在应力方面能够获得良好的结果，但在绝缘层12与布线层22的密合性方面未必能说是获得了良好的结果。特别是在试样Leg4中，布线层22自绝缘层12剥离。相对于此，在试样Leg5、Leg6中，在绝缘层12与布线层22的密合性方面能够获得良好的结果，在应力方面也能获得与试样Leg2大致同等的结果。在试样Leg6中，能够获得比试样Leg5的应力小的应力。
根据上述模拟试验结果可以推断出，通过使绝缘层121的热膨胀系数小于绝缘层122的热膨胀系数，无论在由热变化等引发的应力方面，还是在绝缘层12与布线层22的密合性方面，均能获得良好的特性。在本实施方式的线路板10中，通过将绝缘层122的无机填料的含量抑制得较低，能够较高地维持绝缘层122的CTE，通过增加绝缘层121的无机填料的含量，能够降低绝缘层121的CTE。因此，在线路板10中，无论在由热变化等引发的应力方面，还是在绝缘层12与布线层22的密合性方面，均能获得良好的特性。
例如利用以下的工序制造线路板10。
首先，操作者如图6A所示，准备覆铜层叠板1000。覆铜层叠板1000包括铜箔1001a、1001b和例如由环氧树脂构成的基板101。在基板101的第2面上粘贴有铜箔1001a，在基板101的第1面上粘贴有铜箔1001b。
然后，操作者将覆铜层叠板1000放置于激光加工机上。并且，向覆铜层叠板1000的第1面或第2面照射激光。由此，如图6B所示，形成通孔101a。
然后，操作者例如利用铜的非电解镀在包括通孔101a的壁面在内的基板表面上形成非电解镀膜，将该非电解镀膜作为晶种层，进行例如铜的电解镀处理。由此，如图6C所示，在基板101的第2面上形成镀覆膜1002a，在基板101的第1面上形成镀覆膜1002b。另外，在通孔101a的壁面形成导体膜(通孔导体)101b。
然后，操作者例如利用蚀刻对镀覆膜1002a、1002b进行图案形成。由此，如图6D所示，在基板101的第2面上形成布线层102a，在基板101的第1面上形成布线层102b。结果，制成线路板100。
接下来，将线路板100作为芯基板而制造多层印刷线路板(线路板10)。
操作者例如如图7A所示，例如利用激光等进行中空加工，在基板101中形成空间R100。
然后，操作者例如如图7B所示，在基板101的一面(例如第2面)设置例如由PET(聚对苯二甲酸乙二醇酯)构成的载体1003。例如通过进行层压而将载体1003粘接于基板101。
然后，操作者如图7C所示，例如在常温下使电子零件200的焊盘200a朝向第1面侧(载体1003的相反侧)地将电子零件200载置在载体1003上(详细而言是空间R100中)。电子零件200在第1面上包括焊盘200a和与焊盘200a电连接的引出布线200b。焊盘200a的引出布线200b的表面形成为粗糙面。另外，通常在形成引出布线200b时形成引出布线200b的粗糙面。但也可以依据需要，在形成了引出布线200b后，例如利用化学药品等使引出布线200b的表面粗糙化。
然后，操作者如图8A所示，例如通过进行真空层压而以覆盖电子零件200和基板101的第1面的方式形成绝缘层121。由此，焊盘200a被绝缘层121覆盖。此外，通过加热，使绝缘层121熔化而填充在空间R100中。结果，在电子零件200与基板101之间的间隙R101中填充有构成绝缘层121的材料(绝缘材料)。由此，将电子零件200固定在规定的位置上。另外，在通孔101a中也填充有构成绝缘层121的材料(绝缘材料)。
然后，操作者如图8B所示，自基板101的第2面(绝缘层121的相反侧的面)剥下并去除载体1003。
然后，操作者如图8C所示，在基板101的第2面上形成绝缘层11，在绝缘层121的第1面上形成绝缘层122。由此，在基板101的第1面上形成绝缘层12。另外，电子零件200配置在基板101的内部。在本实施方式中，绝缘层122的材料与绝缘层11(第2绝缘层)相同，绝缘层122的厚度与绝缘层11相同，因此能够容易地形成绝缘层11、12。
然后，如图9A所示，操作者例如利用激光等在绝缘层11上形成锥状(例如圆锥状)的通路孔11a，在绝缘层12上形成锥状(例如圆锥状)的通路孔12a。
然后，操作者例如采用半加成法形成导体图案。详细而言，例如用被进行了图案形成的抗镀层覆盖第1面和第2面，然后选择性地对没有该抗蚀剂的部分进行电解镀。由此，如图9B所示，在绝缘层11的第2面形成布线层21和导体11b，在绝缘层12的第1面形成布线层22和导体12b。结果，分别形成由通路孔11a和导体11b构成的填充通路孔、由通路孔12a和导体12b构成的填充通路孔。此时，布线层22的一部分的导体图案形成在间隙R101的正上方区域。
然后，操作者利用与绝缘层11、12和布线层21、22相同的工序，在基板101的第2面侧依次层叠绝缘层13、布线层23、绝缘层15和布线层25，在基板101的第1面侧依次层叠绝缘层14、布线层24、绝缘层16和布线层26。另外，利用与通路孔11a、12a和导体11b、12b相同的工序，在绝缘层13中形成通路孔13a和导体13b，在绝缘层15中形成通路孔15a和导体15b，在绝缘层14中形成通路孔14a和导体14b，在绝缘层16中形成通路孔16a和导体16b。结果，如图10A所示，利用导体11b、13b、15b将布线层21、23、25彼此电连接起来，利用导体12b、14b、16b将布线层22、24、26彼此电连接起来。
另外，布线层21等的形成方法是任意的。例如也可以采用减去法(利用蚀刻进行图案形成的方法)来代替半加成法。
然后，操作者例如利用网版印刷、喷涂、辊涂等，如图10B所示，形成具有开口部31a的阻焊层31和具有开口部32a的阻焊层32。布线层25暴露于开口部31a，布线层26暴露于开口部32a。
然后，操作者在将焊锡膏涂覆到例如开口部31a、32a处后，利用回流焊等热处理使该焊锡膏固化，从而分别形成外部连接端子31b、32b(参照图1)。外部连接端子31b与布线层25电连接，外部连接端子32b与布线层26电连接。
利用上述工序获得上述图1所示的线路板10。
采用本实施方式的线路板10，能够抑制由应力引发的线路板的性能下降。另外，能够实现电子零件200的微间距化。另外，在连接可靠性等方面能够提高线路板10的品质。
采用本实施方式的线路板10的制造方法，能够利用简单的工作制造线路板10。
以上，说明了本发明的实施方式的线路板及其制造方法，但本发明并不限定于上述实施方式。例如也可以像下述那样地变形而实施本发明。
例如如图11所示，也可以不仅利用多个层构成第1面侧的绝缘层12，而且还利用多个层构成第2面侧的绝缘层11。在该图11的例子中，在第2面侧的布线层21、23、25中从基板101看去位于最下层的布线层21(第2导体层)与基板101之间，具有由彼此不同的材料构成的绝缘层111、112(第2绝缘层)。并且，在基板101与电子零件200之间的间隙R101中除了填充用于构成绝缘层121的材料以外，还填充用于构成绝缘层111、112(第2绝缘层)中位于最下层的绝缘层111(第2下层侧绝缘层)的材料。例如可以在间隙R101中填充了一种材料后，填充另一种材料，由此来制造该种线路板。采用上述构造，能够用构成绝缘层111、121的材料从两面覆盖电子零件200的周围。
也可以利用3层以上的层构成绝缘层11、12。例如如图12所示，也可以利用由彼此不同的材料构成的绝缘层121、122、123的3层构造来构成绝缘层12。在该情况下，优选在3个层中，位于最下层的绝缘层121的热膨胀系数最小。
在上述实施方式中，将低CTE的绝缘层121配置在电子零件200的用于形成焊盘200a(连接端子)的第1面侧，但本发明并不限定于此。例如如图13所示，也可以降低第2面侧的绝缘层111的CTE。但是，在抑制电子零件200的连接端子(焊盘200a)附近的连接不良的方面，优选降低连接端子侧(第1面侧)的绝缘层121的CTE。
在上述实施方式中，通过使无机填料的含量不同，使构成绝缘层12的2层材料、即绝缘层121的材料与绝缘层122的材料不同。但本发明并不限定于此，至少绝缘层121和绝缘层122是由彼此不同的材料构成的情况下，通过分别不同地调整绝缘层121、122的特性，能够同时实现确保布线层22的密合性和改善绝缘层12的用于形成精细图案(微细布线)的特性。例如也可以使除无机填料以外的添加剂的含量不同。另外，也可以将上述作为绝缘层11～16的材料列举的材料之一作为绝缘层121的材料，将另一材料作为绝缘层122的材料。
在上述实施方式中，在不脱离本发明的主旨的范围内可以任意地改变各孔的位置、尺寸或形状、或者各层的材质、尺寸、图案或层数等。
例如也可以在形成了图10A所示的构造后，进一步继续层叠而形成更多层(例如8层等)的线路板。或者，也可以形成更少层(例如2层、4层等)的线路板。另外，线路板100的各面(第1面和第2面)的层数也可以不同。此外，也可以仅在线路板100的一面(详细而言是芯基板的一面)上形成(层叠)层(布线层、绝缘层)。
未必一定要将布线层22的一部分的导体图案形成在间隙R101的正上方区域。另外，线路板10中的通路孔11a～16a不限定于构成填充通路孔，例如如图14所示，也可以构成保形通路孔。
本发明的线路板也可以是内置有不仅在第1面上具有焊盘、在第2面上也具有焊盘的电子零件的线路板。另外，也可以是内置有多个电子零件的线路板。例如如图15所示，也可以是内置有电子零件201和电子零件202的线路板，电子零件201在用于层叠绝缘层11的第2面侧具有焊盘201a，电子零件202在用于层叠绝缘层12的第1面侧具有焊盘202a。在该情况下，优选分别用多个层构成绝缘层11、12，利用构成绝缘层111的材料(降低了CTE的绝缘材料)覆盖电子零件201的焊盘201a，利用构成绝缘层121的材料(降低了CTE的绝缘材料)覆盖电子零件202的焊盘202a。
电子零件200的种类是任意的。例如除了IC电路等主动零件之外，也可以采用电容器、电阻和线圈等被动零件等等，可以采用任意的电子零件。
在不脱离本发明的主旨的范围内可以任意地改变上述实施方式的工序的内容和顺序。另外，也可以依据用途等省略不必要的工序。
例如在上述实施方式中，通过进行真空层压和加热在电子零件200与基板101之间的间隙R101中填充用于构成绝缘层121的材料，但本发明并不限定于此，也可以利用冲压等其他方法填埋间隙R101。通过进行冲压，使材料自绝缘层121流出而将该材料填充到间隙R101中。
以上说明了本发明的实施方式，但应该理解成：设计上的设置方法、因其他因素的影响而必须进行的各种修改、组合包含在“权利要求”所述的技术方案、“用于实施发明的实施方式”所述的具体例所对应的技术方案的范围中。
工业实用性
本发明的线路板适合用在电子设备的电路基板中。另外，本发明的线路板的制造方法适合用于制造电子设备的电路基板。
附图标记说明
10、线路板；
11、绝缘层(第2绝缘层)；
13、15、绝缘层；
12、绝缘层(第1绝缘层)；
14、16、绝缘层；
11a～16a、通路孔；
11b～16b、导体；
21、布线层(第2导体层和导体图案)；
23、25、布线层；
22、布线层(第1导体层和导体图案)；
24、26、布线层；
31、32、阻焊层；
31b、32b、外部连接端子；
100、线路板(芯基板)；
101、基板；
101a、通孔；
101b、导体膜(通孔导体)；
102a、102b、布线层；
111、绝缘层(第2下层侧绝缘层)；
112、绝缘层(第2上层侧绝缘层)；
121、绝缘层(第1下层侧绝缘层)；
122、123、绝缘层(第1上层侧绝缘层)；
121a、凹陷；
200、201、202、电子零件；
200a、201a、202a、焊盘(连接端子)；
R101、基板与电子零件之间的间隙。

Claims (8)

1.一种线路板，其包括：
基板，将该基板的正反面中的一个面视作第1面，将另一个面视作第2面；
电子零件，其配置在上述基板的内部；
第1导体层，其隔着具有第1下层侧绝缘层和第1上层侧绝缘层的第1绝缘层配置在上述基板的上述第1面侧，
该线路板的特征在于，
上述第1下层侧绝缘层和上述第1上层侧绝缘层由彼此不同的材料构成；
上述第1下层侧绝缘层配置在上述基板的第1面和上述电子零件之上，构成上述第1下层侧绝缘层的材料填充在上述基板与上述电子零件之间的间隙中；
上述第1下层侧绝缘层的热膨胀系数低于上述第1上层侧绝缘层的热膨胀系数；
上述第1下层侧绝缘层的厚度小于上述第1上层侧绝缘层的厚度；
上述第1导体层具有导体图案；
上述电子零件在上述第1面侧的面上具有连接端子；
上述电子零件的上述连接端子和上述导体图案借助贯穿上述第1绝缘层的通路孔电连接；
在上述基板与上述电子零件之间的间隙处，在上述第1下层侧绝缘层的上述第1面侧的面上形成有凹陷，上述第1上层侧绝缘层进入到上述第1下层侧绝缘层的上述凹陷中。
2.根据权利要求1所述的线路板，其特征在于，
上述第1下层侧绝缘层的添加剂的含量和上述第1上层侧绝缘层的添加剂的含量彼此不同。
3.根据权利要求2所述的线路板，其特征在于，
上述添加剂是无机填料；
上述第1下层侧绝缘层的无机填料的含量比上述第1上层侧绝缘层的无机填料的含量多。
4.根据权利要求1～3中任意一项所述的线路板，其特征在于，
该线路板具有隔着第2绝缘层配置在上述基板的上述第2面侧的第2导体层；
上述第2绝缘层由单一材料构成；
上述第1上层侧绝缘层和上述第2绝缘层由彼此相同的材料构成。
5.根据权利要求1～3中任意一项所述的线路板，其特征在于，
该线路板具有隔着第2绝缘层配置在上述基板的上述第2面侧的第2导体层，该第2绝缘层具有第2下层侧绝缘层和第2上层侧绝缘层；
上述第2下层侧绝缘层和上述第2上层侧绝缘层由彼此不同的材料构成；
上述第2下层侧绝缘层配置在上述基板的第2面和上述电子零件之上，在上述基板与上述电子零件之间的间隙中，除了填充有构成上述第1下层侧绝缘层的材料，还填充有构成上述第2下层侧绝缘层的材料。
6.根据权利要求1～3中任意一项所述的线路板，其特征在于，
在上述基板中形成有通孔；
构成上述第1下层侧绝缘层的材料填充在上述通孔中。
7.一种线路板的制造方法，其特征在于，
该方法包括下述步骤：
准备将正反面中的一个面视作第1面且将另一个面视作第2面的基板；
将电子零件配置在上述基板的内部；
在上述基板的上述第1面之上形成下层侧绝缘层；
将构成上述下层侧绝缘层的材料填充在上述基板与上述电子零件之间的间隙中；
在上述下层侧绝缘层的上述第1面侧的面上形成由与上述下层侧绝缘层不同的材料构成的上层侧绝缘层；
在上述上层侧绝缘层的上述第1面侧的面上形成导体层；
该方法还包括下述步骤：
形成贯穿上述下层侧绝缘层和上述上层侧绝缘层的通路孔；
在上述通路孔中形成导体，该导体用于电连接上述电子零件的连接端子和上述导体层的至少一部分；
其中，上述下层侧绝缘层的热膨胀系数低于上述上层侧绝缘层的热膨胀系数；
上述下层侧绝缘层的厚度小于上述上层侧绝缘层的厚度；
在上述基板与上述电子零件之间的间隙处，在上述下层侧绝缘层的上述第1面侧的面上形成有凹陷，上述上层侧绝缘层进入到上述下层侧绝缘层的上述凹陷中。
8.根据权利要求7中任意一项所述的线路板的制造方法，其特征在于，
上述下层侧绝缘层的添加剂的含量和上述上层侧绝缘层的添加剂的含量彼此不同。
CN201080005322.5A 2009-05-29 2010-04-15 线路板及其制造方法 Active CN102293071B (zh)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US18224509P 2009-05-29 2009-05-29
US61/182,245 2009-05-29
US12/566,731 2009-09-25
US12/566,731 US8299366B2 (en) 2009-05-29 2009-09-25 Wiring board and method for manufacturing the same
PCT/JP2010/056780 WO2010137421A1 (ja) 2009-05-29 2010-04-15 配線板及びその製造方法

Publications (2)

Publication Number Publication Date
CN102293071A CN102293071A (zh) 2011-12-21
CN102293071B true CN102293071B (zh) 2014-04-23

Family

ID=43218933

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201080005322.5A Active CN102293071B (zh) 2009-05-29 2010-04-15 线路板及其制造方法

Country Status (6)

Country Link
US (1) US8299366B2 (zh)
JP (1) JP4709325B2 (zh)
KR (1) KR101248713B1 (zh)
CN (1) CN102293071B (zh)
TW (1) TW201105189A (zh)
WO (1) WO2010137421A1 (zh)

Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010040599A (ja) * 2008-07-31 2010-02-18 Sanyo Electric Co Ltd 半導体モジュールおよび半導体装置
KR101022871B1 (ko) * 2009-08-11 2011-03-16 삼성전기주식회사 인쇄회로기판 및 그 제조방법
JP5581519B2 (ja) * 2009-12-04 2014-09-03 新光電気工業株式会社 半導体パッケージとその製造方法
US8642897B2 (en) 2010-10-12 2014-02-04 Ibiden Co., Ltd. Wiring board and method for manufacturing the same
US8780576B2 (en) 2011-09-14 2014-07-15 Invensas Corporation Low CTE interposer
CN104137658B (zh) * 2012-02-23 2017-03-08 京瓷株式会社 布线基板、使用了该布线基板的安装结构体以及布线基板的制造方法
JP2013197136A (ja) * 2012-03-16 2013-09-30 Ngk Spark Plug Co Ltd 部品内蔵配線基板の製造方法
TWI473218B (zh) * 2012-07-26 2015-02-11 Unimicron Technology Corp 穿孔中介板及其製法與封裝基板及其製法
JP2014027212A (ja) * 2012-07-30 2014-02-06 Ibiden Co Ltd プリント配線板
JP2014045071A (ja) * 2012-08-27 2014-03-13 Ibiden Co Ltd プリント配線板及びその製造方法
WO2014054353A1 (ja) * 2012-10-05 2014-04-10 株式会社村田製作所 電子部品内蔵モジュール及び通信端末装置
US9113574B2 (en) * 2012-10-25 2015-08-18 Ibiden Co., Ltd. Wiring board with built-in electronic component and method for manufacturing the same
JP2015038912A (ja) * 2012-10-25 2015-02-26 イビデン株式会社 電子部品内蔵配線板およびその製造方法
KR101420526B1 (ko) * 2012-11-29 2014-07-17 삼성전기주식회사 전자부품 내장기판 및 그 제조방법
KR101420543B1 (ko) * 2012-12-31 2014-08-13 삼성전기주식회사 다층기판
JP2014154594A (ja) * 2013-02-05 2014-08-25 Ibiden Co Ltd 電子部品内蔵配線板
JP6200178B2 (ja) * 2013-03-28 2017-09-20 新光電気工業株式会社 電子部品内蔵基板及びその製造方法
JP6158601B2 (ja) 2013-06-10 2017-07-05 新光電気工業株式会社 配線基板及び配線基板の製造方法
JP6173781B2 (ja) * 2013-06-10 2017-08-02 新光電気工業株式会社 配線基板及び配線基板の製造方法
KR20150009826A (ko) * 2013-07-17 2015-01-27 삼성전자주식회사 소자 내장형 패키지 기판 및 이를 포함하는 반도체 패키지
KR101497230B1 (ko) * 2013-08-20 2015-02-27 삼성전기주식회사 전자부품 내장기판 및 전자부품 내장기판 제조방법
KR101522780B1 (ko) * 2013-10-07 2015-05-26 삼성전기주식회사 전자부품 내장 인쇄회로기판 및 그 제조방법
KR101491606B1 (ko) * 2013-10-14 2015-02-11 대덕전자 주식회사 회로배선판 제조방법
KR101601815B1 (ko) * 2014-02-06 2016-03-10 삼성전기주식회사 임베디드 기판, 인쇄회로기판 및 그 제조 방법
KR102139755B1 (ko) * 2015-01-22 2020-07-31 삼성전기주식회사 인쇄회로기판 및 그 제조방법
JP2016139775A (ja) * 2015-01-26 2016-08-04 京セラ株式会社 配線基板
JP2016219477A (ja) * 2015-05-15 2016-12-22 イビデン株式会社 電子部品内蔵配線板及びその製造方法
KR102005349B1 (ko) * 2016-06-23 2019-07-31 삼성전자주식회사 팬-아웃 반도체 패키지 모듈
US9991219B2 (en) 2016-06-23 2018-06-05 Samsung Electro-Mechanics Co., Ltd. Fan-out semiconductor package module
JP6822192B2 (ja) * 2017-02-13 2021-01-27 Tdk株式会社 電子部品内蔵基板
KR102163059B1 (ko) * 2018-09-07 2020-10-08 삼성전기주식회사 연결구조체 내장기판
DE102020111996A1 (de) 2020-05-04 2021-11-04 Unimicron Germany GmbH Verfahren zur Herstellung einer Leiterplatte und Leiterplatte mit mindestens einem eingebetteten elektronischen Bauteil

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002271033A (ja) * 2001-03-13 2002-09-20 Ibiden Co Ltd プリント配線板及びプリント配線板の製造方法
JP2004031765A (ja) * 2002-06-27 2004-01-29 Ngk Spark Plug Co Ltd 配線基板の製造方法
US6740411B2 (en) * 2001-02-21 2004-05-25 Ngk Spark Plug Co. Ltd. Embedding resin, wiring substrate using same and process for producing wiring substrate using same
JP2005191156A (ja) * 2003-12-25 2005-07-14 Mitsubishi Electric Corp 電気部品内蔵配線板およびその製造方法
CN1874648A (zh) * 2005-06-03 2006-12-06 日本特殊陶业株式会社 布线板以及布线板的制造方法
JP2007049106A (ja) * 2005-08-11 2007-02-22 Sanei Kagaku Kk 平坦化樹脂被覆プリント配線板

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4685979B2 (ja) 2000-02-21 2011-05-18 日本特殊陶業株式会社 配線基板
CN1196392C (zh) * 2000-07-31 2005-04-06 日本特殊陶业株式会社 布线基板及其制造方法
JP2003152317A (ja) * 2000-12-25 2003-05-23 Ngk Spark Plug Co Ltd 配線基板
US6512182B2 (en) * 2001-03-12 2003-01-28 Ngk Spark Plug Co., Ltd. Wiring circuit board and method for producing same
US8076782B2 (en) * 2002-04-01 2011-12-13 Ibiden Co., Ltd. Substrate for mounting IC chip
US7404680B2 (en) * 2004-05-31 2008-07-29 Ngk Spark Plug Co., Ltd. Optical module, optical module substrate and optical coupling structure
CN100508701C (zh) * 2004-10-22 2009-07-01 株式会社村田制作所 复合多层基板及其制造方法
JP4504798B2 (ja) * 2004-12-16 2010-07-14 パナソニック株式会社 多段構成半導体モジュール
JP4497548B2 (ja) 2006-03-28 2010-07-07 日本特殊陶業株式会社 配線基板
KR100704936B1 (ko) * 2005-06-22 2007-04-09 삼성전기주식회사 전자부품 내장 인쇄회로기판 및 그 제작방법
CN101331605A (zh) * 2005-12-15 2008-12-24 松下电器产业株式会社 电子部件内置模块和其制造方法
JP4648230B2 (ja) 2006-03-24 2011-03-09 日本特殊陶業株式会社 配線基板の製造方法
TWI407870B (zh) * 2006-04-25 2013-09-01 Ngk Spark Plug Co 配線基板之製造方法
US7808799B2 (en) * 2006-04-25 2010-10-05 Ngk Spark Plug Co., Ltd. Wiring board
US20080239685A1 (en) * 2007-03-27 2008-10-02 Tadahiko Kawabe Capacitor built-in wiring board
US7936567B2 (en) * 2007-05-07 2011-05-03 Ngk Spark Plug Co., Ltd. Wiring board with built-in component and method for manufacturing the same
US8314343B2 (en) * 2007-09-05 2012-11-20 Taiyo Yuden Co., Ltd. Multi-layer board incorporating electronic component and method for producing the same
JP4551468B2 (ja) 2007-09-05 2010-09-29 太陽誘電株式会社 電子部品内蔵型多層基板
US8618669B2 (en) * 2008-01-09 2013-12-31 Ibiden Co., Ltd. Combination substrate
JP5262188B2 (ja) * 2008-02-29 2013-08-14 富士通株式会社 基板
US8130507B2 (en) * 2008-03-24 2012-03-06 Ngk Spark Plug Co., Ltd. Component built-in wiring board
WO2009147936A1 (ja) * 2008-06-02 2009-12-10 イビデン株式会社 多層プリント配線板の製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6740411B2 (en) * 2001-02-21 2004-05-25 Ngk Spark Plug Co. Ltd. Embedding resin, wiring substrate using same and process for producing wiring substrate using same
JP2002271033A (ja) * 2001-03-13 2002-09-20 Ibiden Co Ltd プリント配線板及びプリント配線板の製造方法
JP2004031765A (ja) * 2002-06-27 2004-01-29 Ngk Spark Plug Co Ltd 配線基板の製造方法
JP2005191156A (ja) * 2003-12-25 2005-07-14 Mitsubishi Electric Corp 電気部品内蔵配線板およびその製造方法
CN1874648A (zh) * 2005-06-03 2006-12-06 日本特殊陶业株式会社 布线板以及布线板的制造方法
JP2007049106A (ja) * 2005-08-11 2007-02-22 Sanei Kagaku Kk 平坦化樹脂被覆プリント配線板

Also Published As

Publication number Publication date
WO2010137421A1 (ja) 2010-12-02
TW201105189A (en) 2011-02-01
JP4709325B2 (ja) 2011-06-22
US8299366B2 (en) 2012-10-30
KR101248713B1 (ko) 2013-04-02
US20100300737A1 (en) 2010-12-02
CN102293071A (zh) 2011-12-21
KR20110036139A (ko) 2011-04-06
JPWO2010137421A1 (ja) 2012-11-12

Similar Documents

Publication Publication Date Title
CN102293071B (zh) 线路板及其制造方法
KR101102220B1 (ko) 반도체소자 내장 프린트 배선판 및 그 제조 방법
US8642897B2 (en) Wiring board and method for manufacturing the same
US9773747B2 (en) Wiring substrate and method for manufacturing wiring subtrate
US20100224397A1 (en) Wiring board and method for manufacturing the same
US9288910B2 (en) Substrate with built-in electronic component and method for manufacturing substrate with built-in electronic component
GB2437465A (en) Multilayer wiring board, method for manufacturing such multilayer wiring board, and semiconductor device, and electronic device using multilayer wiring board
KR101516072B1 (ko) 반도체 패키지 및 그 제조 방법
JP6795137B2 (ja) 電子素子内蔵型印刷回路基板の製造方法
CN103843471A (zh) 多层布线基板及其制造方法
JP2006339482A (ja) 配線基板及びその製造方法
US20140360760A1 (en) Wiring substrate and manufacturing method of wiring substrate
US20130139382A1 (en) Printed circuit board having electro component and manufacturing method thereof
JP2007266197A (ja) 配線基板
CN101777548B (zh) 内埋芯片基板及其制作方法
KR100536315B1 (ko) 반도체 패키지 기판 및 그 제조 방법
KR102052761B1 (ko) 칩 내장 기판 및 그 제조 방법
KR100441253B1 (ko) 범프를 이용한 다층인쇄회로기판의 제조방법
US10051736B2 (en) Printed wiring board and method for manufacturing printed wiring board
KR100601476B1 (ko) 메탈코어를 이용한 패키지 기판 및 그 제조방법
US20230335506A1 (en) Electronic packaging structure and manufacturing method thereof
CN114666995B (zh) 封装基板及其制作方法
CN104604341A (zh) 布线基板及其制造方法
CN107068647A (zh) 电子模块以及其制造方法
US20230335466A1 (en) Electronic packaging structure and manufacturing method thereof

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant