CN102254933A - Pn结隔离结构及其形成方法 - Google Patents

Abstract

本发明提供了一种PN结隔离结构及其形成方法，所述PN结隔离结构包括：P型衬底；位于所述P型衬底上的N型外延层；贯穿所述N型外延层的沟槽，所述沟槽的底部暴露出所述P型衬底；填充在所述沟槽中的P型半导体层。本发明有利于减小占用的芯片面积，而且工艺简单，可控性好。

Description

PN结隔离结构及其形成方法

技术领域

本发明涉及半导体器件以及半导体工艺技术领域，尤其涉及一种PN结隔离结构及其形成方法。

背景技术

PN结隔离结构是半导体技术中广泛应用的一种隔离结构，主要应用于双极型集成电路制造工艺中。图1示出了现有技术中的一种PN结隔离结构，主要包括：P型衬底101；形成于P型衬底101上的锑埋层102；N型外延层104；位于P型衬底101和N型外延层104中的下隔离区103；位于N型外延层104中的上隔离区105，上隔离区105和下隔离区103上下相接，二者的掺杂类型都是P型。P型掺杂的上隔离区105和下隔离区103与N型外延层104之间形成了PN结，从而将N型外延层104分隔为多个彼此隔离的隔离岛，各隔离岛作为器件区，后续可以在其上形成各种半导体器件。

现有技术中，如图1所示的PN结隔离结构的形成方法主要包括：提供轻掺杂的P型衬底101；氧化、光刻、刻蚀后形成锑埋层102的图形窗口；进行离子注入、退火形成梯埋层102；使用氢氟酸去除梯埋层102退火推进时形成的氧化层；在P型衬底101上形成注入掩膜氧化层，然后进行光刻、刻蚀、硼注入，退火氧化，形成下隔离区103；之后外延生长形成N型外延层104；在N型外延层104上形成注入掩膜氧化层，然后进行光刻、刻蚀、硼注入并退火氧化，形成上隔离区105。为了使得上隔离区105和下隔离区103上下对接，在形成上隔离区105过程中的硼注入之后需要进行长时间的高温退火，使得上隔离区105向下扩散；此外在外延生长形成N型外延层104以及形成上隔离区105的退火过程中，下隔离区103也会同时向上扩散至N型外延层104中，最终使得二者上下对接。

但是，为了能够使上隔离区105和下隔离区103扩散后上下对接，需要进行长时间的高温退火，在上下扩散的同时，上隔离区105和下隔离区103也会产生严重的横向扩散，导致其占用大量的芯片面积。

发明内容

本发明要解决的技术问题是提供一种PN结隔离结构及其形成方法，减小占用的芯片面积。

为解决上述技术问题，本发明提供了一种PN结隔离结构，包括：

P型衬底；

位于所述P型衬底上的N型外延层；

贯穿所述N型外延层的沟槽，所述沟槽的底部暴露出所述P型衬底；

填充在所述沟槽中的P型半导体层。

可选地，所述P型半导体层为P型掺杂的多晶硅层或P型掺杂的外延层。

可选地，所述沟槽的特征尺寸为0.4μm至6μm，深度为4μm至50μm，角度为80°至100°。

可选地，所述P型半导体层的掺杂浓度为10¹⁶atom/cm³至10²¹atom/cm³。

可选地，所述P型衬底的表面上还形成有N型埋层，所述N型外延层覆盖所述N型埋层。

本发明还提供了一种PN结隔离结构的形成方法，包括：

提供P型衬底；

在所述P型衬底上形成N型外延层；

对所述N型外延层和P型衬底进行刻蚀以形成沟槽，所述沟槽贯穿所述N型外延层且其底部暴露出所述P型衬底；

在所述沟槽中填充P型半导体层。

可选地，在所述沟槽中填充P型半导体层包括：

在所述沟槽中沉积P型掺杂的多晶硅层；或者，

在所述沟槽中外延生长P型掺杂的外延层。

可选地，所述沟槽的特征尺寸为0.4μm至6μm，深度为4μm至50μm，角度为80°至100°。

可选地，所述P型半导体层的掺杂浓度为10¹⁶atom/cm³至10²¹atom/cm³。

可选地，在所述沟槽中填充P型半导体层之后，所述形成方法还包括：对所述P型半导体衬底进行退火。

可选地，在形成所述P型外延层之前所述形成方法还包括：在所述P型衬底的表面形成N型埋层。

与现有技术相比，本发明具有以下优点：

本发明实施例的PN结隔离结构及其形成方法中，首先在N型外延层上形成沟槽，之后在沟槽中填充P型半导体层，避免了传统的PN结隔离结构形成过程中的热过程长、横向扩散严重、隔离结构占用芯片面积大的问题，而且本实施例的PN结隔离结构中的P型半导体层的掺杂浓度比较均匀。

此外，本发明实施例的PN结隔离结构的形成方法中，只需要一层光罩来形成沟槽，与现有技术中用两层光罩来分别形成下隔离区和上隔离区相比，节省了一层光罩，工艺更加简单。另外，由于省去了下隔离区的形成过程，使得形成N型外延层的外延生长过程更好控制，减小了自掺杂的可能，有利于保证后续形成在隔离岛上的高压管等半导体器件的性能。

附图说明

图1是现有技术中一种PN结隔离结构的剖面结构示意图；

图2是本发明实施例的PN结隔离结构的剖面结构示意图；

图3是本发明实施例的PN结隔离结构的形成方法的流程示意图；

图4至图7是本发明实施例的PN结隔离结构的形成方法中各步骤的剖面结构示意图。

具体实施方式

现有技术的PN结隔离结构的形成过程中，往往是首先分别形成下隔离区和上隔离区，然后通过退火推进使得二者上下对接，但是长时间的退火推进会导致严重的横向扩散，使得PN结隔离结构占用较大的芯片面积。

本发明实施例的PN结隔离结构及其形成方法中，首先在N型外延层上形成沟槽，之后在沟槽中填充P型半导体层，避免了传统的PN结隔离结构形成过程中的热过程长、横向扩散严重、隔离结构占用芯片面积大的问题，而且本实施例的PN结隔离结构中的P型半导体层的掺杂浓度比较均匀。

此外，本发明实施例的PN结隔离结构的形成方法中，只需要一层光罩来形成沟槽，与现有技术中用两层光罩来分别形成下隔离区和上隔离区相比，节省了一层光罩，工艺更加简单。另外，由于省去了下隔离区的形成过程，使得形成N型外延层的外延生长过程更好控制，减小了自掺杂的可能，有利于保证后续形成在隔离岛上的高压管等半导体器件的性能。

下面结合具体实施例和附图对本发明作进一步说明，但不应以此限制本发明的保护范围。

图2示出了本实施例所提供的PN结隔离结构的剖面结构示意图，包括：P型衬底201；位于P型衬底201上的N型外延层203；贯穿N型外延层203的沟槽，该沟槽的底部暴露出P型衬底201；填充在该沟槽中的P型半导体层205。此外，P型衬底201的表面上还形成有N型埋层202，N型外延层203覆盖N型埋层202，具体的，N型埋层202可以是锑埋层等。

P型衬底201可以是P型掺杂的硅衬底、锗硅衬底、III-V族元素化合物衬底、或绝缘体上硅结构，或本领域技术人员公知的其他半导体材料衬底，其中掺杂有P型离子，如硼、铟等。本实施例中P型衬底201是轻掺杂的P型的硅衬底。

P型半导体层205可以是P型掺杂的多晶硅层或P型掺杂的外延层，其掺杂浓度为10¹⁶atom/cm³至10²¹atom/cm³。P型半导体成205所填充的沟槽的特征尺寸(CD，Critical Dimension)为0.4μm至6μm，深度为4μm至50μm，角度为80°至100°，该角度指的是沟槽侧壁与P型衬底201的表面间的夹角。

图3示出了本实施例的PN结隔离结构的形成方法的流程示意图，包括：

步骤S21，提供P型衬底；

步骤S22，在所述P型衬底上形成N型外延层；

步骤S23，对所述N型外延层和P型衬底进行刻蚀以形成沟槽，所述沟槽贯穿所述N型外延层且其底部暴露出所述P型衬底；

步骤S24，在所述沟槽中填充P型半导体层。

图4至图7示出了本实施例的PN结隔离结构的形成方法中各步骤的剖面结构示意图，下面结合图3和图4至图7对本实施例进行详细说明。

结合图3和图4，执行步骤S21，提供P型衬底201。P型衬底201可以是P型掺杂的各种半导体衬底，如硅衬底、锗硅衬底、III-V族元素化合物衬底、或本领域技术人员公知的其他半导体衬底，本实施例中具体为轻掺杂的P型硅衬底。

本实施例中还在P型衬底201的表面形成N型埋层202，具体可以是锑埋层等。N型埋层202的形成过程可以包括：对P型衬底201的表面进行氧化、光刻和刻蚀，形成N型埋层202的注入窗口；之后进行离子注入(注入的离子可以是锑离子)、退火形成N型埋层202；然后使用氢氟酸溶液去除N型埋层202推进的氧化层。

结合图3和图5，执行步骤S22，在P型衬底201上形成N型外延层203。N型外延层203的形成方法可以是外延生长，在外延生长的过程中引入N型掺杂离子，如磷、砷等，本实施例中形成的N型外延层203覆盖P型衬底201和N型埋层202的表面。

由于在外延生长形成N型外延层203之前，省去了现有技术中形成P型掺杂的下隔离区的过程，因而使得外延生长工艺更好控制，减少了自掺杂的可能，有利于改善后续形成在隔离岛上的高压管等半导体器件的性能。

结合图3和图6，执行步骤S23，对N型外延层203和P型衬底201进行刻蚀以形成沟槽204，沟槽204贯穿N型外延层203且其底部暴露出P型衬底201。沟槽204的特征尺寸为0.4μm至6μm，深度为4μm至50μm，角度为80°至100°。

具体的，刻蚀形成沟槽204的过程可以包括：在N型外延层203上形成掩膜氧化层；对掩膜氧化层进行光刻、刻蚀、剥胶等工艺，定义出沟槽204的图形；以图形化后的掩膜氧化层为掩膜，对N型外延层203和P型衬底201进行反应离子刻蚀(RIE)，从而形成沟槽204；然后将图形化后的掩膜氧化层去除，去除方法可以是使用氢氟酸溶液的湿法刻蚀等。

结合图3和图7，执行步骤S24，在沟槽中填充P型半导体层205，P型半导体层205可以是P型掺杂的多晶硅层或P型掺杂的外延层，其掺杂浓度为10¹⁶atom/cm³至10²¹atom/cm³。

具体的，P型半导体层205的形成方法可以包括：在沟槽中沉积P型掺杂的多晶硅层，具体沉积方法可以是低压化学气相沉积(LPCVD)等，沉积过程中可以引入P型离子以进行掺杂；之后对沉积形成的P型掺杂的多晶硅层进行平坦化，去除覆盖在N型外延层203表面上的部分P型掺杂的多晶硅层。或者，在其他具体实施例中，P型半导体层205的形成方法还可以是：在沟槽中外延生长形成P型掺杂的外延层，外延生长过程中可以引入P型离子以进行掺杂；之后对形成的P型掺杂的外延层进行平坦化，去除覆盖在N型外延层203表面上的那部分P型掺杂的外延层。

在形成P型半导体层205之后，还可以对其进行退火。本实施例的PN结隔离结构是形成贯穿N型外延层203的沟槽后填充P型半导体层205形成的，因而不需要进行长时间的高温退火来进行推进，其占用的芯片面积基本上就是刻蚀沟槽时沟槽开口的面积，并不会产生严重的横向扩散。而且由于P型半导体层205是沉积或外延生长形成的，与现有技术中注入和退火推进的方式相比，其掺杂浓度更加均匀。

此外，由于本实施例的PN结隔离结构是通过一次刻蚀加一次填充来实现的，因此只需要刻蚀沟槽时的一层光罩，与现有技术相比可以省去一层光罩，工艺更加简单。

仍然参考图7，P型半导体层205和N型外延层203之间形成了PN结，从而将外延层203分割成多个相互隔离的隔离岛，之后可以在各个隔离岛上形成各种半导体器件，如高压管等。

本发明虽然以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以做出可能的变动和修改，因此本发明的保护范围应当以本发明权利要求所界定的范围为准。

Claims (11)

1.一种PN结隔离结构，其特征在于，包括：

P型衬底；

位于所述P型衬底上的N型外延层；

贯穿所述N型外延层的沟槽，所述沟槽的底部暴露出所述P型衬底；

填充在所述沟槽中的P型半导体层。

2.根据权利要求1所述的PN结隔离结构，其特征在于，所述P型半导体层为P型掺杂的多晶硅层或P型掺杂的外延层。

3.根据权利要求1所述的PN结隔离结构，其特征在于，所述沟槽的特征尺寸为0.4μm至6μm，深度为4μm至50μm，角度为80°至100°。

4.根据权利要求1所述的PN结隔离结构，其特征在于，所述P型半导体层的掺杂浓度为10¹⁶atom/cm³至10²¹atom/cm³。

5.根据权利要求1所述的PN结隔离结构，其特征在于，所述P型衬底的表面上还形成有N型埋层，所述N型外延层覆盖所述N型埋层。

6.一种PN结隔离结构的形成方法，其特征在于，包括：

提供P型衬底；

在所述P型衬底上形成N型外延层；

对所述N型外延层和P型衬底进行刻蚀以形成沟槽，所述沟槽贯穿所述N型外延层且其底部暴露出所述P型衬底；

在所述沟槽中填充P型半导体层。

7.根据权利要求6所述的PN结隔离结构的形成方法，其特征在于，在所述沟槽中填充P型半导体层包括：

在所述沟槽中沉积P型掺杂的多晶硅层；或者，

在所述沟槽中外延生长P型掺杂的外延层。

8.根据权利要求6所述的PN结隔离结构的形成方法，其特征在于，所述沟槽的特征尺寸为0.4μm至6μm，深度为4μm至50μm，角度为80°至100°。

9.根据权利要求6所述的PN结隔离结构的形成方法，其特征在于，所述P型半导体层的掺杂浓度为10¹⁶atom/cm³至10²¹atom/cm³。

10.根据权利要求6所述的PN结隔离结构的形成方法，其特征在于，在所述沟槽中填充P型半导体层之后，还包括：对所述P型半导体衬底进行退火。

11.根据权利要求6所述的PN结隔离结构的形成方法，其特征在于，在形成所述P型外延层之前还包括：在所述P型衬底的表面形成N型埋层。

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