CN102254567A - 存储器***、用于读取储存于存储器单元中的数据的方法 - Google Patents

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Abstract

一种存储器***、用于读取储存于存储器单元中的数据的方法。其中，所述存储器***包括：存储器装置，包括用于储存数据的多个存储器单元，其中所述多个存储器单元包括第一存储器单元；以及控制器，耦接于所述存储器装置，所述控制器用于存取所述存储器装置，其中当读取储存于所述第一存储器单元中的数据时，所述控制器接收代表储存于所述第一存储器单元中的数据的内容的数字信号并检测所述第一存储器单元的电压或电流的电平，以根据所述数字信号获得所述第一存储器单元中储存的数据的内容。本发明的效果之一在于能够降低成本并且减少位错误率。

Description

存储器***、用于读取储存于存储器单元中的数据的方法
技术领域
本发明涉及存储器***，尤其涉及存储器***、用于读取储存于存储器装置的存储器单元中的数据的方法。
背景技术
快闪存储器的非易失性(non-volatility)与于***中的可重程序化性(re-programmability)使其广泛应用于电子产品中，尤其是应用于可携式应用中。
快闪存储器单元的基本结构包括基板(substrate)上的控制栅、漏极扩散区(drain diffusion region)以及源极扩散区。具有控制栅之下的浮动栅(FloatingGate，FG)的晶体管形成电子储存装置。沟道区(channel region)位于浮动栅之下并且隧道氧化绝缘层位于沟道与浮动栅之间。可在隧道氧化层上应用足够高的电场以克服隧道氧化层的能量障壁(energy barrier)。这样，电子流经隧道氧化绝缘层以改变储存于浮动栅中的电子数量。储存于浮动栅中的电子数量决定一个单元的临界(threshold)电压(Vt)。储存于浮动栅中的电子数量越大，临界电压Vt越高。一个单元的临界电压Vt用于代表一个单元储存的数据。
通常地，能够在一个单元中储存一个位数据的快闪存储器称为单层单元(Single Level Cell，SLC)。同时，能够在一个单元中储存不止一个位数据的快闪存储器称为多层单元(Multiple Level Cell，MLC)。MLC的面积效率(areaefficiency)高，因此MLC技术受到很高关注。通过储存2N个离散电平(discretelevel)的临界电压Vt，MLC能够每个单元储存N位数据，因此将单元的大小减小为1/N。MLC能够每个单元储存多位数据使其成为大容量储存应用的最佳候选之一，因为大容量储存应用通常需要更高的密度。
发明内容
有鉴于此，本发明提供存储器***、用于读取储存于存储器装置的存储器单元中的数据的方法。
一种存储器***，其特征在于，所述存储器***包括：存储器装置，包括用于储存数据的多个存储器单元，其中所述多个存储器单元包括第一存储器单元；以及控制器，耦接于所述存储器装置，所述控制器用于存取所述存储器装置，其中当读取储存于所述第一存储器单元中的数据时，所述控制器接收代表储存于所述第一存储器单元中的数据的内容的数字信号并检测所述第一存储器单元的电压或电流的电平，以根据所述数字信号获得所述第一存储器单元中储存的数据的内容。
一种存储器***，其特征在于，所述存储器***包括：存储器装置，包括用于储存数据的多个存储器单元，其特征在于，所述多个存储器单元包括第一存储器单元，并且当读取储存于所述第一存储器单元中的数据时，所述存储器装置检测将要读取的所述第一存储器单元的电压或电流并且产生模拟已检测信号以代表已检测电压或已检测电流；以及控制器，包括：转换器，用于从所述存储器装置接收所述模拟已检测信号并且将所述模拟已检测信号转换为数字信号；适应性电平检测器，根据所述数字信号检测将要读取的所述第一存储器单元的电压或电流的电平以获得所述第一存储器单元中储存的数据的内容；以及错误校正码引擎，用于检查获得的内容中的错误，并且决定发生错误时校正获得的内容中的错误。
一种用于读取储存于存储器装置的存储器单元中的数据的方法，其特征在于，所述用于读取储存于存储器装置的存储器单元中的数据的方法包括：测量用于将所述存储器单元的位线电压放电至参考电压所需的时间以获得测量结果；根据所述测量结果产生模拟已检测信号以代表所述存储器单元的已检测电压或已检测电流；将所述模拟已检测信号转换为数字信号；以及根据所述数字信号检测将要读取的所述存储器单元的电压或电流的电平以获得储存于所述存储器单元中的数据。
本发明的效果之一在于能够降低成本并且减少位错误率。
以下为根据多个图式对本发明的较佳实施例进行详细描述，所属技术领域技术人员阅读后应可明确了解本发明的目的。
附图说明
图1A为SLC NAND快闪存储器的两个状态的分布示意图。
图1B为相关于SLC NAND快闪存储器的控制电压VG的传导晶体管电流IDS的电流电压曲线示意图。
图2A为MLC NAND快闪存储器的四个状态的分布示意图。
图2B为相关于MLC NAND快闪存储器的控制电压VG的传导晶体管电流IDS的电流电压IV曲线示意图。
图3为根据本发明一个实施例的存储器***的示意图。
图4为根据本发明一个实施例的NAND快闪存储器的基本结构的示意图。
图5A为用于映像MLC存储器单元的位的方法的示意图。
图5B为用于映像MLC存储器单元的位的方法的示意图。
图6为根据本发明一个实施例的葛莱码映像规则的示意图。
图7为根据本发明一个实施例的并行检测电路的示意图。
图8为根据本发明第一实施例的方块示意图。
图9为根据本发明第二实施例的方块示意图。
图10为根据本发明实施例的检测电路的方块示意图。
图11A为MLC NAND快闪存储器的四个状态的分布示意图。
图11B为相关于MLC NAND快闪存储器的控制电压的传导晶体管电流IDS的IV曲线示意图。
图12为根据本发明一个实施例的四个状态的放电曲线示意图。
图13为根据本发明一个实施例的四个状态的计数值与闩锁值的示意图。
图14为根据本发明一个实施例的判断临界值表的示意图。
图15为根据本发明一个实施例的用于适应性产生判断临界值的方法示意图。
图16为根据本发明实施例的页面数据的示意图。
图17为根据本发明一个实施例的用于计算专用字符线的闩锁值的分布的直方图的示意图。
图18为根据本发明一个实施例的用于将相同MLC存储器单元的多个位交错至不同ECC单元的方法的示意图。
图19为根据本发明一个实施例的用于将相同MLC存储器单元的多个位交错至不同ECC单元的方法的示意图。
图20A为将BCH码应用于葛莱码的编码方块示意图。
图20B为将BCH码应用于葛莱码的解碼方块示意图。
图21A为根据本发明另一个实施例的将BCH码应用于TCM的编码方块示意图。
图21B为将BCH码应用于TCM的解碼方块示意图。
图22A为根据本发明另一个实施例应用LDPC码的编码方块示意图。
图22B为应用LDPC码至软性决定的解碼方块示意图。
图23为根据本发明另一个实施例存储器装置中检测电路的示意图。
图24为用于在存储器装置中读取存储器单元中储存的数据方法流程示意图。
具体实施方式
下面的实施例仅用来例举本发明的实施态样，以及阐释本发明的技术特征，并非用来限制本发明的范畴。所属技术领域技术人员可依据本发明的精神轻易完成的改变或均等性的安排均属于本发明所主张的范围，本发明的权利范围应以权利要求为准。
广泛应用NAND快闪存储器将数据储存于记忆卡、USB装置以及固态硬盘(Solid State Disk，SSD)中。快闪存储器单元是具有浮动栅的晶体管。电子经由称为热电子注入(hot-electron injection)的处理跳跃至浮动栅之上以程序化快闪存储器单元(设置为逻辑0)。通过量子穿隧(quantum tunneling)将电子从浮动栅拉低以擦除快闪存储器单元(设置为逻辑1)。储存于浮动栅中的电子数量形成单元晶体管的临界电压VT的值，并且通过感测相关于不同临界电压VT的晶体管电流IDS以检测储存的值。图1A为SLC NAND快闪存储器的两个状态(逻辑0与逻辑1)的分布示意图。图1B为相关于SLC NAND快闪存储器的控制电压VG的传导晶体管电流IDS的电流电压(Current-Voltage，IV)曲线示意图。同时，MLC NAND快闪存储器利用多层每单元储存不止一个位数据。当前，MLC NAND快闪存储器装置储存四个逻辑状态每单元，即2位信息每单元，因此降低了之前方法中每位的成本。图2A为MLC NAND快闪存储器的四个状态(逻辑00、逻辑01、逻辑10以及逻辑11)的分布示意图。图2B为相关于MLC NAND快闪存储器的控制电压VG的传导晶体管电流IDS的电流电压IV曲线示意图。
图3为根据本发明一个实施例的存储器***300的示意图。存储器***300包括控制器301以及存储器装置302。存储器装置302可包括用于储存数据的多个存储器单元。根据本发明的一个实施例，存储器装置302可为非易失储存装置，例如NAND快闪存储器。控制器耦接于存储器装置302并且用于管理与存取存储器装置302。控制器302包括存储器313、适应性电平检测器314、错误校正码(Error Correcting Code，ECC)引擎315以及快闪界面316。快闪界面316控制存储器装置302的存取操作。适应性电平检测器314根据从快闪界面316检测的信号检测储存于存储器装置302中的数据。ECC引擎315用于为储存于存储器装置302中的数据提供错误校正。
图4为根据本发明一个实施例的NAND快闪存储器的基本结构的示意图。NAND快闪存储器400可包括多个存储器区块(例如从区块0至区块4095)。每个存储器区块可包括具有多个字符线(word line)的多个NAND串行(string)，其中字符线可例如从WL00至WL31。如图4所示，每个NAND串行包括32个存储器单元，32个存储器单元以串联方式耦接。每个区块中具有相同位指数(index)的NAND串行耦接于相同的位线(例如位线0至位线32767，并且位线0至位线32767可以串行方式耦接)。
图5A与图5B为用于映像MLC存储器单元的位的两种不同方法的示意图。以2位MLC存储器单元为例，如图5A所示，当读取数据或将数据写入MLC存储器单元时，第一映像方法将多个位交错(interleave)至不同的页面。因此，同时仅能存取一个位。如图5B所示，第二映像方法将MLC存储器单元的所有位映像至相同的页面，使得同时可以读取或写入MLC存储器单元的多个位。也就是说，在一个存取操作中，可以同时存取MLC存储器单元的多个位。通常常会采用第一映射方法。然而，利用第二映射方法同时存取MLC存储器单元的多个位时会有很多优势，优势包括：(1)提高存取处理量(throughput)；(2)将沟道编码应用至相同MLC存储器单元的位的能力。
图6为根据本发明一个实施例的葛莱码(Gray Code)映像规则的示意图。当临界电压VT中产生误差时，直接映像的结果会导致2位误差(10<->01)。然而，若利用葛莱码映射，则葛莱码映射的结果仅会导致1位误差。因此，当利用葛莱码映射时，可获得额外的编码增益而不产生其他的成本。
然而，同时存取多个位存在一些挑战。最重要的挑战是读取/写入过程的复杂度。举例来说，有两种方法用于读取MLC存储器单元的多个位，包括多次迭代检测(multiple iteration detecting)方法以及并行检测(parallel detecting)方法。多次迭代检测方法利用相同的传感放大器以在每次迭代中检测一个位。通常地，传感放大器耦接于每个位线以检测存储器单元的临界电压。4位MLC存储器单元需要4次迭代。因此对存取处理量中的改进图像很小。并行检测方法利用并行耦接的传感放大器与参考单元以在一次迭代中检测所有位。因此对存取处理量中的改进图像显著。
图7为根据本发明一个实施例的并行检测电路的示意图。为了同时检测两个位，可利用三个参考单元以提供三个不同参考电流/电压，并且可利用三个比较器(未标示)以将由I/V转换器转换的传导电流(也可简称为电流)或临界电压与参考电流/电压进行比较。然而，如图7所示，并行检测方法的缺点在于硬件成本与功率消耗增加。举例来说，当在MLC存储器单元中储存不止2位时(例如3位或4位每单元MLC存储器单元，即MLC3X或MLC4X)，用于区分储存位的参考电压的数量显著的提高了，导致硬件成本和功率消耗增加。另外，由于增加的位数量使得每个参考电压电平之间的距离很窄，所以位错误率增加了。另外，因为需要更强大的容错(error-tolerance)与误差校正方法以降低程序化扰乱(program disturb)、读取扰乱以及邻近存储器单元干扰的图像，因此非常需要一种新型的电压/电流检测方法与ECC结构以解决上述问题，尤其是当实施图5B所示的多位存取技术时。
根据本发明一个实施例，当读取储存于存储器单元中的数据时，可将存储器单元的已检测临界电压或通过将栅极电压应用于存储器单元而传导的电流从模拟转换为数字，以用数字格式代表。本发明实施例中，控制器可接收代表存储器单元的已检测电压或传导电流的数字信号。数字信号承载数字检测结果用于进一步在数字域中解碼以及误差校正，以恢复储存于存储器单元中的数据的内容。下面详细介绍电压/电流检测方法与ECC结构。
根据本发明第一实施例，存储器装置与控制器之间有数字界面。可由存储器装置将模拟已检测电压或传导电流转换为数字信号，并且控制器接收数字信号中承载的数字检测结果以及根据数字信号检测存储器单元的电压电平或传导电流电平以获得数据的内容。图8为根据本发明第一实施例的方块示意图。根据第一实施例，当读取储存于存储器单元821中的数据时，存储器装置802可检测存储器单元821的临界电压或传导电流ID并且产生模拟已检测信号以代表已检测电压或传导电流。请注意，可能有多个检测存储器单元的临界电压或传导电流的不同实施方式。举例来说，存储器装置802可直接检测临界电压或应用栅极电压以检测存储器单元821的传导电流并且之后经由图8所示电流至电压(Current to Voltage，I/V)转换器822将已检测电流转换为相应的电压。因此并不应限制本发明的范围。如图8所示，存储器装置802包括模拟至数字转换器(Analog to Digital Converter，ADC)823，ADC 823将模拟已检测信号转换为数字信号。本发明实施例中，ADC 823利用8位代表数字转换结果。然而，ADC结果可由不同数量的位来代表，本发明并非以此为限制。
控制器801的适应性电平检测器814根据数字信号检测存储器单元821的电压电平或传导电流电平，以获得储存于存储器单元821中的数据的内容。当需要时，适应性电平检测器814将获得的内容与软错误(soft error)传递至ECC引擎815用于校正获得的内容中的错误，其中软错误会在后面详细描述。
图9为根据本发明第二实施例的方块示意图。根据本发明第二实施例，存储器装置与控制器之间有模拟界面。当读取储存于存储器单元921中的数据时，存储器装置902可检测存储器单元921的临界电压或传导电流ID并且产生模拟与差动已检测信号对ana_p与ana_n以代表已检测电压或传导电流。存储器装置902包括I/V转换器922。控制器901接收模拟与差动已检测信号对ana_p与ana_n。控制器901包括ADC 916、适应性电平检测器914以及ECC引擎915，其中ADC 916将模拟与差动已检测信号对ana_p与ana_n转换为数字信号。接收数字信号后，适应性电平检测器914根据数字信号检测存储器单元921的电压电平或传导电流电平，以获得储存于存储器单元921中的数据的内容，并且当需要时将获得的内容与软错误传递至ECC引擎915用于校正获得的内容中的错误。
图10为根据本发明实施例的检测电路的方块示意图。如图10所示，检测电路100-1至100-n包括于存储器装置(例如存储器装置302或存储器装置802)中，用于检测存储器单元的电压或传导电流并且产生数字信号。本发明第一实施例中，检测电路100-1至100-n中的每一个耦接于位线(位线0至位线n)其中之一用于检测存储器单元的临界电压或传导电流。存储器装置可进一步包括计数器104，计数器104耦接于检测电路100-1至100-n用于当控制器(例如控制器301或控制器801)开始读取储存于存储器单元中的数据时计数一个值。根据本发明一个实施例，计数器104可为葛莱码计数器以进一步减少每个已计数值的过渡边界中产生的错误。每个检测电路可包括闩锁(latch)、比较器以及I/V转换器。I/V转换器103-1至103-n将每个存储器单元的传导电流ID转换为相应的已检测电压。比较器102-1至102-n将相应的存储器单元的已检测电压与参考电压Vcmp进行比较。请注意，本发明其他实施例中，可省略I/V转换器并且比较器可为电流比较器，并且电流比较器可直接将相应存储器单元的传导电流与参考电流进行比较，本发明并非以此为限制。闩锁101-1至101-n分别耦接于计数器104以及比较器102-1至102-n，闩锁101-1至101-n接收相应比较器的比较结果作为闩锁致能信号“en”，并且当比较结果显示将要读取的存储器单元的电压或传导电流比参考电压或参考电流小时，锁住由计数器计数的值，例如锁住由计数器计数的电流值。
根据本发明第一实施例，每个位线中的寄生电容的电荷由将被读取的相应存储器单元中的传导晶体管电流IDS放电。通过测量用于将相应存储器单元的位线电压放电至参考电压Vcmp所需的时间来达到传导电流或电压的检测。若将相应存储器单元的位线电压放电至参考电压Vcmp所需的测量时间长，则意味着相应存储器单元的临界电压高或传导晶体管电流IDS小。图11A为MLC NAND快闪存储器的四个状态(逻辑00、逻辑01、逻辑10以及逻辑11)的分布示意图。图11B为相关于MLC NAND快闪存储器的控制电压的传导晶体管电流IDS的IV曲线示意图。
图12为根据本发明一个实施例的四个状态的放电曲线示意图。在相同的栅极电压VG下，储存数据11的存储器单元传导大的电流IDS(如第11图所示)。因此，当在储存四个不同状态(逻辑00、逻辑01、逻辑10以及逻辑11)的存储器单元中进行比较时，将储存数据11的存储器单元的位线电压放电至参考电压Vcmp所需的时间T11-最短。
图13为根据本发明一个实施例的四个状态的计数值与闩锁值的示意图。如前所述，当比较结果显示将要读取的存储器单元的电压或传导电流比参考电压或电流小时，每个检测电路中的闩锁锁住由计数器计数的电流值。因此，通过区分闩锁值可获得相应存储器单元中储存的数据的内容(例如逻辑00、逻辑01、逻辑10以及逻辑11)。
根据本发明第一实施例，检测电路可输出闩锁值作为数字信号，并且适应性电平检测器(例如适应性电平检测器314或适应性电平检测器814)。可根据数字信号检测存储器单元的电压电平或传导电流电平，以获得存储器单元中储存的数据的内容。适应性电平检测器可根据多个预设判断临界值(decision threshold)检测存储器单元的电压电平或传导电流电平。因为不同字符线的默认判断临界值可能不同，适应性电平检测器可通过查找判断临界值表来补偿字符线之间的不同，其中判断临界值表记录相关于不同字符线的多个判断临界值。图14为根据本发明一个实施例的判断临界值表的示意图。判断临界值表可由存储器单元的字符线号码(或页面号码)进行索引。如图14所示，判断临界值表包括32行，每行用于为相应的字符线储存15个判断临界值(判断临界值V00至判断临界值V14)。此实施例中，每个存储器单元储存4位数据。因此，需要15个判断临界值以检测每个存储器单元的电压电平或电流电平。请注意，这里的字符线与判断临界值的数量仅用来举例，本发明并非以此为限制。
根据本发明的一个实施例，判断临界值表可储存于存储器313中。另外，为了补偿从每个存储器单元到检测点的位线长度中的不同，适应性电平检测器也可查找储存于存储器313中的位线长度补偿表。位线长度补偿表记录相关于不同位线的补偿值。图15为根据本发明一个实施例的用于适应性产生判断临界值的方法示意图。适应性电平检测器根据存储器单元的区块号码与字符线号码(或页面号码)分别查找位线长度补偿表1501与判断临界值表1502，以获得判断临界值与补偿值。适应性电平检测器进一步接收承载闩锁值的数字信号并且根据判断临界值、补偿值以及数字信号检测存储器单元的电压电平或传导电流电平。
根据本发明的一个实施例，可通过检测预设学习序列(learning sequence)来获得判断临界值表与位线长度补偿表。图16为根据本发明实施例的页面数据的示意图。页面数据包括具有16个4-位预设数据的学习序列。请注意，可重复学习序列多次以获得更准确的判断临界值与补偿值。另外，在ECC解码与错误校正之后，也可根据存储器中储存的数据更新判断临界值表与位线长度补偿表。
根据本发明一个实施例，控制器可进一步产生直方图用于计算不同字符线的数字信号的不同值的分布，并且根据直方图动态地更新判断临界值表。图17为根据本发明一个实施例的用于计算专用字符线的闩锁值的分布的直方图的示意图。根据图17所示的直方图可获得用于区分储存于存储器单元中的不同内容的判断临界值。另外，数字信号中承载的闩锁值是获得的内容的标准化概率也可通过直方图获得。举例来说，如图17所示，当闩锁值是A时，闩锁值A为逻辑1111的概率是50％，并且当闩锁值是B时，闩锁值B为逻辑1111的概率是10％。适应性电平检测器可将闩锁值的概率作为软错误提供至ECC引擎用于进一步的ECC解碼。
为了在同时存取多个位时进一步提高ECC能力，提出一种新型的ECC结构。根据本发明的实施例，并非如图5A所示将MLC存储器单元的多个位交错至不同的页面，而是在相同的页面中配置MLC存储器单元的多个位以同时存取多个位。然而，为了进一步提高ECC能力，将相同MLC存储器单元的多个位交错至不同ECC单元，其中不同ECC单元包括于ECC引擎中(例如ECC引擎315、ECC引擎815或ECC引擎915)。图18与图19分别为根据本发明一个实施例的用于将相同MLC存储器单元的多个位交错至不同ECC单元的两个方法的示意图。实施例中每个MLC存储器单元储存4位数据。
如图18所示，当将如图6所示葛莱码映像应用于MLC存储器单元的数据位b0-至b3时，可通过将第一位b0传递至第一ECC单元0、将第二位b1传递至第二ECC单元1......等等，来执行多个位交错。同时，当未应用葛莱码映像时，可如图19所示通过将第一MLC存储器单元的第一位b0、第二MLC存储器单元的第二位b1、第三MLC存储器单元的第三位b2以及第四MLC存储器单元的第四位b3传递至第一ECC单元0、将第一MLC存储器单元的第二位b1、第二MLC存储器单元的第三位b2以及第三MLC存储器单元的第四位b3以及第四MLC存储器单元的第一位b0传递至第二ECC单元1......等等，来执行多个位交错。请注意，这里利用4位MLC存储器单元用于简单描述交错概念。所属技术领域技术人员可依据本发明的精神轻易完成的改变或均等性的安排均属于本发明所主张的范围，本发明并非以此为限制。
根据本发明的实施例，ECC引擎(例如ECC引擎315、ECC引擎815或ECC引擎915)可应用多种不同编码方案。图20A为将博斯-查德胡里-霍昆格姆(Bose，Ray-Chaudhuri Hocquenghem，BCH)码应用于葛莱码的编码方块示意图。图20B为将BCH码应用于葛莱码的解碼方块示意图。本发明实施例中，ECC单元可为应用BCH编码方案的BCH ECC单元。BCH码在1959年由霍昆格姆发明并在1960年由博斯和查德胡里独立发明。
BCH码的主要优势在于它们可经由称为症状解码(syndrome decoding)的很好的代数方法而解碼。根据本发明的实施例，如图20A所示，数据由BCHECC单元进行BCH编码并且葛莱码用于二进制转换后，将数据程序化至存储器单元。当从存储器装置读取数据时，执行反转过程(reverse process)，其中首先将数据二进制转换为葛莱码并且接码BCH编码。本发明一些实施例中，ECC引擎包括葛莱码至二进制转换器、二进制至葛莱码转换器以及多个BCH ECC单元。
图21A为根据本发明另一个实施例的将BCH码应用于网格编码调制(Trellis Coded Modulation，TCM)的编码方块示意图。图21B为将BCH码应用于TCM的解碼方块示意图。网格编码解调是由Gottfried Ungerboeck发明的应用于电信中的调制方案，而本发明的实施例中利用由安德鲁维特比(Andrew Viterbi)发明的维特比解码算法来解码TCM。根据本发明的实施例，如图21A所示，数据由BCH ECC单元BCH编码之后，交错数据、网格编码调制数据并接着将数据程序化至存储器单元。当从存储器装置读取数据时，由适应性电平检测器检测的电平被输出至维特比解码器用于网格编码解调。解调结果由BCH ECC单元进行解交错并且BCH解码。利用网格编码调制的优势在于，当MLC可识别电平的数量不是2的整数幂时(例如19个电平而不是16个电平)，网格编码调制可以充分利用每个可识别MLC电平。本发明一些实施例中，ECC引擎包括网格编码调制器、维特比解码器以及多个BCHECC单元。
图22A为根据本发明另一个实施例应用低密度奇偶校验码(Low DensityParity Check code，LDPC code)的编码方块示意图。图22B为应用LDPC码至软性决定的解碼方块示意图。LDPC是应用于噪声沟道上高效传输(例如10GBase-T以太网络)中的线性错误校正码，并且LDPC允许噪声上边界接近理论最大值以保持期望的信息的小错误概率。根据本发明的实施例，如图22A所示，将数据程序化至存储器单元之前将数据进行LDPC编码。当从存储器装置读取数据时，将由适应性电平检测器检测的电平值以及相关于数字信号与判断临界值之间的不同的信息输出至LDPC解码器用于软性决定。根据本发明一个实施例，其中信息可为闩锁值(即数字结果)是适应性电平检测器的一个检测的电平或多个不同检测的电平的概率或多个概率。当错误检查结果指示已解码数据中发生错误时，可利用概率将错误位校正至最可能的值。举例来说，请参考图17，当闩锁值是B时，适应性电平检测器可进一步决定闩锁值B为逻辑1111的概率是10％以及闩锁值B为逻辑1110的概率是5％。可将闩锁值的多个概率作为软错误提供至LDPC解码器用于软性决定以明显地提高错误校正的能力。当错误检查结果决定错误发生时，LDPC解码器可将检测的电平校正至1111，因为与1110相比1111具有最高的概率。
请参考图9，根据本发明第二实施例，存储器装置902与控制器901之间可有模拟界面。控制器901从存储器装置902接收模拟与差动已检测信号对ana_p与ana_n并且将模拟与差动已检测信号对ana_p与ana_n转换为数字信号。图23为根据本发明另一个实施例存储器装置中检测电路2301的示意图。根据本发明第二实施例，检测电路2301可为多对一采样与保持(sampleand hold)加模拟切换。举例来说，当存储器装置包括32768个串行，检测电路2301可为32768对一采样与保持加模拟切换。多对一采样与保持加模拟切换首先检测将要读取的存储器单元的临界电压或传导电流，并接着获得已检测电压或电流。之后，将已检测电压或电流作为模拟与差动已检测信号对ana_p与ana_n输出至控制器。
图24为用于在存储器装置中读取存储器单元中储存的数据方法流程示意图。当读取储存于存储器单元中的数据时，存储器装置首先检测将要读取的存储器单元的电压或传导电流并产生模拟已检测信号以代表已检测电压或已检测传导电流(步骤S2401)。根据本发明一个实施例，通过测量用于将将要读取的存储器单元的位线电压放电至参考电压所需的时间来检测存储器单元的电压或传导电流，并且可相应产生代表将要读取的存储器单元的已检测电压或传导电流的模拟已检测信号。接着，存储器装置或控制器将模拟已检测信号转换为数字信号(步骤S2402)。接着，控制器根据数字信号检测将要读取的存储器单元的电压电平或传导电流电平以获得存储器单元中储存的数据的内容(步骤S2403)。最后，控制器检查获得的内容中的错误并且当决定产生错误时校正获得的内容中的错误(步骤S2404)。根据本发明一个实施例，可根据存储器单元的字符线数量获得将要读取的存储器单元的多个判断临界值(多个判断临界值储存于判断临界值表中)，用于检测将要读取的存储器单元的电压电平或传导电流电平。可进一步根据数字信号与判断临界值之间的不同获得软错误，其中软错误指示数字信号是获得的内容的概率。在错误校正步骤中，可根据之前所述的软错误校正获得的内容中的错误。
上述的实施例仅用来例举本发明的实施态样，以及阐释本发明的技术特征，并非用来限制本发明的范畴。任何所属技术领域技术人员可依据本发明的精神轻易完成的改变或均等性的安排均属于本发明所主张的范围，本发明的权利范围应以权利要求为准。

Claims (20)

1.一种存储器***，其特征在于，所述存储器***包括：
存储器装置，包括用于储存数据的多个存储器单元，其中所述多个存储器单元包括第一存储器单元；以及
控制器，耦接于所述存储器装置，所述控制器用于存取所述存储器装置，其中当读取储存于所述第一存储器单元中的数据时，所述控制器接收代表储存于所述第一存储器单元中的数据的内容的数字信号并检测所述第一存储器单元的电压或电流的电平，以根据所述数字信号获得所述第一存储器单元中储存的数据的内容。
2.根据权利要求1所述的存储器***，其特征在于，所述存储器装置检测将要读取的所述第一存储器单元的电压或电流并且产生模拟已检测信号以代表已检测电压或已检测电流，并且所述存储器装置进一步包括转换器，所述转换器用于将所述模拟已检测信号转换为所述数字信号。
3.根据权利要求1所述的存储器***，其特征在于，所述存储器装置检测将要读取的所述第一存储器单元的电压或电流并且产生模拟与差动已检测信号对以代表已检测电压或已检测电流，并且所述控制器进一步包括转换器，所述转换器用于将所述模拟与差动已检测信号对转换为所述数字信号。
4.根据权利要求1所述的存储器***，其特征在于，所述存储器装置进一步包括：
多个位线，以串行方式耦接；
多个检测电路，每个检测电路耦接于所述多个位线其中之一，并且所述多个检测电路用于检测所述多个存储器单元的电压或电流；以及
计数器，耦接于所述多个检测电路；
其中每个检测电路包括：
比较器，用于将将要读取的所述第一存储器单元的电压或电流与参考电压或参考电流进行比较；以及
闩锁，耦接于所述计数器以及所述比较器的输出，用于接收所述比较器的比较结果并且根据所述比较结果锁住由所述计数器计数的一值；
其中从所述值得到所述数字信号。
5.根据权利要求1所述的存储器***，其特征在于，所述控制器包括：
适应性电平检测器，用于检测将要读取的所述第一存储器单元的电压或电流的电平，以根据所述数字信号获得所述第一存储器单元中储存的数据的内容；以及
错误校正码引擎，用于检查获得的内容中的错误，并且决定发生错误时校正获得的内容中的错误。
6.根据权利要求5所述的存储器***，其特征在于，所述存储器装置进一步包括多个存储器区块，每个存储器区块包括多个字符线，并且每个字符线耦接于所述多个存储器单元，并且所述控制器进一步包括：
存储器，用于储存判断临界值表，所述判断临界值表记录相关于不同字符线的多个判断临界值；
其中所述适应性电平检测器分别根据所述判断临界值表以及将要读取的所述第一存储器单元的字符线数量获得所述多个判断临界值，并且根据所述多个判断临界值与所述数字信号检测将要读取的所述第一存储器单元的电压或电流的电平。
7.根据权利要求6所述的存储器***，其特征在于，所述适应性电平检测器进一步根据所述数字信号与所述多个判断临界值之间的不同提供软错误至所述错误校正码引擎，其中所述软错误指示所述数字信号是获得的内容的概率。
8.根据权利要求1所述的存储器***，其特征在于，每个存储器单元储存不止一个位，并且在读取操作中同时存取相应于一个存储器单元的多个位。
9.根据权利要求5所述的存储器***，其特征在于，所述错误校正码引擎包括多个错误校正码单元，并且每个存储器单元储存不止一个位，并且相应于一个存储器单元的多个位与不同的错误校正码单元交错。
10.根据权利要求5所述的存储器***，其特征在于，所述错误校正码引擎包括葛莱码至二进制转换器、二进制至葛莱码转换器以及多个博斯-查德胡里-霍昆格姆码错误校正码单元。
11.根据权利要求5所述的存储器***，其特征在于，所述错误校正码引擎包括网格编码调制器、维特比解码器以及多个博斯-查德胡里-霍昆格姆码错误校正码单元。
12.根据权利要求6所述的存储器***，其特征在于，所述错误校正码引擎包括低密度奇偶校验码编码器以及低密度奇偶校验码解码器，并且所述适应性电平检测器进一步提供关于所述数字信号与所述多个判断临界值之间的不同的信息。
13.一种存储器***，其特征在于，所述存储器***包括：
存储器装置，包括用于储存数据的多个存储器单元，其特征在于，所述多个存储器单元包括第一存储器单元，并且当读取储存于所述第一存储器单元中的数据时，所述存储器装置检测将要读取的所述第一存储器单元的电压或电流并且产生模拟已检测信号以代表已检测电压或已检测电流；以及
控制器，包括：
转换器，用于从所述存储器装置接收所述模拟已检测信号并且将所述模拟已检测信号转换为数字信号；
适应性电平检测器，根据所述数字信号检测将要读取的所述第一存储器单元的电压或电流的电平以获得所述第一存储器单元中储存的数据的内容；以及
错误校正码引擎，用于检查获得的内容中的错误，并且决定发生错误时校正获得的内容中的错误。
14.根据权利要求13所述的存储器***，其特征在于，所述存储器装置包括多个存储器区块，每个存储器区块包括多个字符线，并且每个字符线耦接于所述多个存储器单元，并且所述控制器进一步包括：
存储器，用于储存判断临界值表，所述判断临界值表记录相关于不同字符线的多个判断临界值；
其中所述适应性电平检测器分别根据所述判断临界值表以及将要读取的所述第一存储器单元的字符线数量获得所述多个判断临界值，并且根据所述多个判断临界值与所述数字信号检测将要读取的所述第一存储器单元的电压或电流的电平。
15.根据权利要求14所述的存储器***，其特征在于，所述适应性电平检测器进一步根据所述数字信号与所述多个判断临界值之间的不同提供软错误至所述错误校正码引擎，其中所述软错误指示所述数字信号是获得的内容的概率。
16.根据权利要求13所述的存储器***，其特征在于，每个存储器单元储存不止一个位，并且在读取操作中同时存取相应于一个存储器单元的多个位。
17.根据权利要求13所述的存储器***，其特征在于，所述错误校正码引擎包括多个错误校正码单元，并且每个存储器单元储存不止一个位，并且相应于一个存储器单元的多个位与不同的错误校正码单元交错。
18.一种用于读取储存于存储器装置的存储器单元中的数据的方法，其特征在于，所述用于读取储存于存储器装置的存储器单元中的数据的方法包括：
测量用于将所述存储器单元的位线电压放电至参考电压所需的时间以获得测量结果；
根据所述测量结果产生模拟已检测信号以代表所述存储器单元的已检测电压或已检测电流；
将所述模拟已检测信号转换为数字信号；以及
根据所述数字信号检测将要读取的所述存储器单元的电压或电流的电平以获得储存于所述存储器单元中的数据。
19.根据权利要求18所述的用于读取储存于存储器装置的存储器单元中的数据的方法，其特征在于，测量所需时间的步骤进一步包括：
利用计数器计数一值；
将所述存储器单元的电压与所述参考电压进行比较以获得比较结果；以及
当所述比较结果显示所述存储器单元的电压比所述参考电压小时，锁住所述值。
20.根据权利要求18所述的用于读取储存于存储器装置的存储器单元中的数据的方法，其特征在于，所述用于读取储存于存储器装置的存储器单元中的数据的方法进一步包括：
根据所述存储器单元的字符线数量获得所述存储器单元的多个判断临界值，其中根据所述多个判断临界值与所述数字信号检测所述存储器单元的电压或电流的电平；
根据所述数字信号与所述多个判断临界值之间的不同提供软错误，其中所述软错误指示所述数字信号是获得的内容的概率；以及
检查获得的内容中的错误，并且当发生错误时根据所述软错误校正获得的内容中的错误。
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