CN102246236B - 使用多个电压域的电路中的信号路径延迟的自调谐 - Google Patents

使用多个电压域的电路中的信号路径延迟的自调谐 Download PDF

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Abstract

本发明揭示在多个电压域中提供的包括对信号路径的自调谐或定时的电路和方法。在所述电路中提供多个路径。每一路径横穿所述多个电压域的一部分，所述部分可包括所述多个电压域中的任何数目个电压域或其组合。所述路径中的每一者具有响应于所述多个电压域中的至少一者的延迟。延迟电路经提供和配置以产生与所述多个路径中的所述延迟相关的延迟输出。以此方式，根据所述多个路径中的所述延迟自调谐或调整所述延迟电路的所述延迟输出。此自调谐可特别适合于控制第一信号路径相对于第二信号路径的延迟，其中在操作期间所述路径中的所述延迟可相对于彼此而变化。

Description

使用多个电压域的电路中的信号路径延迟的自调谐
技术领域
本发明的技术一般涉及多电压域电路中的一个或一个以上信号路径的定时。本发明的技术还涉及存储器电路中的一个或一个以上信号路径的定时。
背景技术
电路的设计越来越多地考虑到电力的节省。对于由电池供电的便携式电子装置尤其为此情况。常见实例包括移动电话和膝上型计算机和其它。增加的电力消耗不合意地导致较快的电池耗尽和较短的电池寿命。根据有效功率方程P＝CV2f，节省电力的一种方法为降低电路的操作频率。然而，减小操作频率导致较低的电路性能(即，速度)。节省电力的另一方法为降低操作电压电平，因为通常对于操作电压电平的给定减小，有效功率以平方方式减小。然而，降低电路中的操作电压电平降低了速度性能，其还可能为不合意的。另外，电路的特定单元或组件可能具有最小操作电压，低于所述最小操作电压其将无法适当地操作。
为了解决性能与电力消耗之间的权衡，正越来越多地在电路中提供多个操作电压域(“电压域”)。提供通过多个电压域的电路路径以将不同操作电压提供到电路的不同组件。提供多个电压域允许较低电压域将功率提供到不需要最小电压电平的组件从而节省电力。具有用于适当操作的最小操作电压电平或提供不能牺牲性能的关键路径的组件可由较高电压域供电。提供多个电压域还允许较低电压域缩小以在电力节省模式期间节省电力，或按比例调高以提供增加的性能(即，超性能)，而不影响处于较高电压域中的组件的操作。
普遍使用多电压域的电路的实例为存储器电路和存储器***。一个实例为静态随机存取存储器(SRAM)。SRAM可在高速缓冲存储器上使用。SRAM单元具有最小操作电压电平以保持稳定性和适当地保持数据。另外，对于以小于一百(100)奈米(nm)(例如，作为实例的六十五(65)nm和四十五(45)nm)的深亚微米几何尺寸提供的SRAM单元，所述最小操作电压较高以解决最小操作电压电平问题。在图1中说明使用多电压域的SRAM***的一个实例。其中，提供示范性SRAM存储器***10(称作“存储器***10”)。输入线12和输出线14耦合到存储器***10。输入线12和输出线14载运信号以允许存储器***10与其它***组件之间的命令和数据通信，所述其它***组件将数据写入到作为大容量存储器装置操作的SRAM单元阵列16或从所述SRAM单元阵列16读取数据。控制***18控制SRAM单元阵列16的操作。
存储器***10含有两个信号路径，标记为“存取路径”20和“感测路径”22。存取路径20将存取信号从控制***18传递到字线驱动器26(即，行选择器)(可能经由中间逻辑24)。作为响应，字线驱动器26响应于来自控制***18的地址信息而启动SRAM单元阵列16内的存储器单元的特定行。所述地址信息识别SRAM单元阵列16中的待选择的特定行。所述行可经选择而用于读取或写入操作。作为响应，将来自SRAM单元阵列16中的选定行的数据置于位线28上。为了读取置于位线28上的数据，控制***18和(可能的)中间逻辑30将感测信号传送到读出放大器32以在位线28上执行读取。读出放大器32感测来自位线28的数据且将所述数据置于输出线14上。
在存储器***10中，信号横穿存取路径20和感测路径22的定时为相容的。具体来说，存储器***10经设计而使得由控制***18经由感测路径22传送的感测脉冲信号不会使读出放大器32在控制***18经由存取路径20传送存取信号以使SRAM单元阵列16位线28上断言数据之前感测位线28上的数据。否则，读出放大器32将在SRAM单元阵列16已位线28上断言有效数据之前感测位线28上的数据。经由存取路径20传送的存取信号在感测信号经由感测路径22到达读出放大器32之前到达SRAM单元阵列16是可接受的。在此情形下，位线28上的数据将在启动读出放大器32以感测位线28上的数据之前存在。存储器***10中的存取路径20的延迟提供最小延迟，对于所述最小延迟，感测信号应横穿感测路径22到达读出放大器32。
图1的存储器***10在提供于最小电压电平VMIN处的较高电压域VH中操作，所述最小电压电平VMIN足以提供SRAM单元阵列16中的稳定操作和数据存储。输入线12和输出线14来自提供于较低电压域VL中的组件。在此方面，提供一个或一个以上电平移位器34以将输入线12上的信号从较低电压域VL转换到较高电压域VH。可使用或不使用一个或一个以上电平移位器36将从读出放大器32传送到输出线14的信号从较高电压域VH转换到较低电压域VL。
可能需要向存储器***10的处于较低电压域VL中的特定组件或部分供电。在电路中提供多个电压域允许电压域的缩放以在不影响由其它电压域供电的组件的操作的情况下节省电力。然而，因为不同电压域独立地操作，所以不同电压域之间的电压电平差可变化。不同电压域之间的电压电平的变化可引起电路中的信号路径的延迟的差异。大的差异可使电路不可操作。
发明内容
在具体实施方式中所揭示的实施例包括提供于多个电压域中的包括信号路径的自调谐或定时的电路和方法。在此方面，多个路径提供于所述电路中。每一路径横穿多个电压域的一部分，所述部分可包括多个电压域中的任何数目个电压域或其组合。所述路径中的每一者具有响应于所述多个电压域中的至少一者的延迟。延迟电路经提供和配置以产生与所述多个路径中的所述延迟相关的延迟输出。以此方式，所述延迟电路的所述延迟输出根据所述多个路径中的所述延迟而自调谐或调整。此自调谐可适用于需要控制第一信号路径相对于第二信号路径的延迟的电路和方法中，且所述路径中的定时可归因于由多个电压域中的电压电平变化引起的延迟变化而相对于彼此变化。
在本文中所揭示的特定实施例中，提供横穿多个电压域的第一部分的第一路径。所述第一部分为多个电压域的子集，其可由所述多个电压域中的任何数目个电压域或其组合组成。提供横穿多个电压域的第二部分的第二路径。所述第二部分也是多个电压域的子集，其可由所述多个电压域中的任何数目个电压域或其组合组成。延迟电路耦合到所述第一路径。所述延迟电路包括：至少一个第一延迟元件，其电压经配置以由第一电压供应，所述第一电压由多个电压域中的第一部分供应；以及至少一个第二延迟元件，其电压经配置以由第二电压供应，所述第二电压由多个电压域中的第二部分供应。以此方式，通过包括供应有来自多个电压域中的第一部分和第二部分的电压的延迟元件，延迟电路将追踪所述第二部分中由多个电压域中的变化引起的延迟改变。延迟电路响应于多个电压域中的第一部分与第二部分之间的较大延迟而产生延迟输出。
本文中所揭示的电路和方法可用于存取路径和感测路径的定时或延迟受到控制以存取存储器的存储器***中。这些存储器***包括那些包括于基于处理器的***中的存储器***。举例来说，本文中所揭示的电路和方法可在使用静态随机存取存储器(SRAM)的存储器***中使用。所述存储器***可经设计以使得特定组件包括于较低电压域中以节省电力，而同时SRAM包括于较高电压域中以提供用于单元操作的最小操作电压。所述存储器***包括一用以使SRAM将数据确定于位在线的存取路径和一用以控制读出放大器何时感测所述位线的感测路径。较高电压域与较低电压域之间的电压电平的改变可改变存取路径和感测路径的延迟。在此方面，在感测路径中提供至少一个延迟元件，所述至少一个延迟元件的电压是由较高电压域和较低电压域两者供应。以此方式，所述至少一个延迟元件根据较低电压域和较高电压域中具有较大延迟的路径来调整或自调谐感测路径的延迟，使得读出放大器不会在SRAM在位线上断言有效数据之前感测位线。
附图说明
图1为示范性存储器电路和***的方框图；
图2为使用延迟元件来自调谐感测路径的延迟的示范性存储器电路和***的方框图；
图3为用于根据较低电压域中的较大延迟路径而自调谐信号的延迟的示范性延迟元件的方框图；
图4为用于根据多个电压域中的较大延迟路径而自调谐信号的延迟的替代示范性延迟元件的方框图；
图5为用于根据多个电压域中的较大延迟路径而自调谐信号的延迟的另一替代示范性延迟元件的方框图；
图6为用于根据多个电压域中的较大延迟路径而自调谐信号的延迟的另一替代示范性延迟元件的方框图；以及
图7为其中可提供根据本文中所描述的实施例的电路和方法的示范性基于处理器的***的方框图。
具体实施方式
现参看各图，描述本发明的若干示范性实施例。词“示范性”在本文中用以指“充当一实例、例子或说明”。不必将本文中描述为“示范性”的任何实施例解释为比其它实施例优选或有利。
在具体实施方式中所揭示的实施例包括在多个电压域中提供的包括信号路径的自调谐或定时的电路和方法。在此方面，多个路径提供于所述电路中。每一路径横穿多个电压域的一部分，所述部分可包括多个电压域中的任何数目个电压域或其组合。所述路径中的每一者具有响应于所述多个电压域中的至少一者的延迟。延迟电路经提供和配置以产生与所述多个路径中的所述延迟相关的延迟输出。以此方式，所述延迟电路的所述延迟输出根据所述多个路径中的所述延迟而自调谐或调整。此自调谐可适用于需要控制第一信号路径相对于第二信号路径的延迟的电路和方法中，且所述路径中的定时可归因于多个电压域中的电压电平变化所引起的延迟变化而相对于彼此变化。
在本文中所揭示的特定实施例中，提供横穿多个电压域的第一部分的第一路径。所述第一部分为多个电压域的子集，其可由所述多个电压域中的任何数目个电压域或其组合组成。提供横穿多个电压域的第二部分的第二路径。所述第二部分也是多个电压域的子集，其可由所述多个电压域中的任何数目个电压域或其组合组成。延迟电路耦合到所述第一路径。所述延迟电路包括：至少一个第一延迟元件，其电压经配置以由第一电压供应，所述第一电压是由多个电压域中的第一部分供应；以及至少一个第二延迟元件，其电压经配置以由第二电压供应，所述第二电压是由多个电压域中的第二部分供应。以此方式，通过包括供应有来自多个电压域中的第一部分和第二部分的电压的延迟元件，延迟电路将追踪所述第二部分中由多个电压域中的变化引起的延迟改变。延迟电路响应于多个电压域中的第一部分与第二部分之间的较大延迟而产生延迟输出。
本文中所揭示的电路和方法可用于存取路径和感测路径的定时或延迟受到控制以存取存储器的存储器***中。所述存储器***可包括基于处理器的***。在此方面，图2说明示范性存储器***44，其可使用至少一个延迟元件来调整信号路径相对于多个电压域中具有较大延迟的路径的延迟。存储器***44使用静态随机存取存储器(SRAM)，但还可使用任何类型的存储器。输入线46和输出线48耦合到存储器***44。输入线46和输出线48载运信号以允许存储器***44与其它***组件之间的命令和数据通信，所述其它***组件从SRAM单元阵列50读取数据和将数据写入到SRAM单元阵列50。在此实施例中，SRAM单元阵列50作为大容量存储器装置进行操作。
存储器***44含有两个信号路径：存取路径54和感测路径56。提供控制***52以经由存取路径54将存取信号传送到字线驱动器58(即，行选择器)。存取信号可通过存取路径54中的中间逻辑60。作为响应，字线驱动器58操作以启动SRAM单元阵列50内的存储器单元的特定行。SRAM单元阵列50中的所述行可经选择而用于读取或写入操作。作为响应，在位线62上断言来自SRAM单元阵列50中的选定行的数据。为了通过SRAM单元阵列50读取在位线62上断言的数据，控制***52经由感测路径56将感测信号传送到一个或一个以上读出放大器66。所述感测信号可通过感测路径56中的中间逻辑61、64。响应于感测信号的接收，读出放大器66在位线62上执行读取以感测来自位线62的数据。读出放大器66将经感测的数据引导到输出线48以传递到存储器***44外部的其它组件或***。
在存储器***44中，信号横穿存取路径54和感测路径56的延迟为兼容的。具体来说，存储器***44的组件经调谐以使得经由感测路径56传送的感测信号不会致使读出放大器66在SRAM单元阵列50在位线62上断言数据之前感测位线62上的数据。否则，读出放大器66将在SRAM单元阵列50已在位线62上断言有效数据之前感测位线62上的数据。经由存取路径54传送的存取信号在感测信号到达读出放大器66之前在特定延迟裕度内到达SRAM单元阵列50是可接受的。在此情形下，在启动读出放大器66时，位线62上的数据将是存在的。存储器***44中的存取路径54的延迟提供最小延迟，对于所述最小延迟，感测信号可横穿感测路径56到达读出放大器66。
对于存储器***44来说，为了节省电力和/或改进电压缩放，在存储器***44中提供两个电压域。在存储器***44的第一部分45中提供较低电压域VL，且在存储器***44的第二部分47中提供较高电压域VH。较低电压域VL和较高电压域VH分别供应有来自第一电源电压和第二电源电压的电压。较低电压域VL为通常提供比较高电压域VH低的电压电平的电压域。作为实例，由较低电压域VL提供的标准电压电平可为0.75伏，且由较高电压域VH提供的标准电压电平可为1.1伏。在此实例中，第一部分45专门地横穿较低电压域VL，且第二部分47专门地横穿较高电压域VH。然而，可提供存储器***44的横穿较低电压域VL和较高电压域VH两者的第一部分和/或第二部分。或者，第一部分45可横穿较低电压域VL和较高电压域VH两者，且第二部分47可仅横穿较高电压域VH，或反之还然。第一部分45和第二部分47可经提供而横穿多个电压域的任何组合。
作为实例，可在操作期间调整电压域以便提供电压缩放，从而实现超性能或降低的电力消耗。在此实例中，输入线46和输出线48来自提供于较低电压域VL中的组件。控制***52和中间逻辑60、61是由较低电压域VL供电以节省电力。因此，存取路径54和感测路径56中的组件是由较低电压域VL供电。因此，存取路径54和感测路径56中的延迟受较低电压域VL的电压电平影响。在此实例中，在图2的存储器***44中，存取路径54和感测路径56中的组件还由较高电压域VH供电。提供较高电压域VH以操作SRAM单元阵列50。SRAM单元阵列50提供于较高电压域VH中以提供独立于较低电压域VL的最小操作电压电平VMIN以用于适当的SRAM单元操作。举例来说，VMIN可为0.95伏。字线驱动器58、中间逻辑64和读出放大器66也提供于较高电压域VH中以增强其性能。一个或一个以上电平移位器68、70、73经提供以将从处于较低电压域VL中的组件载运的信号转换到较高电压域VH。在此方面，来自控制***52且分别通过存取路径54和感测路径56中的中间逻辑60、61的信号的电平经由一个或一个以上电平移位器68、70、73而从较低电压域VL移位到较高电压域VH。中间逻辑64位于较高电压域VH中，且因此不需要进行电平移位。另一电平移位器72经提供以使输出线48从较高电压域VH移位回到较低电压域VL。
提供独立的较低电压域VL和较高电压域VH允许动态地调整(例如经由动态电压缩放(DVS)技术)较低电压域VL以节省电力或允许超性能。在待用模式期间可缩小或收缩较低电压域VL以节省待用电力。如果需要进一步的性能增强，则可提高较高电压域VH以提供高于VMIN的操作电压电平。
组件的性能(即，速度)受其操作电压电平影响。通常，较高的操作电压电平导致较小延迟和较快性能。通常，较低的操作电压电平导致较大延迟和较慢性能。因此，存取路径54和感测路径56的定时经设计而考虑到电压域，使得存取路径54具有与感测路径56相同的延迟或比感测路径56小的延迟。否则，读出放大器66将在SRAM单元阵列50在位线62上断言有效数据之前感测位线62上的数据。由于电压域中的电压电平可归因于电源中的变化而经受变化，因此在操作期间存取路径54和感测路径56中的延迟可改变。当提供多个电压域时，较低电压域VL、较高电压域VH或其两者中的电压电平变化可引起存取路径54和感测路径56中的延迟变化。电平移位器68、70和/或73之间的自然容限也可造成延迟的额外变化，所述额外变化引起存取路径54和感测路径56中的总延迟变化。
如果电压电平变化发生于存取路径54和/或感测路径56中，使得感测路径56的延迟相对于存取路径54的延迟增加了，则存储器***44仍适当地操作。在此情况下，SRAM单元阵列50仍将在读出放大器66感测位线62上的数据之前将数据置于位线62上。然而，如果电压电平变化发生，使得感测路径56的延迟相对于存取路径54的延迟减小，则存储器***44可能无法操作。在此情况下，读出放大器66可经启动而在通过SRAM单元阵列50将有效数据置于位线62上之前感测位线62上的数据。出于此原因，存储器***44经设计以为感测路径56提供一延迟裕度。延迟裕度为感测路径56的延迟相对于存取路径54可减小的延迟量，且存储器***44仍适当地起作用(即，当读出放大器66感测位线62上的数据时，有效数据存在于位线62上)。延迟裕度伴随着权衡。延迟裕度因增加感测路径56的延迟而降低存储器***44的性能。性能在所有操作条件下均降低，即使电压电平变化可在特定有限时间或条件下致使感测路径56的延迟减小也是如此。因此，需要在不使存储器***10无法操作的情况下尽可能地限制感测路径56的延迟裕度以使存储器***44的性能最大化。
即使在为感测路径56提供延迟裕度的情况下，较低电压域VL或较高电压域VH中的电压电平仍可能变化，使得感测路径56相对于存取路径54的延迟降低大于所述延迟裕度。在这些情况下，存储器***44将无法操作。感测路径54的减小的延迟将致使读出放大器66在SRAM单元阵列50在位线62上断言有效数据之前感测位线62上的数据。可增加感测路径56的延迟裕度，但因此牺牲了性能。可能不能提供足够的延迟裕度以允许存储器***44在所有操作条件下的适当操作，同时实现可接受的性能。
为了解决此问题，如图2中所说明，在感测路径56中提供一个或一个以上延迟电路74。一个或一个以上延迟电路74经配置以自调谐感测路径56中的延迟。自调谐意味着感测路径56中的延迟为自行调整的。防止使感测路径56中的延迟小于存取路径54中的延迟。否则，读出放大器66可在SRAM单元阵列50在位线62上断言有效数据之前感测来自位线62的数据。一个或一个以上延迟电路74经配置以在存储器***44的操作期间动态地调整延迟。
图3说明延迟电路74A的一个实例，其可以内嵌方式耦合于图2的存储器***44的感测路径56中。图2的存储器***44展示延迟电路74在感测路径56中的两个可能位置。可在感测路径56中在中间逻辑64之前、在中间逻辑64之后，或在中间逻辑64之前和之后提供延迟电路74。然而，可将延迟电路74提供于感测路径56中的任何地方。如图3中所说明，延迟电路74A包括由缓冲器76示范的延迟元件。经配置以在感测路径56中载运较高电压域VH中的感测信号的输入信号78耦合到缓冲器76的输入。缓冲器76将延迟添加到通过感测路径56的感测信号。通过向较低电压域VL供电的电源电压来提供向缓冲器76供电的操作电压。以此方式，延迟电路74A经配置以从缓冲器76产生延迟输出80，且因此产生感测路径56的延迟，所述延迟仅由较低电压域VL中具有较大延迟的路径门控。可提供一个或一个以上电平移位器79以使缓冲器76的输出的电压电平移位到较高电压域VH。具有较大延迟的路径常处于较低电压域VL中。因此，如果在存储器***44的操作期间归因于较低电压域VL中的变化而发生延迟或减缓，则缓冲器76的延迟输出80将被动态地门控到较低电压域VL中具有较大延迟的路径。因此，将根据由较低电压域VL引起的延迟或减缓来增加感测路径56的延迟。此情形防止在感测路径56中耗尽延迟裕度，其中感测路径56中的延迟低于存取路径54中的延迟。
图3中所说明的延迟电路74A可响应于由较低电压域VL引起的延迟或减缓而调整感测路径56的延迟。然而，延迟电路74A无法响应于由较高电压域VH引起的延迟或减缓而增加感测路径56的延迟。即使较高电压域VH的电压电平不降低，有效的减缓也可发生于较高电压域VH中。在一些情形下，较低电压域VL可提供高于较高电压域VH的电压电平。因此，在此情况下，较高电压域VH可能比较低电压域VL慢，其视给定电路的设计而定。
图4中的延迟电路74B针对具有较大延迟的路径是由较低电压域VL或较高电压域VH引起的情形进行调整。如图4中所说明，延迟电路74B以内嵌方式耦合于感测路径56中且经配置以动态地调整或自调谐感测路径56中的延迟。延迟电路74B经配置以产生延迟输出87，从而动态地调整或自调谐感测路径56中归因于由较低电压域VL或较高电压域VH引起的延迟或减缓的延迟。在图4的延迟电路74B中，分别示范为第一缓冲器82和第二缓冲器84的第一延迟元件和第二延迟元件并联耦合。经配置以载运感测信号的输入信号78耦合到第一缓冲器82和第二缓冲器84的输入。第一缓冲器82是由将电力提供到较低电压域VL的第一电源电压供电，正如在图3的延迟电路74A中所提供。可提供一个或一个以上电平移位器83以使第一缓冲器82和第二缓冲器84的输出的电压电平移位到较高电压域VH。然而，第二缓冲器84是由将电力提供到较高电压域VH的第二电源电压供电。第一缓冲器82和第二缓冲器84的输出输入到示范为组合门86的组合电路中，所述组合门86在一个实施例中可为“与”门。组合门86的延迟输出87将在输入信号78上所提供的感测信号载运到感测路径56中的读出放大器66。通过提供由两个电压域供电的第一缓冲器82和第二缓冲器84，第一缓冲器82和第二缓冲器84的延迟输出87和(因此)感测路径56的延迟将由具有较大延迟的路径门控，所述较大延迟是由较低电压域VL或较高电压域VH引起。因此，延迟电路74B能够动态地调整或自调谐感测路径56中的延迟，而不管是较低电压域VL相对于较高电压域VH引起具有较大延迟的路径还是较高电压域VH相对于较低电压域VL引起具有较大延迟的路径。
图5说明延迟电路74的另一实例。其中，提供延迟电路74C，其与图4中所说明的延迟电路74B类似，不同之处为提供额外缓冲器以进一步增加感测路径56中的延迟。提供以串联链耦合的示范为缓冲器88的第一组延迟元件，且其由较低电压域VL供电以提供延迟缓冲器。以串联链耦合且由较高电压域VH供电的示范为缓冲器90的第二组延迟元件并联耦合到第一组缓冲器88。经配置以载运感测路径56上的感测信号的输入信号78耦合到第一组缓冲器88和第二组缓冲器90的输入。第一组缓冲器88和第二组缓冲器90的输出耦合到由组合门92(其在一个实施例中可为“与”门)示范的组合电路的输入。可提供一个或一个以上电平移位器89以使第一组缓冲器88和第二组缓冲器90的输出的电压电平移位到较高电压域VH。组合门92的延迟输出91将在输入信号78上所提供的感测信号载运到感测路径56中的读出放大器66。如图4的延迟电路74B中所提供，通过提供由两个电压域供电的第一组缓冲器88和第二组缓冲器90，第一组缓冲器88和第二组缓冲器90的延迟输出91和(因此)感测路径56的延迟将由具有较大延迟的路径门控，所述较大延迟是由较低电压域VL或较高电压域VH引起。因此，延迟电路74C能够动态地调整或自调谐感测路径56中的延迟，而不管是较低电压域VL相对于较高电压域VH引起具有较大延迟的路径还是较高电压域VH相对于较低电压域VL引起具有较大延迟的路径。
图6说明可提供于感测路径56中的延迟电路74的另一实例。延迟电路74D根据多个电压域中的最慢延迟产生延迟输出93。图6中所说明的延迟电路74D经配置以提供两个以上电压域之间的混合延迟；然而，可将延迟电路74D提供于双电压域***中，例如图2中所说明的存储器***44。用以提供各自由不同电压域供电的多个延迟链(即，一个延迟元件，或串联提供的多个延迟元件)的多个延迟元件94、96、98各自由输入信号78驱动。所得的延迟链的电平接着经由电平移位器95、97、99移位到较高电压域VH，且各自将输入提供到由组合门100(其在一个实施例中可为“与”门)示范的组合电路。以此方式，使电压域与门控组合门100的输出的具有最慢延迟的延迟混合。组合门100的延迟输出93根据电压域中具有较大延迟的路径来控制和调整感测信号的延迟。
本文中所描述的自调谐延迟电路和相关方法可用于任何电路或***中，包括(但不限于)存储器电路或***。如果用于存储器电路或***中，则所述存储器电路或***可使用任何类型的存储器。实例包括(但不限于)SRAM、动态RAM(DRAM)、同步DRAM(SDRAM)、双倍数据速率(DDR)SDRAM、双倍数据速率2(DDR2)SDRAM、双倍数据速率3(DDR2)SDRAM、移动DDR(MDDR)SDRAM、低功率(LP)DDR SDRAM和LP DDR2 SDRAM。可将使用自调谐延迟电路的存储器电路或***的组件中的任一者提供于多个电压域中的任何电压域中，只要在存储器的技术和/或设计需要的情况下存储器是由提供足够电压电平以维持存储器单元功能的电压域供电即可。
图7说明可使用上文所描述的电路和***的基于处理器的***120。基于处理器的***120可包括于电子装置121中。基于处理器的***120包括中央处理单元(CPU)122，中央处理单元(CPU)122包括处理器124和集成的高速缓冲存储器***126。高速缓冲存储器***126包括高速缓冲存储器管理单元127，高速缓冲存储器管理单元127控制对高速缓冲存储器128的存取，高速缓冲存储器128可由处理器124存取以用于快速存取用于频繁存取的数据的临时存储装置。高速缓冲存储器128可使用以上所描述的电路和方法。CPU 122耦合到***总线129，***总线129将包括于基于处理器的***120中的其它装置互连。如众所周知的，CPU 122通过经由***总线129交换地址、控制和数据信息而与这些其它装置通信。这些装置可包括任何类型的装置。如图7中所说明，作为实例，这些装置可包括***存储器130、一个或一个以上输入装置132、一个或一个以上输出装置134、网络接口装置136和显示控制器138。
输入装置132可包括任何类型的输入装置，包括(但不限于)输入键、开关、话音处理器等。输出装置134可包括任何类型的输出装置，包括(但不限于)音频、视频、其它视觉指示器等。网络接口装置136可为经配置以允许交换去往和来自网络140的数据的任何装置。网络140可为任何类型的网络，包括(但不限于)有线或无线网络、私用或公用网络、局域网(LAN)、广域局域网(WLAN)和因特网。网络接口装置136可支持所要的任何类型的通信协议。
CPU 122还可经由***总线131存取***存储器130。***存储器130可包括上文在先前所描述的用以存取***存储器130的电路和方法。***存储器130可包括静态存储器141和/或动态存储器142。***存储器130可包括用于CPU 122的程序存储装置144和数据存储装置146。CPU 122还可经由***总线31存取显示器控制器138以控制发送到显示器154的信息。显示器控制器138可包括存储器控制器148和存储器150以响应于与CPU 122的通信而存储待发送到显示器154的数据。显示器控制器138经由视频处理器152将信息发送到显示器154以进行显示，所述视频处理器152将待显示的信息处理为适合于显示器154的格式。显示器154可包括任何类型的显示器，包括(但不限于)阴极射线管(CRT)、液晶显示器(LCD)、等离子体显示器等。
还可将根据本文中所揭示的实施例的电路提供于任何电子装置中以用于控制信号路径，包括(但不限于)用于存取存储器的信号路径。所述电子装置可使用基于处理器的***，所述基于处理器的***类似于图7的基于处理器的***120或包括图7的基于处理器的***120的一个或一个以上组件。所述电子装置的实例包括(但不限于)移动电话、蜂窝式电话、计算机、便携式计算机、桌上型计算机、个人数字助理(PDA)、监视器、计算机监视器、电视、调谐器、无线电、卫星无线电、数字音乐播放器、便携式音乐播放器、数字视频播放器、数字视频光盘(DVD)播放器和便携式数字视频播放器。
所属领域的技术人员将进一步了解，结合本文中所揭示的实施例而描述的各种说明性逻辑块、模块、电路和算法步骤可实施为电子硬件、计算机软件或两者的组合。为了清楚地说明硬件与软件的此可互换性，已在上文大体上就其功能性描述了各种说明性组件、块、模块、电路和步骤。将此功能性实施为硬件还是软件视特定应用和强加于整个***的设计约束而定。所属领域的技术人员可针对每一特定应用以不同方式实施所描述的功能性，但不应将所述实施决策解释为会导致脱离本发明的范围。
可使用通用处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件，或其经设计以执行本文中所描述的功能的任何组合来实施或执行结合本文中所揭示的实施例而描述的各种说明性逻辑块、模块和电路。通用处理器可为微处理器，但在替代方案中，所述处理器可为任何常规处理器、控制器、微控制器或状态机。处理器还可实施为计算装置的组合，例如，DSP与微处理器的组合、多个微处理器、结合DSP核心的一个或一个以上微处理器，或任何其它此类配置。
结合本文中所揭示的实施例而描述的方法或算法的步骤可直接以硬件、以由处理器执行的软件模块或以所述两者的组合来体现。软件模块可驻存于随机存取存储器(RAM)、快闪存储器、只读存储器(ROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、寄存器、硬盘、可装卸磁盘、CD-ROM，或此项技术中已知的任何其它形式的存储媒体中。示范性存储媒体耦合到处理器，使得处理器可从存储媒体读取信息和将信息写入到存储媒体。在替代方案中，存储媒体可与处理器成一体。处理器和存储媒体可驻存于ASIC中。ASIC可驻存于远程站中。在替代方案中，处理器和存储媒体可作为离散组件驻存于远程站、基站或服务器中。
还应注意，描述本文的示范性实施例中的任一者中所描述的操作步骤是为了提供实例和论述。可以不同于所说明序列的众多不同序列来执行所描述的操作。此外，在单一操作步骤中所描述的操作实际上可以若干不同步骤来执行。另外，可组合示范性实施例中所论述的一个或一个以上操作步骤。应理解，如所属领域的技术人员将明白，流程图中所说明的操作步骤可经受众多不同修改。所属领域的技术人员还将理解，可使用多种不同技术和技艺中的任一者来表示信息和信号。举例来说，可由电压、电流、电磁波、磁场或磁性粒子、光场或光学粒子，或其任何组合来表示可能在整个以上描述所参考的数据、指令、命令、信息、信号、位、符号和码片。
提供对本发明的先前描述以使得所属领域的任何技术人员能够制作或使用本发明。所属领域的技术人员将容易明白对本发明的各种修改，且在不脱离本发明的精神或范围的情况下，本文中所界定的一般原理可应用到其它变体。因此，本发明无意限于本文中所描述的实例和设计，而是将赋予本发明与本文中所揭示的原理和新颖特征相一致的最广泛范围。

Claims (21)

1.一种多电压域电路，其包含：
多个电压域；
多个路径；
其中所述多个路径中的每一者横穿所述多个电压域的一部分且具有响应于所述多个电压域中的至少一者的延迟；以及
延迟电路，其经配置以产生与所述多个路径的所述延迟相关的延迟输出，其中所述延迟电路包含：
一个或一个以上第一延迟元件，其电压由所述多个电压域中的第一电源电压供应，且经配置以产生一个或一个以上第一输出；
一个或一个以上第二延迟元件，其电压由所述多个电压域中的第二电源电压供应，且经配置以产生一个或一个以上第二输出；以及
至少一个组合电路，其经配置以响应于接收到所述一个或一个以上第一输出和所述一个或一个以上第二输出而产生所述延迟输出。
2.根据权利要求1所述的电路，其中所述延迟电路经配置以根据所述多个路径中的第一路径的延迟和第二路径的延迟而产生所述延迟输出。
3.根据权利要求1所述的电路，其中所述延迟电路包含经配置以产生所述延迟输出的至少一个门。
4.根据权利要求1所述的电路，其中所述一个或一个以上第一延迟元件和一个或一个以上第二延迟元件各自包含一个或一个以上缓冲器。
5.根据权利要求1所述的电路，其进一步包含处于所述多个路径中的一者或一者以上中的至少一个电平移位器。
6.根据权利要求1所述的电路，其中所述多个电压域包含至少第一电压域和第二电压域，且其中所述第一电压域提供比所述第二电压域低的标准电压电平。
7.根据权利要求6所述的电路，其中所述多个路径中的每一者横穿所述第一电压域和所述第二电压域二者。
8.根据权利要求6所述的电路，其中所述多个路径中的第一路径横穿所述第一电压域，且所述多个路径中的第二路径横穿所述第二电压域。
9.根据权利要求1所述的电路，其中所述多个路径中的第一路径包含感测路径，且所述多个路径中的第二路径包含耦合到至少一个存储器单元的存取路径。
10.根据权利要求1所述的电路，其中所述电路用于电子装置中，所述电子装置包含由以下各项组成的群组：移动电话、蜂窝式电话、计算机、便携式计算机、桌上型计算机、个人数字助理(PDA)、监视器、计算机监视器、电视、调谐器、无线电、卫星无线电、数字音乐播放器、便携式音乐播放器、数字视频播放器、数字视频光盘(DVD)播放器和便携式数字视频播放器。
11.一种延迟电路，其包含：
多个电压域；
多个路径；
其中所述多个路径中的每一者横穿所述多个电压域的一部分，且具有响应于所述多个电压域中的至少一者的延迟；以及
用于产生与所述多个路径的所述延迟相关的延迟输出的装置，其中所述用于产生所述延迟输出的装置包含：
一个或一个以上用于产生一个或一个以上第一输出的第一装置，其中与所述一个或一个以上第一装置相关联的电压由所述多个电压域中的第一电源电压供应；
一个或一个以上用于产生一个或一个以上第二输出的第二装置，其中与所述一个或一个以上第二装置相关联的电压由所述多个电压域中的第二电源电压供应；以及
用于响应于接收到所述一个或一个以上第一输出和所述一个或一个以上第二输出而产生所述延迟输出的装置。
12.一种在延迟电路中产生延迟输出的方法，其包含：
从横穿多个电压域的一部分的多个路径接收多个信号，其中所述多个路径中的每一者都具有响应于所述多个电压域中的至少一者的延迟；
与对应于所述多个信号中的每一者的所述路径的所述延迟相关地延迟所述多个信号中的每一者；以及
从接收到所述多个信号的延迟电路产生延迟输出，其中产生所述延迟输出包含：
使用一个或一个以上第一延迟元件来延迟所述多个信号中的所接收的第一信号，所述一个或一个以上第一延迟元件的电压由所述多个电压域中的第一电源电压供应；
使用一个或一个以上第二延迟元件来延迟所述所接收的第一信号，所述一个或一个以上第二延迟元件的电压由所述多个电压域中的第二电源电压供应；以及
组合来自所述一个或一个以上第一延迟元件的所述经延迟的第一信号与来自所述一个或一个以上第二延迟元件的所述经延迟的第一信号。
13.根据权利要求12所述的方法，其中延迟所述多个信号进一步包含在所述多个路径中的第一路径中根据所述多个路径中的第二路径中的延迟来延迟所述多个信号中的所述所接收的第一信号。
14.根据权利要求12所述的方法，其中产生所述延迟输出包含从所述接收到所述多个信号的延迟电路产生至少一个门输出。
15.根据权利要求12所述的方法，其中接收所述多个信号包含经由所述多个电压域中的第一电压域和第二电压域两者接收所述多个信号，且其中所述第一电压域提供比所述第二电压域低的标准电压电平。
16.一种存储器***，其包含：
控制***；
多个电压域；
感测路径，其横穿所述多个电压域的第一部分，且具有响应于所述第一部分的第一延迟；
存取路径，其横穿所述多个电压域的第二部分，且具有响应于所述第二部分的第二延迟；以及
延迟电路，其耦合到所述感测路径且经配置以产生与所述第一和第二延迟相关的延迟输出，其中所述延迟电路包含：
一个或一个以上第一延迟元件，其电压由所述多个电压域中的第一电源电压供应，且经配置以产生一个或一个以上第一输出；
一个或一个以上第二延迟元件，其电压由所述多个电压域中的第二电源电压供应，且经配置以产生一个或一个以上第二输出；以及
至少一个组合电路，其经配置以响应于接收到所述一个或一个以上第一输出和所述一个或一个以上第二输出而产生所述延迟输出。
17.根据权利要求16所述的存储器***，其中所述延迟电路包含多个延迟元件，所述多个延迟元件各自经配置以产生所述延迟输出。
18.根据权利要求16所述的存储器***，其中所述多个电压域包含至少第一电压域和第二电压域，且其中所述第一电压域提供比第二电压域低的标准电压电平。
19.根据权利要求16所述的存储器***，其进一步包含多个读出放大器，所述多个读出放大器经配置以接收所述延迟输出。
20.根据权利要求19所述的存储器***，其中所述多个读出放大器经配置以感测来自位线的从存储器单元阵列输出的数据。
21.根据权利要求16所述的存储器***，其中所述存储器***包括于电子装置中，所述电子装置包含由以下各项组成的群组：移动电话、蜂窝式电话、计算机、便携式计算机、桌上型计算机、个人数字助理(PDA)、监视器、计算机监视器、电视、调谐器、无线电、卫星无线电、数字音乐播放器、便携式音乐播放器、数字视频播放器、数字视频光盘(DVD)播放器和便携式数字视频播放器。
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