CN102232218A - 计算机子***和计算机*** - Google Patents

计算机子***和计算机*** Download PDF

Info

Publication number
CN102232218A
CN102232218A CN2011800008489A CN201180000848A CN102232218A CN 102232218 A CN102232218 A CN 102232218A CN 2011800008489 A CN2011800008489 A CN 2011800008489A CN 201180000848 A CN201180000848 A CN 201180000848A CN 102232218 A CN102232218 A CN 102232218A
Authority
CN
China
Prior art keywords
node
fundamental node
computer subsystem
fundamental
cpu
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2011800008489A
Other languages
English (en)
Other versions
CN102232218B (zh
Inventor
刘建根
贺成洪
王海彬
侯新宇
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Huawei Technologies Co Ltd
Original Assignee
Huawei Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Huawei Technologies Co Ltd filed Critical Huawei Technologies Co Ltd
Publication of CN102232218A publication Critical patent/CN102232218A/zh
Application granted granted Critical
Publication of CN102232218B publication Critical patent/CN102232218B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/76—Architectures of general purpose stored program computers
    • G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
    • G06F13/4221—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
    • G06F15/163—Interprocessor communication
    • G06F15/167—Interprocessor communication using a common memory, e.g. mailbox
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
    • G06F15/163—Interprocessor communication
    • G06F15/173—Interprocessor communication using an interconnection network, e.g. matrix, shuffle, pyramid, star, snowflake
    • G06F15/17337—Direct connection machines, e.g. completely connected computers, point to point communication networks

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Software Systems (AREA)
  • Mathematical Physics (AREA)
  • Computing Systems (AREA)
  • Multi Processors (AREA)
  • Hardware Redundancy (AREA)

Abstract

本发明提供了一种计算机子***和计算机***。该计算机子***包括L个组合节点，每个组合节点包括M个基本节点，每个基本节点包括N个中央处理器CPU和1个节点控制器NC，每个基本节点中的任意两个CPU之间互相连接，每个基本节点中的每个CPU都连接至该基本节点中的NC，并且每个基本节点中的NC都具有路由功能，该M个基本节点中的任意两个NC之间互相连接，该L个组合节点之间通过NC之间的连接而形成的连接，使得任意两个NC之间的通信最多经过三跳，其中L为自然数且大于或等于4，M为自然数且大于或等于1，N为自然数且大于或等于2。本发明实施例的计算机子***和计算机***，能够减少互联芯片的种类和数量，简化***互联结构，提高***可靠性。

Description

计算机子***和计算机***
技术领域
本发明涉及计算机领域，特别涉及计算机领域中的计算机子***和计算机***。
背景技术
从***架构来看，目前的商用服务器大体可以分为三类，即对称多处理器(Symmetric Multi-Processor，简称为“SMP”)结构、非一致存储访问(Non-Uniform Memory Access，简称为“NUMA”)结构以及海量并行处理(Massive Parallel Processing，简称为“MPP”)结构。
所谓对称多处理器结构的服务器，是指服务器中多个中央处理器(Central Processing Unit，简称为“CPU”)对称工作，无主次或从属关系，各CPU共享相同的物理内存，每个CPU访问内存中的任何地址所需时间是相同的，但该类型的服务器的扩展性能非常有限；NUMA结构的服务器的基本特征是具有多个CPU模块，每个CPU模块由多个(例如4个)CPU组成，并且具有独立的本地内存、I/O槽口等，节点之间可以通过互联模块进行连接和信息交互，因此，CPU访问本地内存的速度将远远高于访问远地内存(***内其它节点的内存)的速度，并且，对于该类型的服务器，当CPU的数量增加时，服务器的性能无法线性增加；MPP结构的服务器则由多个SMP结构的服务器通过一定的节点互联网络进行连接，每个SMP结构的服务器的节点也可以运行自己的操作***、数据库等，但是每个节点内的CPU不能访问另一个节点的内存，节点之间的信息交互是通过节点之间的互联网络实现的。
目前，商用服务器通常采用多节点互联结构，该多节点互联结构中的每一个节点为一数据处理模块，该数据处理模块包括多个(例如2个)互相连接的CPU和节点控制器(Node Controller，简称为“NC”)。这些节点或数据处理模块通过互联模块而连接，该互联模块通常由多个交叉开关(CrossbarSwitch，简称为“Xbar”)等互联芯片构成。因此，此类通过互联模块连接节点或数据处理模块而形成的服务器，不仅需要的互联芯片种类和数量多、连接复杂，并且***的可靠性较低，节点间的访问延迟较大，并进而影响***的运行效率。
发明内容
本发明实施例提供了一种计算机子***和计算机***，能够减少互联芯片的种类和数量，同时还能够简化***互联结构，提高***可靠性，缩短节点间访问延迟，并进而提高***运行效率。
一方面，本发明实施例提供了一种计算机子***，该计算机子***包括L个组合节点，每个组合节点包括M个基本节点，每个基本节点包括N个中央处理器CPU和1个节点控制器NC，每个基本节点中的任意两个CPU之间都互相连接，每个基本节点中的每个CPU都连接至该基本节点中的NC，并且每个基本节点中的NC都具有路由功能，该M个基本节点中的任意两个NC之间都互相连接，该L个组合节点之间通过不同组合节点的NC之间的连接而形成的连接，使得任意两个NC之间的通信最多经过三跳，其中，L为自然数且L大于或等于4，M为自然数且M大于或等于1，N为自然数且N大于或等于2。
另一方面，本发明实施例提供了一种计算机***，该计算机***包括两个相同的根据本发明实施例的计算机子***，其中第一计算机子***或第二计算机子***包括L个组合节点，每个组合节点包括M个基本节点，每个基本节点包括N个中央处理器CPU和1个节点控制器NC，每个基本节点中的任意两个CPU之间都互相连接，每个基本节点中的每个CPU都连接至该基本节点中的NC，并且每个基本节点中的NC都具有路由功能，该M个基本节点中的任意两个NC之间都互相连接，该L个组合节点之间通过不同组合节点的NC之间的连接而形成的连接，使得任意两个NC之间的通信最多经过三跳，其中，L为自然数且L大于或等于4，M为自然数且M大于或等于1，N为自然数且N大于或等于2，其中该第一计算机子***中的每个组合节点中的至少一个NC，与该第二计算机子***中的相应组合节点中的相应基本节点的NC互相连接。
基于上述技术方案，本发明实施例的计算机子***和计算机***，通过具有路由功能的NC直接与CPU相连，能够避免使用Xbar互联芯片，从而能够减少互联芯片的种类和数量，同时还能够简化***互联结构，提高***可靠性，并且通过NC之间的连接使得任意两个NC之间的通信最多只需经过三跳，能够缩短节点间访问延迟，并提高***运行效率。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对本发明实施例中所需要使用的附图作简单地介绍，显而易见地，下面所描述的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是根据本发明实施例的计算机子***的示意性结构框图。
图2是根据本发明实施例的计算机子***中的基本节点的示意性框图。
图3是根据本发明实施例的计算机子***中的组合节点的示意性框图。
图4是根据本发明实施例的具有不同数量的组合节点的计算机子***的示意性结构框图。
图5是根据本发明另一实施例的计算机子***的示意性结构框图。
图6是根据本发明再一实施例的计算机子***的示意性结构框图。
图7是根据本发明再一实施例的计算机子***的示意性结构框图。
图8是根据本发明实施例的计算机***的示意性结构框图。
图9是根据本发明实施例的计算机***中的两个计算机子***的相应组合节点的示意性连接框图。
图10是根据本发明另一实施例的计算机***中的两个计算机子***的相应组合节点的示意性连接框图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明的一部分实施例，而不是全部实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都应属于本发明保护的范围。
图1示出了根据本发明实施例的计算机子***的示意性结构框图。根据本发明实施例的计算机子***包括L个组合节点，每个组合节点包括M个基本节点，每个基本节点包括N个CPU和1个NC，每个基本节点中的任意两个CPU之间都互相连接，每个基本节点中的每个CPU都连接至该基本节点中的NC，并且每个基本节点中的NC都具有路由功能，该M个基本节点中的任意两个NC之间都互相连接，该L个组合节点之间通过不同组合节点的NC之间的连接而形成的连接，使得任意两个NC之间的通信最多经过三跳，其中，L为自然数且L大于或等于4，M为自然数且M大于或等于1，N为自然数且N大于或等于2。
具体地，例如，如图1所示，计算机子***100包括8个组合节点，每个组合节点包括1个基本节点，该基本节点包括2个CPU和1个NC，在该基本节点中，两个CPU互相连接且都连接至NC，该NC具有路由功能，即该NC内部各个互连接口支持全路由交换，能够将来自相邻基本节点的NC的信息路由至另一相邻基本节点的NC，该8个组合节点之间通过不同组合节点的NC之间的连接而连接，并且任意两个NC之间都直接互相连接，使得任意两个NC之间的通信只需经过一跳。即，在图1所示的实施例中，L为8，M为1且N为2，并且组合节点之间的连接使得任意两个NC之间的通信只需经过一跳。
应理解，本发明实施例仅以图1中的计算机子***100为例进行说明，该计算机子***100不应对本发明构成任何限定。
本发明实施例的计算机子***，通过具有路由功能的NC直接与CPU相连，能够避免使用Xbar互联芯片，从而能够减少互联芯片的种类和数量，同时还能够简化***互联结构，避免连接复杂而导致出错率增高，从而能够提高***的可靠性，并且通过NC之间的连接使得任意两个NC之间的通信最多只需经过三跳，能够缩短节点间访问延迟，并提高***运行效率。
在本发明实施例中，每个基本节点可以包括N个CPU和1个NC，其中N为自然数且N大于或等于2。例如，如图2中的(A)所示，该基本节点3P包括3个CPU和1个NC，该基本节点3P中的任意两个CPU之间都互相连接，且每个CPU都连接至该基本节点中的NC，并且该基本节点3P中的NC具有路由功能。例如，如图2中的(B)所示，该基本节点4P包括4个CPU和1个NC，该基本节点4P中的任意两个CPU之间都互相连接，即任意两个CPU之间都直接连接，且4个CPU都连接至该基本节点中的NC，并且该基本节点4P中的NC具有路由功能。
应理解，每个基本节点具有路由功能指，每个基本节点中的NC都能够将来自与该基本节点相连接的第一基本节点的NC的信息路由到与该基本节点相连接的第二基本节点的NC。由于NC具有路由功能，因而计算机子***不仅能够减少互联芯片的种类和数量，同时还能够缩短节点间访问延迟，并提高***运行效率。
可选地，如图1所示，每个基本节点包括2个CPU和1个NC。并且下文中将以包括2个CPU和1个NC的基本节点2P为例进行说明，但本发明并不限于此。
应理解，CPU与CPU之间的连接、CPU与NC之间的连接、不同组合节点中的NC与NC之间的连接，都可以采用相关技术中的互联技术，例如CPU与CPU之间以及CPU与NC之间的连接采用快速通道互联(Quick PathInterconnect，简称为“QPI”)技术，不同组合节点中的NC与NC之间的连接也可以采用QPI技术。
还应理解，在本发明实施例中，仅以基本节点包括1个NC为例进行说明，但本发明实施例并不限于此，根据本发明实施例的计算机子***的每个基本节点也可以包括多个NC，例如每个基本节点包括至少两个CPU和至少一个NC。
在本发明实施例中，每个组合节点可以包括M个基本节点，其中M为自然数且M大于或等于1，并且M个基本节点中的任意两个NC之间都互相连接。例如，如图2中的(A)和(B)所示，每个组合节点仅包括一个基本节点，即M为1。例如，M还可以为2、3或4，如图3所示。
图3示出了根据本发明实施例的计算机子***中的组合节点的示意性框图。其中，在图3的(A)中，每个组合节点包括2个相同的基本节点2P，在每个基本节点2P中，任意两个CPU之间都互相连接，并且每个CPU都连接至该基本节点中的NC；在该组合节点中，2个基本节点2P通过各自的NC互相连接而形成该组合节点。在图3的(B)中，每个组合节点包括3个相同的基本节点2P，该3个基本节点2P中的任意两个NC之间互相连接，从而形成该组合节点。同样地，在图4的(C)中，每个组合节点包括4个相同的基本节点2P，每个基本节点2P中的NC都与其余的3个基本节点2P中的NC相连，使得该4个基本节点2P中的任意两个NC之间都互相连接，从而形成该组合节点。
应理解，由于M个基本节点中的任意两个NC之间都互相连接，因而每个组合节点内，任意两个NC之间都可以直接通信，即任意两个NC之间的通信仅需要经过一跳，因而能够进一步减小组合节点间的访问延迟，提高***的运行效率。
在本发明实施例中，计算机子***可以包括L个组合节点，其中L为自然数且L大于或等于4，并且L个组合节点通过不同组合节点的NC之间的连接而连接，并且任意两个NC之间的通信最多经过三跳。图4示出了根据本发明实施例的具有不同数量的组合节点的计算机子***的示意性结构框图。如图4中的(A)所示，该计算机子***110包括4个组合节点，每个组合节点可以如图3所示包括M个基本节点，每个基本节点可以如图2所示包括N个CPU和1个NC，并且4个组合节点之间通过不同组合节点的NC之间的连接而连接，并且任意两个NC之间的通信最多经过三跳。类似地，如图4中的(B)和(C)所示，计算机子***120包括5个组合节点，计算机子***130包括6个组合节点。可选地，根据本发明实施例的计算机子***包括偶数个组合节点，即L为偶数且L大于或等于4。优选地，如图1所示，计算机子***包括8个组合节点。下文中将以计算机子***包括8个组合节点为例进行说明，但本发明并不限于此。
应理解，在本发明实施例中，包括L个组合节点的计算机子***都以立体架构的形式呈现，以更好地示出各组合节点之间的连接关系，在实际应用中，计算机子***可以以平面布局，也可以以立体构造布局，本发明对此并不限定。
在本发明实施例中，不同组合节点之间的连接使得任意两个NC之间的通信最多经过三跳。对于每个组合节点仅包括一个基本节点的情况，可选地，该L个组合节点中的任意两个NC之间都互相连接。如图1所示，计算机子***100包括8个组合节点，每个组合节点都仅包括1个基本节点，并且每个组合节点的NC都与其余的7个组合节点的NC相连，使得任意两个NC之间的通信仅经过一跳。此时8个组合节点中的每个组合节点都处于完全相同的地位。
可选地，如图5所示，当每个组合节点包括1个基本节点时，对于包括8个组合节点的计算机子***而言，该8个组合节点中的每个NC与该8个组合节点中的其余3个NC互相连接，并使得该L个组合节点中的任意两个NC之间的通信最多经过两跳，由此形成包括16个CPU的计算机子***。例如，顶面上的任意两个组合节点之间的通信经过一跳，但位于体对角线两端的两个组合节点之间的通信需要经过两跳。
当每个组合节点至少包括两个基本节点时，可选地，任意两个组合节点中的相应的基本节点的NC互相连接。例如，如图6所示，该计算机子***300包括8个组合节点，每个组合节点包括2个基本节点，称为第一基本节点和第二基本节点，每个基本节点包括2个CPU和1个NC。任意一个组合节点中的第一基本节点的NC仅与其余组合节点中的第一基本节点的NC相连，第二基本节点的NC也仅与相应的第二基本节点的NC相连，由此形成包括32个CPU的计算机子***。
类似地，如图7所示，示出了每个组合节点包括3个基本节点的计算机子***400。在该计算机子***400中，每个组合节点包括的3个基本节点可以分别称为第一基本节点、第二基本节点和第三基本节点。其中，任意两个组合节点中的相应的基本节点的NC互相连接，该相应指对于任意确定的两个组合节点而言，其中一个组合节点的第一基本节点的NC仅与另一组合节点的第一基本节点的NC相连，其中一个组合节点的第二基本节点的NC仅与另一组合节点的第二基本节点的NC相连，并且其中一个组合节点的第三基本节点的NC仅与另一组合节点的第三基本节点的NC相连，由此形成包括48个CPU的计算机子***。
对于图7所示的计算机子***400，可以理解的是，该计算机子***400可以认为是包括8个组合节点，这8个组合节点形成立方体结构，每个组合节点相应于该立方体的顶点，并且每个顶点处于完全相同的地位，每个组合节点包括3个基本节点；另一方面，该计算机子***400也可以理解为，每个组合节点中的第一基本节点、第二基本节点和第三基本节点都分别形成立方体结构，每个立方体的顶点对应于一个基本节点，而这三个立方体相应的顶点互相连接，即也可以认为该计算机子***400包括三个如图1所示的计算机子***100，这三个计算机子***100的相应顶点互相连接。
因此，本发明实施例的计算机子***，通过具有路由功能的NC直接与CPU相连，能够避免使用Xbar互联芯片，从而能够减少互联芯片的种类和数量，同时还能够简化***互联结构，避免连接复杂而导致出错率增高，从而能够提高***的可靠性，并且通过NC之间的连接使得任意两个NC之间的通信最多只需经过三跳，能够缩短节点间访问延迟，并提高***运行效率。
另一方面，本发明实施例还提供了一种计算机***。下面将结合图8至图10对该计算机***进行描述。
图8示出了根据本发明实施例的计算机***的示意性结构框图。根据本发明实施例的计算机***包括：两个相同的根据本发明实施例的计算机子***，其中第一计算机子***或第二计算机子***包括L个组合节点，每个组合节点包括M个基本节点，每个基本节点包括N个中央处理器CPU和1个节点控制器NC，每个基本节点中的任意两个CPU之间都互相连接，每个基本节点中的每个CPU都连接至该基本节点中的NC，并且每个基本节点中的NC都具有路由功能，该M个基本节点中的任意两个NC之间都互相连接，该L个组合节点之间通过不同组合节点的NC之间的连接而形成的连接，使得任意两个NC之间的通信最多经过三跳，其中，L为自然数且L大于或等于4，M为自然数且M大于或等于1，N为自然数且N大于或等于2，其中该第一计算机子***中的每个组合节点中的至少一个NC，与该第二计算机子***中的相应组合节点中的相应基本节点的NC互相连接。
具体地，例如，如图8所示，计算机***500包括两个相同的根据本发明实施例的计算机子***510和520，其中该第一计算机子***510中的每个组合节点中的至少一个NC，与该第二计算机子***520中的相应组合节点中的相应基本节点的NC互相连接，例如510或520的每个组合节点包括两个基本节点，称为第一基本节点和第二基本节点，510中的第一组合节点的第一基本节点的NC与520中的第一组合节点的第一基本节点的NC相连；510中的第二组合节点的第一基本节点的NC与520中的第二组合节点的第一基本节点的NC相连，并且510中的第二组合节点的第二基本节点的NC与520中的第二组合节点的第二基本节点的NC相连。
在本发明实施例中，计算机子***的每个基本节点可以包括2个CPU和1个NC。可选地，计算机子***可以包括八个组合节点。可选地，计算机子***的每个基本节点中的NC都能够将来自与该基本节点相连接的第一基本节点的NC的信息路由到与该基本节点相连接的第二基本节点的NC。可选地，当每个组合节点包括1个基本节点时，计算机子***的L个组合节点中的任意两个NC之间互相连接。可选地，当每个组合节点包括1个基本节点时，计算机子***的L个组合节点中的每个NC与该L个组合节点中的其余3个NC互相连接，并使得该L个组合节点中的任意两个NC之间的通信最多经过两跳。可选地，当M大于或等于2时，计算机子***的任意两个组合节点中的相应的基本节点的NC互相连接。
应理解，本发明实施例以计算机子***包括8个组合节点，并且每个基本节点包括2个CPU和1个NC为例，但本发明并不限于此。
例如，当图8所示的计算机***包括如图5所示的计算机子***时，可以方便且高效地由包括16个CPU的计算机子***，形成包括32个CPU的计算机***；当当图8所示的计算机***包括如图6所示的计算机子***时，可以方便且高效地由包括32个CPU的计算机子***，形成包括64个CPU的计算机***；当图8所示的计算机***包括如图7所示的计算机子***时，可以方便且高效地由包括48个CPU的计算机子***，形成包括96个CPU的计算机***。
因此，本发明实施例的计算机***，通过两个相同的计算机子***的相应组合节点中的相应基本节点的NC互相连接，不仅能够减少互联芯片的种类和数量，简化***互联结构，避免连接复杂而导致出错率增高，从而能够提高***的可靠性，提高***运行效率，还能够高效地扩展互连***的CPU的数量，简化CPU的互联，缩短节点间访问延迟。
可选地，第一计算机子***中的每个组合节点中的每个NC，与第二计算机子***中的相应组合节点中的相应基本节点的NC互相连接。
例如，如图9所示，每个组合节点包括2个基本节点，其中图9中的(a)例如是第一计算机子***中的一个组合节点的示意图，图9中的(b)例如是第二计算机子***中的一个相应组合节点的示意图，例如都是第一组合节点。在图9中，第一计算机子***的第一组合节点中的第一基本节点的NC与第二计算机子***的第一组合节点中的第一基本节点的NC相连，并且第一计算机子***的第一组合节点中的第二基本节点的NC与第二计算机子***的第一组合节点中的第二基本节点的NC相连。
应理解，与图9所对应的计算机***可以认为是具有图1所示构架的计算机子***，其中该计算机子***的组合节点包括4个基本节点，每个基本节点的NC之间的连接如图9所示。
类似地，图10示出了根据本发明实施例的计算机***中的两个计算机子***的相应组合节点的示意性连接框图。如图10所示，每个组合节点包括3个基本节点，其中图10中的(a)例如是第一计算机子***中的一个组合节点的示意图，图10中的(b)例如是第二计算机子***中的一个相应组合节点的示意图，例如都是第一组合节点，该第一计算机子***中的每个组合节点中的每个NC，与该第二计算机子***中的相应组合节点中的相应基本节点的NC互相连接。
因此，本发明实施例的计算机***，通过两个相同的计算机子***的相应组合节点中的相应基本节点的NC互相连接，还能够高效地扩展互连***的CPU的数量，简化CPU的互联，并能够提高***的可靠性，缩短节点间访问延迟，提高***运行效率。
应理解，本发明实施例仅以两个相同的计算机子***构成计算机***为例进行说明，三个或更多的相同的计算机子***也能构成计算机***，其中，可选地，各计算机子***的中的每个组合节点中的每个NC，与其余计算机子***中的相应组合节点中的相应基本节点的NC互相连接。
应理解，上文尽管通过参考附图并结合优选实施例的方式对本发明进行了详细描述，但本发明并不限于此。在不脱离本发明的精神和实质的前提下，本领域普通技术人员可以对本发明的实施例进行各种等效的修改或替换，而这些修改或替换都应在本发明的涵盖范围内。

Claims (10)

1.一种计算机子***，其特征在于，包括L个组合节点，每个组合节点包括M个基本节点，每个基本节点包括N个中央处理器CPU和1个节点控制器NC，每个基本节点中的任意两个CPU之间都互相连接，每个基本节点中的每个CPU都连接至所述基本节点中的NC，并且每个基本节点中的NC都具有路由功能，所述M个基本节点中的任意两个NC之间都互相连接，所述L个组合节点之间通过不同组合节点的NC之间的连接而形成的连接，使得任意两个NC之间的通信最多经过三跳，其中，L为自然数且L大于或等于4，M为自然数且M大于或等于1，N为自然数且N大于或等于2。
2.根据权利要求1所述的计算机子***，其特征在于，每个基本节点包括2个CPU和1个NC。
3.根据权利要求1所述的计算机子***，其特征在于，所述计算机子***包括八个组合节点。
4.根据权利要求1所述的计算机子***，其特征在于，每个基本节点中的NC都能够将来自与所述基本节点相连接的第一基本节点的NC的信息路由到与所述基本节点相连接的第二基本节点的NC。
5.根据权利要求1至4中任一项所述的计算机子***，其特征在于，当每个组合节点包括1个基本节点时，所述L个组合节点中的任意两个NC之间互相连接。
6.根据权利要求3所述的计算机子***，其特征在于，当每个组合节点包括1个基本节点时，所述L个组合节点中的每个NC与所述L个组合节点中的其余3个NC互相连接，并使得所述L个组合节点中的任意两个NC之间的通信最多经过两跳。
7.根据权利要求1至4中任一项所述的计算机子***，其特征在于，当M大于或等于2时，任意两个组合节点中的相应的基本节点的NC互相连接。
8.一种计算机***，其特征在于，包括两个相同的根据权利要求1至7中任一项所述的计算机子***，其中第一计算机子***中的每个组合节点中的至少一个NC，与第二计算机子***中的相应组合节点中的相应基本节点的NC互相连接。
9.根据权利要求8所述的计算机***，其特征在于，其中所述第一计算机子***中的每个组合节点中的每个NC，与所述第二计算机子***中的相应组合节点中的相应基本节点的NC互相连接。
10.根据权利要求9所述的计算机***，其特征在于，每个计算机子***包括八个组合节点，每个组合节点包括M个基本节点，每个基本节点包括2个CPU和1个NC。
CN2011800008489A 2011-06-24 2011-06-24 计算机子***和计算机*** Active CN102232218B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/CN2011/076279 WO2012103705A1 (zh) 2011-06-24 2011-06-24 计算机子***和计算机***

Publications (2)

Publication Number Publication Date
CN102232218A true CN102232218A (zh) 2011-11-02
CN102232218B CN102232218B (zh) 2013-04-24

Family

ID=44844473

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2011800008489A Active CN102232218B (zh) 2011-06-24 2011-06-24 计算机子***和计算机***

Country Status (4)

Country Link
US (3) US9336179B2 (zh)
EP (1) EP2568392A4 (zh)
CN (1) CN102232218B (zh)
WO (1) WO2012103705A1 (zh)

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103870435A (zh) * 2014-03-12 2014-06-18 华为技术有限公司 服务器及数据访问方法
CN104954439A (zh) * 2015-05-14 2015-09-30 曙光云计算技术有限公司 一种云服务器及其节点互联方法、云服务器***
CN105022715A (zh) * 2015-07-08 2015-11-04 浪潮(北京)电子信息产业有限公司 一种服务器背板互连方法和***
WO2017113128A1 (zh) * 2015-12-29 2017-07-06 华为技术有限公司 一种cpu及多cpu***管理方法
CN107092576A (zh) * 2017-04-28 2017-08-25 郑州云海信息技术有限公司 一种多处理机互联方法及互联***
CN107239432A (zh) * 2017-08-08 2017-10-10 郑州云海信息技术有限公司 一种具有新型拓扑结构的服务器
CN108632142A (zh) * 2018-03-28 2018-10-09 华为技术有限公司 节点控制器的路由管理方法和装置
CN108701117A (zh) * 2017-05-04 2018-10-23 华为技术有限公司 互连***、互连控制方法和装置
CN110633246A (zh) * 2018-06-25 2019-12-31 广达电脑股份有限公司 具互连端口弹性连接方式的运算装置
CN111741126A (zh) * 2020-07-21 2020-10-02 杭州智块网络科技有限公司 一种区块链组通信方法及***
CN115550377A (zh) * 2022-11-25 2022-12-30 苏州浪潮智能科技有限公司 一种nvmf存储集群节点互联方法、装置、设备及介质

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9436637B2 (en) * 2013-05-17 2016-09-06 Advanced Micro Devices, Inc. Network-on-chip architecture for multi-processor SoC designs
JP6412708B2 (ja) * 2014-04-01 2018-10-24 株式会社ソニー・インタラクティブエンタテインメント プロセッシングシステムおよびマルチプロセッシングシステム
CN105205032B (zh) * 2015-08-25 2018-06-26 华为技术有限公司 Cpu互连装置、***及其控制方法、控制装置
CN105700975B (zh) * 2016-01-08 2019-05-24 华为技术有限公司 一种中央处理器cpu热移除、热添加方法及装置
US10057334B2 (en) 2016-11-14 2018-08-21 Futurewei Technologies, Inc. Quad full mesh and dimension driven network architecture

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5367636A (en) * 1990-09-24 1994-11-22 Ncube Corporation Hypercube processor network in which the processor indentification numbers of two processors connected to each other through port number n, vary only in the nth bit
US20030018927A1 (en) * 2001-07-23 2003-01-23 Gadir Omar M.A. High-availability cluster virtual server system
CN1811744A (zh) * 2005-01-28 2006-08-02 富士通株式会社 通过串行总线互连多个处理节点的装置
CN1841330A (zh) * 2005-03-29 2006-10-04 国际商业机器公司 用于管理多节点smp***的方法和***
US20070106833A1 (en) * 2000-05-10 2007-05-10 Intel Corporation Scalable distributed memory and I/O multiprocessor systems and associated methods
CN101076790A (zh) * 2003-06-27 2007-11-21 新信息***公司 动态多群集***重新配置
CN101216815A (zh) * 2008-01-07 2008-07-09 浪潮电子信息产业股份有限公司 一种双翼可扩展多处理器紧耦合共享存储器体系结构
US20110055452A1 (en) * 2009-08-26 2011-03-03 Kumiko Suzuki Method and program for memory relocation control of computer, and computer system

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6230252B1 (en) * 1997-11-17 2001-05-08 Silicon Graphics, Inc. Hybrid hypercube/torus architecture
DE10007706A1 (de) 2000-02-19 2001-08-23 Sms Demag Ag Verfahren und Anlage zum Gießen von Vorprodukten in einer Stranggießanlage
CN1116567C (zh) 2001-02-26 2003-07-30 北京博瑞科技发展公司 网络型冷水机组用控制器
CN1537376A (zh) 2001-07-24 2004-10-13 �����ɷ� 可扩展和自动生成且基于多路复用器的集成电路分层级互连架构
US20050080894A1 (en) * 2003-10-09 2005-04-14 John Apostolopoulos Method and system for topology adaptation to support communication in a communicative environment
KR20050120341A (ko) 2004-06-18 2005-12-22 엘지전자 주식회사 다중 씨피유에서의 메모리 카드 공유 장치
US7209989B2 (en) 2004-09-29 2007-04-24 Intel Corporation Transfer acknowledgement mechanism for an MSL architecture
US7433931B2 (en) * 2004-11-17 2008-10-07 Raytheon Company Scheduling in a high-performance computing (HPC) system
US7688737B2 (en) * 2007-03-05 2010-03-30 International Business Machines Corporation Latency hiding message passing protocol
CN101330426B (zh) 2007-10-15 2011-05-25 中兴通讯股份有限公司 Iptv网络互连架构及互连方法
US8111615B2 (en) 2008-07-07 2012-02-07 Intel Corporation Dynamic update of route table

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5367636A (en) * 1990-09-24 1994-11-22 Ncube Corporation Hypercube processor network in which the processor indentification numbers of two processors connected to each other through port number n, vary only in the nth bit
US20070106833A1 (en) * 2000-05-10 2007-05-10 Intel Corporation Scalable distributed memory and I/O multiprocessor systems and associated methods
US20030018927A1 (en) * 2001-07-23 2003-01-23 Gadir Omar M.A. High-availability cluster virtual server system
CN1554055A (zh) * 2001-07-23 2004-12-08 �Ƚ�΢װ�ù�˾ 高可用性集群虚拟服务器***
CN101076790A (zh) * 2003-06-27 2007-11-21 新信息***公司 动态多群集***重新配置
CN1811744A (zh) * 2005-01-28 2006-08-02 富士通株式会社 通过串行总线互连多个处理节点的装置
CN1841330A (zh) * 2005-03-29 2006-10-04 国际商业机器公司 用于管理多节点smp***的方法和***
CN101216815A (zh) * 2008-01-07 2008-07-09 浪潮电子信息产业股份有限公司 一种双翼可扩展多处理器紧耦合共享存储器体系结构
US20110055452A1 (en) * 2009-08-26 2011-03-03 Kumiko Suzuki Method and program for memory relocation control of computer, and computer system

Cited By (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103870435B (zh) * 2014-03-12 2017-01-18 华为技术有限公司 服务器及数据访问方法
CN103870435A (zh) * 2014-03-12 2014-06-18 华为技术有限公司 服务器及数据访问方法
CN104954439A (zh) * 2015-05-14 2015-09-30 曙光云计算技术有限公司 一种云服务器及其节点互联方法、云服务器***
CN104954439B (zh) * 2015-05-14 2018-10-02 曙光云计算集团有限公司 一种云服务器及其节点互联方法、云服务器***
CN105022715A (zh) * 2015-07-08 2015-11-04 浪潮(北京)电子信息产业有限公司 一种服务器背板互连方法和***
WO2017113128A1 (zh) * 2015-12-29 2017-07-06 华为技术有限公司 一种cpu及多cpu***管理方法
CN107092576A (zh) * 2017-04-28 2017-08-25 郑州云海信息技术有限公司 一种多处理机互联方法及互联***
US11100039B2 (en) 2017-05-04 2021-08-24 Huawei Technologies Co., Ltd. Interconnection system, and interconnection control method and apparatus
CN108701117A (zh) * 2017-05-04 2018-10-23 华为技术有限公司 互连***、互连控制方法和装置
CN107239432A (zh) * 2017-08-08 2017-10-10 郑州云海信息技术有限公司 一种具有新型拓扑结构的服务器
CN108632142A (zh) * 2018-03-28 2018-10-09 华为技术有限公司 节点控制器的路由管理方法和装置
CN108632142B (zh) * 2018-03-28 2021-02-12 华为技术有限公司 节点控制器的路由管理方法和装置
CN110633246A (zh) * 2018-06-25 2019-12-31 广达电脑股份有限公司 具互连端口弹性连接方式的运算装置
CN111741126A (zh) * 2020-07-21 2020-10-02 杭州智块网络科技有限公司 一种区块链组通信方法及***
CN115550377A (zh) * 2022-11-25 2022-12-30 苏州浪潮智能科技有限公司 一种nvmf存储集群节点互联方法、装置、设备及介质
CN115550377B (zh) * 2022-11-25 2023-03-07 苏州浪潮智能科技有限公司 一种nvmf存储集群节点互联方法、装置、设备及介质

Also Published As

Publication number Publication date
US10409766B2 (en) 2019-09-10
US20180107628A1 (en) 2018-04-19
CN102232218B (zh) 2013-04-24
US9336179B2 (en) 2016-05-10
WO2012103705A1 (zh) 2012-08-09
EP2568392A4 (en) 2013-05-22
US9880972B2 (en) 2018-01-30
US20160328357A1 (en) 2016-11-10
EP2568392A1 (en) 2013-03-13
US20130067197A1 (en) 2013-03-14

Similar Documents

Publication Publication Date Title
CN102232218B (zh) 计算机子***和计算机***
CN102141975B (zh) 计算机***
US10681136B2 (en) Memory network methods, apparatus, and systems
CN101216815B (zh) 一种双翼可扩展多处理器紧耦合共享存储器体系结构
US8265070B2 (en) System and method for implementing a multistage network using a two-dimensional array of tiles
US8769459B2 (en) High-end fault-tolerant computer system and method for same
Rajkumar et al. Design of 4-disjoint gamma interconnection network layouts and reliability analysis of gamma interconnection networks
CN112188325B (zh) 使用具有一对多光交换机的光网络的可重新配置的计算平台
JP2007220100A (ja) 複数のクロスバーを使用する分散クロスバーネットワークのシステム及び方法
US20060161718A1 (en) System and method for a non-uniform crossbar switch plane topology
US20170195211A9 (en) Efficient High-Radix Networks for Large Scale Computer Systems
CN1979461A (zh) 多处理器模块
Abd-El-Barr et al. Performance comparison of hierarchical interconnection networks
KR0155266B1 (ko) 멀티프로세서 컴퓨터 시스템
Ziavras et al. Viable architectures for high-performance computing
US20130232319A1 (en) Information processing system, routing method and program
Sadawarti et al. Fault-tolerant routing in unique-path multistage interconnection networks
Sharma et al. Determination of fault tolerance and latency of all optical switch—the augmented data vortex
CN107040394A (zh) 网络拓朴***及方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant