CN102222487B - 显示装置及其运作方法 - Google Patents

Abstract

本发明涉及一种显示装置，包括显示面板、重置单元、时序控制器及源极驱动器。重置单元接收数据致能信号及频率信号，在数据致能信号为致能时依据频率信号进行计数，以及在计数达默认值时产生重置信号。时序控制器耦接重置单元，并输出至少一内部频率信号及至少一控制信号，时序控制器依据重置信号进行重置。源极驱动器耦接显示面板及时序控制器，以依据上述内部频率信号及上述控制信号输出多个像素电压至显示面板。

Description

显示装置及其运作方法

技术领域

本发明是有关于一种显示装置及其运作方法，且特别是有关于一种具有重置单元的显示装置及其运作方法。 

背景技术

随着高科技的发展，视讯产品，特别是数字化的视讯或影像装置已经成为在一般日常生活中所常见的产品。目前最受注目的显示器是配合光电技术与半导体制造技术所发展的平面显示器，例如液晶显示器(Liquid Crystal Display, LCD)。由于液晶显示器具有低电压操作、无辐射线散射、重量轻以及体积小等优点，而成为近年来显示器研究的主要课题。

一般而言，液晶显示器在开启及关闭时的电源时序皆有一定的规定，但液晶显示器在某些运作状态下，电源时序会不符合规定，以致于液晶显示器的运作会产生错误。在液晶显示器运作错误的情况下，液晶显示器的时序控制器（timing controller, TCON）会工作异常，以致于液晶显示器的源极驱动器（source driver）的会撷取错像素资料，进而使液晶显示器显示异常。

发明内容

本发明的目的是提供一种显示装置及其运作方法，可避免源极驱动器撷取错误的像素数据而显示异常。

本发明提出一种显示装置，包括显示面板、重置单元、时序控制器及源极驱动器。重置单元接收数据致能信号及频率信号，在数据致能信号为致能时依据频率信号进行计数，以及在计数达默认值时产生重置信号。时序控制器耦接重置单元，并输出至少一内部频率信号及至少一控制信号，时序控制器依据重置信号进行重置。源极驱动器耦接显示面板及时序控制器，以依据上述内部频率信号及上述控制信号输出多个像素电压至显示面板。

在本发明的一实施例中，重置单元包括侦测电路、计数电路及逻辑电路。侦测电路接收数据致能信号，在数据致能信号为致能时输出通知信号。计数电路接收频率信号，以依据频率信号信进行计数后输出计数结果。逻辑电路耦接侦测电路及计数电路，以依据通知信号控制计数电路进行计数，并且在计数结果为默认值时输出重置信号。

在本发明的一实施例中，重置单元包括开关电路、计数电路及决策电路。开关电路接收数据致能信号及频率信号，在数据致能信号为致能时输出频率信号。计数电路耦接开关电路，以接收开关电路输出的频率信号，并依据开关电路输出的频率信号进行计数后输出计数结果。决策电路耦接计数电路，在计数结果为默认值时输出重置信号。

在本发明的一实施例中，重置单元包括开关电路及控制电路。开关电路接收数据致能信号及频率信号，在数据致能信号为致能时输出频率信号。控制电路耦接开关电路，以接收开关电路输出的频率信号，并依据开关电路输出的频率信号进行计数，并且在计数达默认值时输出重置信号。

在本发明的一实施例中，时序控制器接收数据致能信号及频率信号，以依据数据致能信号及频率信号产生上述内部频率信号及上述控制信号。

在本发明的一实施例中，上述内部频率信号包括一第一内部频率信号及一第二内部频率信号，上述控制信号包括一栓锁控制信号。时序控制器包括除频电路、第一相位延迟电路、第二相位延迟电路及第三相位延迟电路。除频电路接收数据致能信号及频率信号，除频电路对频率信号进行除频后产生参考频率信号，并且依据数据致能信号输出参考频率信号。第一相位延迟电路耦接除频电路及重置单元，以依据参考频率信号产生第一内部频率信号并于进行相位延迟后输出，以及依据重置信号进行重置。第二相位延迟电路，耦接除频电路及重置单元，以依据参考频率信号产生第二内部频率信号并于进行相位延迟后输出，以及依据重置信号进行重置。第三相位延迟电路耦接除频电路及重置单元，以依据参考频率信号产生栓锁控制信号并于进行相位延迟后输出，以及依据重置信号进行重置。其中，第一相位延迟电路、第二相位延迟电路及第三相位延迟电路的延迟相位彼此不同。

在本发明的一实施例中，第一相位延迟电路、第二相位延迟电路及第三相位延迟电路的延迟相位的关系如下列式一所示：

第一相位延迟电路的延迟相位<第二相位延迟电路的延迟相位<第三相位延迟电路的延迟相位（式一）。

在本发明的一实施例中，参考频率信号的频率为频率信号的频率的四分之一。

在本发明的一实施例中，重置单元于数据致能信号为禁能时重置计数。

本发明亦提出一种显示装置的运作方法，适用于具有一时序控制器的显示装置，显示装置的运作方法包括下列步骤。接收数据致能信号及频率信号。在数据致能信号为致能时，依据频率信号进行计数。在计数达默认值时产生重置信号以重置时序控制器。

在本发明的一实施例中，显示装置的运作方法更包括：在数据致能信号为禁能时重置计数。

在本发明的一实施例中，其中默认值为1。

基于上述，本发明实施例的显示装置及其运作方法，其于数据致能信号为致能时依据频率信号进行计数，并且在计数达默认值时产生重置信号以重置时序控制器。藉此，时序控制器会在每一个画面期间进行数据写入之前重置一次，以使时序控制器输出的内部频率信号及栓锁控制信号的波形为正常，进而避免源极驱动器撷取错误的像素数据而显示异常。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。

附图说明

 图1为依据本发明一实施例的显示装置的***示意图。

图2A为图1依据本发明一实施例的时序控制器的电路示意图。

图2B为图1的数据致能信号DE、频率信号CLK、内部频率信号iCLK1、iCLK2及栓锁控制信号LAT的时序示意图。

图3为图1依据本发明一实施例的重置单元的电路示意图。

图4为图1依据本发明另一实施例的重置单元的电路示意图。

图5为图1依据本发明又一实施例的重置单元的电路示意图。

图6为依据本发明一实施例的显示装置的运作方法的流程图。

【主要组件符号说明】

100：显示装置

110、110’、110’’、110’’’：重置单元

120：时序控制器

130：源极驱动器

140：闸极驱动器

150：显示面板

210：除频电路

220：第一相位延迟电路

230：第二相位延迟电路

240：第三相位延迟电路

310：侦测电路

320：逻辑电路

330、420：计数电路

410、510：开关电路

430：决策电路

520：控制电路

CLK、CLK’：频率信号

CR：计数结果

DE：数据致能信号

iCLK1、iCLK2：内部频率信号

LAT：栓锁控制信号

RCLK：参考频率信号

RS：重置信号

T1、T2、T3：时间

NT：通知信号

SC：扫描信号

VP：像素电压。

S610、S620、S630、S640：步骤。

具体实施方式

图1为依据本发明一实施例的显示装置的***示意图。请参照图1，在本实施例中，显示装置100包括重置单元110、时序控制器120、源极驱动器130、闸极驱动器140及显示面板150。重置单元110接收数据致能信号DE及频率信号CLK。时序控制器120接收数据致能信号DE及频率信号CLK并耦接重置单元110。源极驱动器130耦接时序控制器120及显示面板150。闸极驱动器140耦接时序控制器120及显示面板150。

在本实施例中，显示面板150是以双闸极（Dual Gate）的显示面板为例，亦即显示面板150的每一像素列（未绘示）会对应两条扫描线（未绘示），此时源极驱动器130会分开地撷取每一像素列的奇数像素数据及偶数像素数据以分别对应两条扫描线（未绘示），因此时序控制器120会输出两个内部频率信号（即第一内部频率信号iCLK1及第二内部频率信号iCLK2）及一个栓锁控制信号LAT，以作为源极驱动器130撷取像素资料的依据。并且，源极驱动器130会依据所撷取的像素数据输出多个像素电压VP。闸极驱动器140受控于时序控制器120而依序输出多个扫描信号SC至显示面板150，以依序开启显示面板150的每一个像素（未绘示）。

在其它实施例中，显示面板150可以是单闸极（Single Gate）的显示面板，而第一内部频率信号iCLK1、第二内部频率信号iCLK2可整合为一内部频率信号，甚至可省略栓锁控制信号LAT，此可依据本领域通常知识者的设计而变动。

在本实施例中，重置单元110会在数据致能信号DE为致能（例如为高准位）时依据频率信号CLK进行计数，并且在计数达一默认值（例如为1）时产生重置信号RS。时序控制器120会依据数据致能信号DE及频率信号CLK产生第一内部频率信号iCLK1、第二内部频率信号iCLK2及栓锁控制信号LAT，并依据重置信号RS进行重置。此外，重置单元110于数据致能信号DE为禁能（例如为低准位）时重置计数。

换言之，重置单元110会在每一个画面期间（即数据致能信号DE的两个相邻的上升缘之间）输出一次重置信号RS，并且重置信号RS会输出于将像素数据（对应像素电压VP）写入显示面板150之前（即数据致能信号DE为致能后的一预设时间内）。因此，时序控制器120会在每一个画面期间进行数据写入之前重置一次，以使时序控制器120输出的第一内部频率信号iCLK1、第二内部频率信号iCLK2及栓锁控制信号LAT的波形为正常，进而避免源极驱动器130撷取错误的像素数据而显示异常。

图2A为图1依据本发明一实施例的时序控制器的电路示意图。图2B为图1的数据致能信号DE、频率信号CLK、第一内部频率信号iCLK1、第二内部频率信号iCLK2及栓锁控制信号LAT的时序示意图。请参照图1、图2A及2B，在本实施例中，时序控制器120包括除频电路210、第一相位延迟电路220、第二相位延迟电路230及第三相位延迟电路240。

除频电路210接收数据致能信号DE及频率信号CLK，除频电路210对频率信号CLK进行除频后产生参考频率信号RCLK，并且依据数据致能信号DE输出参考频率信号RCLK。在本实施例中，除频电路210对频率信号CLK进行4倍除频后产生参考频率信号RCLK，亦即参考频率信号RCLK的频率为频率信号CLK的频率的四分之一，并且参考频率信号RCLK会在数据致能信号DE为致能且经过预设时间（即时间T1）后输出。其中，预设时间例如是将数据致能信号DE致能后至输出像素数据的期间。

第一相位延迟电路220耦接除频电路210及重置单元110，以依据参考频率信号RCLK产生第一内部频率信号iCLK1并于进行相位延迟后输出，并依据重置信号RS进行重置。第二相位延迟电路230耦接除频电路210及重置单元110，以依据参考频率信号RCLK产生第二内部频率信号iCLK2并于进行相位延迟后输出，并依据重置信号RS进行重置。第三相位延迟电路240耦接除频电路210及重置单元110，以依据参考频率信号RCLK产生栓锁控制信号LAT并于进行相位延迟后输出，并依据重置信号RS进行重置。其中，第一相位延迟电路220、第二相位延迟电路230及第三相位延迟电路240的延迟相位的关系例如如下列式一所示：

第一相位延迟电路220的延迟相位<第二相位延迟电路230的延迟相位<第三相位延迟电路240的延迟相位（式一）

亦即，第一相位延迟电路、第二相位延迟电路及第三相位延迟电路的延迟相位彼此不同。

在本实施例中，例如第一相位延迟电路220的延迟相位为0，第二相位延迟电路230的延迟相位为1个脉波（即时间T2），第三相位延迟电路230的延迟相位为3.5个脉波（即时间T3）。并且，第一相位延迟电路220、第二相位延迟电路230及第三相位延迟电路240在数据致能信号DE为致能前（亦即为禁能）没有输出预设准位（在此以低准位为例）而输出非预设准位（在此以高准位为例）。

在数据致能信号DE为致能后，重置单元110开始计数。若重置单元110的计数为正缘触发且默认值为1，则在数据致能信号DE为致能后频率信号的第1个正缘，重置单元110会输出重置信号RS，以致于第一相位延迟电路220、第二相位延迟电路230及第三相位延迟电路240会重置而输出预设准位（即低准位）。藉此，由于第一相位延迟电路220、第二相位延迟电路230及第三相位延迟电路240会重置而输出预设准位，因此可避免准位错误而使源极驱动器130撷取错误的像素数据。

在时间T1后，除频电路210会输出参考频率信号RCLK至第一相位延迟电路220、第二相位延迟电路230及第三相位延迟电路240，并且第一相位延迟电路220、第二相位延迟电路230及第三相位延迟电路240分别产生第一内部频率信号iCLK1、第二内部频率信号iCLK2及栓锁控制信号LAT并进行对应的相位延迟后依序输出。

此外，若第一相位延迟电路220、第二相位延迟电路230及第三相位延迟电路240在数据致能信号DE为致能前为输出预设准位（例如为低准位），则第一相位延迟电路220、第二相位延迟电路230及第三相位延迟电路240在重置后仍为输出预设准位，因此不会影响电路的运作。

图3为图1依据本发明一实施例的重置单元的电路示意图。请参照图3，在本实施例中，重置单元110’包括侦测电路310、逻辑电路320及计数电路330。侦测电路310接收数据致能信号DE，在数据致能信号DE为致能时输出通知信号NT至逻辑电路320。逻辑电路320耦接侦测电路310及计数电路330，以在接收到通知信号NT后控制计数电路330进行计数，亦即依据通知信号NT控制计数电路330进行计数。计数电路330接收频率信号CLK，且在受控于逻辑电路320进行计数后，会依据频率信号CLK信进行计数并输出计数结果CR。逻辑电路320在计数结果CR为默认值（例如为1）时输出重置信号RS。其中，侦测电路310可利用正反器来实现，例如D型正反器。

图4为图1依据本发明另一实施例的重置单元的电路示意图。请参照图4，在本实施例中，重置单元110’’包括开关电路410、计数电路420及决策电路430。开关电路410接收数据致能信号DE及频率信号CLK，且在数据致能信号DE为致能时输出所接收的频率信号CLK（即频率信号CLK’）。计数电路420耦接开关电路410，以接收开关电路410输出的频率信号CLK’，并依据开关电路410输出的频率信号CLK’进行计数后输出计数结果CR。决策电路430耦接计数电路420，在计数结果CR为默认值（例如为1）时输出重置信号RS。其中，开关电路410可利用晶体管来实现，例如NMOS晶体管。

图5为图1依据本发明又一实施例的重置单元的电路示意图。请参照图5，在本实施例中，重置单元110’’’包括开关电路510及控制电路520。开关电路510接收数据致能信号DE及频率信号CLK，且在数据致能信号DE为致能时输出所接收的频率信号CLK（即频率信号CLK’）。控制电路520耦接开关电路510，以接收开关电路510输出的频率信号CLK’，并依据开关电路510输出的频率信号CLK’进行计数，并且在计数达默认值（例如为1）时输出重置信号RS。其中，开关电路510可利用晶体管来实现，例如NMOS晶体管。

依据上述，可汇整一运作方法以应用于上述显示装置。图6为依据本发明一实施例的显示装置的运作方法的流程图。请参照图6，在本实施例中，会先接收数据致能信号及频率信号（步骤S610）。在数据致能信号为致能时，依据频率信号进行计数，（步骤S620），并且在计数达默认值时产生重置信号以重置时序控制器（步骤S630）。以及，在数据致能信号为禁能时重置计数（步骤S640）。其中，步骤S620、S630及S640会重复执行，以使时序控制器在每一画面期间重置一次，并且上述各步骤的细节可参照上述实施例，在此则不再赘述。

综上所述，本发明实施例的显示装置及其运作方法，其于数据致能信号为致能时依据频率信号进行计数，并且在计数达默认值时产生重置信号以重置时序控制器。藉此，时序控制器会在每一个画面期间进行数据写入之前重置一次，以使时序控制器输出的第一内部频率信号、第二内部频率信号及栓锁控制信号的波形为正常，进而避免源极驱动器撷取错误的像素数据而显示异常。

虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视后附的申请专利范围所界定者为准。 

Claims (7)

1.一种显示装置，其特征在于，包括：

一显示面板，耦接双闸极，该显示面板每一像素列对应两条扫描线；

一重置单元，以接收一数据致能信号及一频率信号，在该数据致能信号为致能时依据该频率信号进行计数，以及在计数达一默认值1时产生一重置信号，以及于该数据致能信号为禁能时重置计数；

一时序控制器，耦接该重置单元，以输出包括一第一内部频率信号及一第二内部频率信号的内部频率信号及至少包括一栓锁控制信号的控制信号，该时序控制器依据该重置信号进行重置，以致该时序控制器于每一个画面期间进行数据写入之前重置一次，

以及该时序控制器包括：

一除频电路，以接收该数据致能信号及该频率信号，该除频电路对该频率信号进行除频后产生一参考频率信号，并且依据该数据致能信号输出该参考频率信号；

一第一相位延迟电路，耦接该除频电路及该重置单元，以依据该参考频率信号产生该第一内部频率信号并于进行相位延迟后输出，以及依据该重置信号进行重置；

一第二相位延迟电路，耦接该除频电路及该重置单元，以依据该参考频率信号产生该第二内部频率信号并于进行相位延迟后输出，以及依据该重置信号进行重置；以及

一第三相位延迟电路，耦接该除频电路及该重置单元，以依据该参考频率信号产生该栓锁控制信号并于进行相位延迟后输出，以及依据该重置信号进行重置；

其中该第一相位延迟电路、该第二相位延迟电路及该第三相位延迟电路的延迟相位彼此不同；以及

一源极驱动器，耦接该显示面板及该时序控制器，以依据上述内部频率信号及上述控制信号输出多个像素电压至该显示面板。

2.根据权利要求1所述的显示装置，其特征在于：所述重置单元包括：

一侦测电路，以接收该数据致能信号，并在该数据致能信号为致能时输出一通知信号；

一计数电路，以接收该频率信号，并依据该频率信号进行计数后输出一计数结果；以及

一逻辑电路，耦接该侦测电路及该计数电路，以依据该通知信号控制该计数电路进行计数，并且在该计数结果为该默认值时输出该重置信号。

3.根据权利要求1所述的显示装置，其特征在于：所述重置单元包括：

一开关电路，以接收该数据致能信号及该频率信号，并在该数据致能信号为致能时输出该频率信号；

一计数电路，耦接该开关电路，以接收该开关电路输出的该频率信号，并依据该开关电路输出的该频率信号进行计数后输出一计数结果；以及

一决策电路，耦接该计数电路，以在该计数结果为该默认值时输出该重置信号。

4.根据权利要求1所述的显示装置，其特征在于：所述重置单元包括：

一开关电路，以接收该数据致能信号及该频率信号，并在该数据致能信号为致能时输出该频率信号；以及

一控制电路，耦接该开关电路，以接收该开关电路输出的该频率信号，并依据该开关电路输出的该频率信号进行计数，并且在计数达该默认值时输出该重置信号。

5.根据权利要求1所述的显示装置，其特征在于：所述时序控制器接收该数据致能信号及该频率信号，以依据该数据致能信号及该频率信号产生该些内部频率信号及该控制信号。

6.根据权利要求1所述的显示装置，其特征在于：所述第一相位延迟电路、该第二相位延迟电路及该第三相位延迟电路的延迟相位的关系如下式：

该第一相位延迟电路的延迟相位<该第二相位延迟电路的延迟相位<该第三相位延迟电路的延迟相位。

7.根据权利要求1所述的显示装置，其特征在于：所述参考频率信号的频率为该频率信号的频率的四分之一。

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