CN102200545B - 一种高速海量数据采集存储***的硬件协处理装置 - Google Patents

Abstract

本发明公开了一种高速海量数据采集***的硬件协处理装置，在进行详细波形观测时，时基电路对位宽增加、速度降低的高速海量数据流分流出的数据流①一路进入硬件协处理多级筛选单元，对数据流①连续的N个数值进行筛选，送入硬件协处理FIFO进行存储，数据流①另一路流向DDR2控制器的数据FIFO，在DDR2控制器控制下，存储到DDR2大容量动态存储器；用户根据硬件协处理FIFO中的协处理数据进行概貌观察，对需要进行详细的观察波形，将其起始地址以及终点地址发给寻址计数器，对大容量动态存储器进行寻址，快速读取用户关心的观察波形数据送给显示屏显示。本发明通过增加高速海量数据流的位宽，从而降低高速海量数据流速度。

Description

一种高速海量数据采集存储***的硬件协处理装置

技术领域

本发明属于数据采集存储***技术领域，更为具体地讲，涉及一种高速海量数据采集存储***的硬件协处理装置。

背景技术

随着A/D转换器(ADC)的发展以及时间交替并行采样技术的成熟，数字***采样率越来越高，而超高速数据采集***的实现，无疑对***采集到的海量数据的存储和处理能力提出了新的要求；同时，存储深度的增加，数字波形记录的处理时间加长，极大降低了***的波形捕获率。可见在提高存储深度的同时解决响应速度慢、波形捕获率低等问题是数据采集存储***发展所面临的关键技术问题之一。

数据采集存储***的三大主要性能指标是存储深度、采样率和波形捕获率，三者相互联系和制约。

在数据采集存储***中，存储深度S、波形连续捕获时间即记录时间t_acq、采样率R_acq三者关系如式(1)所示：

S＝t_acq×R_acq                                          (1)

当记录时间t_acq较长时，由于存储深度S是固定的，只有降低采样率R_acq来捕获较长的波形，但这样势必造成波形显示质量的下降。所以在记录时间t_acq一定的情况下，若提高数据采集存储***的存储深度，便可以使用更高的采样率R_acq进行数据存储，从而获取不失真的波形。因此，存储深度S决定了数据采集存储***同时分析高频和低频现象的能力，包括低速信号的高频噪声和高速信号的低频调制。

同样，波形捕获率R_caq跟记录时间t_acq和***处理数据时间t_pro的关系如式(2)所示：

R_cap＝1/(t_acq+t_pro)                                    (2)

存储深度S的提高，意味着记录时间t_acq与***处理数据时间t_pro都会相应地增加，从而导致响应速度下降，死区时间变长，波形捕获率R_cap降低。而在存储深度S一定的条件下，那么记录时间t_acq就一定，若能够减少***处理数据时间t_pro，无疑将会减少死区时间，从而提高波形捕获率R_cap。

在2010年06月09日公布、公布号为CN 101726644A、名称为“一种具有波形快速定位与缩放功能的数字存储示波器”的中国发明专利申请，采用特征值检测模块、特征值存储FIFO；用大容量的详细波形存储器缓存全部的采样数据，同时特征值检测模块对采样数据进行筛选，从连续的N个采样数据中，筛选出特征值数据。在观察波形时，先读取特征值数据进行显示，由于特征值数据是全部采集数据的1/N，因此，响应速度非常快，波形捕获率高。当某段特征值数据有异常，通过详细波形存储器的采样数据和特征值数据的对应存储关系，读入大容量的详细波形存储器对应的采集数据进行处理和显示，详细观察该段特征值数据对应的波形，从而完成波形的快速定位与缩放，解决了深度存储下响应速度慢、波形捕获率低和毛刺等有害信号不易发现的问题。

但上述方法有其局限性，首先，采用波形快速定位与缩放功能的数据采集***并没有根本上改善其***响应慢的问题。如果要从大容量存储器中读取大量的数据，数据采集***仍然需要消耗大量的时间进行数据处理，从而降低了***的响应速度。

其次，随着***采样率提高，***数据流速度不变，则数据流位宽将会增加，若想继续采用内存颗粒进行大容量的数据存储，显然是不现实的，采用位宽较大的内存条作为采集***的存储器成为目前较为流行的趋势。

在高速海量数据采集***中，***的采样率将进一步提高，数据流的速度将会提升，无疑将要采用或设计更高性能的FPGA或ASIC器件，现有的方法不能很好地适用于高速海量数据采集***。

发明内容

本发明的目的在于克服现有技术的不足，提供一种适用于高速海量数据采集***的硬件协处理装置。

为实现上述目的，本发明高速海量数据采集存储***的硬件协处理装置，其特征在于，包括：

一输入串并转换逻辑单元，其输入为采集的高速海量数据流，通过串并转换将高速海量数据流的位宽增加，从而降低高速海量数据流速度；

一时基电路，将位宽增加、速度降低的高速海量数据流分流为数据流①和数据流②；

一硬件协处理多级筛选单元和一硬件协处理FIFO；

数据流①一路进入硬件协处理多级筛选单元，通过硬件协处理多级筛选单元对数据流①连续的N个数值进行筛选，再将筛选后的协处理数据送入硬件协处理FIFO进行存储；

所述的筛选包括第一级固定倍数筛选和第二级可变倍数筛选；

在第一级固定倍数筛选中，首先进行错位位宽转换：将进入硬件协处理检测单元的n路数据流①作为数据流a先打p拍，再将每打一拍的数据流与其被打拍的数据流重新组合，形成数据流b，从而以数据流错位叠加的方式扩大位宽，使经错位位宽变换后的每一个时钟节拍内的数据流b的路数(p+1)×n能够大于等于K×m，并且错位之后的每个时钟节拍内的数据都是连续的，其中，K为固定筛选倍数，m为特征值个数；

然后进行有效样值抽取：对数据流b中每一个时钟节拍内的(p+1)×n个数据进行筛选，抽取K×m路有效数据，即未被抽取过的数据，形成数据流c；

最后，根据DSP发送特征值类型选择信号，对数据流c中的每个时钟节拍的K×m路数据进行m个特征值筛选，筛选出来的数据形成m路数据流d；

在第二级可变倍数筛选中，根据DSP发送来得可变筛选倍数R，对R个m路数据选择一个m路数据，从而得到筛选比例为N＝K×R的筛选数据流e作为协处理数据并存入硬件协处理FIFO；

一DDR2大容量动态存储器及DDR2控制器，数据流①另一路流向DDR2控制器的数据FIFO，在DDR2控制器控制下，存储到DDR2大容量动态存储器；

一普通存储FIFO，数据流②进入普通存储FIFO进行缓存，实现单通道存储深度64Kpts的数据存储；

用户根据硬件协处理FIFO中的协处理数据对波形的特征值概貌进行观察，对需要进行详细的观察波形，将其起始地址：

$\left|\right|\frac{i\×\mathrm{mN}}{n\×L}\left|\right|L$

以及终点地址：

$\left|\right|\frac{\left|\right|(i+k+1)\×\mathrm{mN}/n\left|\right|-1+\left|\right|\left\{\right[(i+k+1)\×\mathrm{mN}]\%n+(n-1)\}/n\left|\right|}{L}\left|\right|L$

发给寻址计数器，对DDR2大容量动态存储器进行寻址，快速读取用户关心的观察波形数据送给显示屏显示，其中，Q为DDR2大容量动态存储器容量，L为DDR2大容量动态存储器突发长度，i为硬件协处理FIFO起始列地址，i+k为硬件协处理FIFO终点地址。

本发明目的是这样实现的：

在进行普通波形测量时，时基电路对位宽增加、速度降低的高速海量数据流分流出的数据流②进入普通存储FIFO进行缓存，实现单通道存储深度64Kpts的数据存储，这是现有的常规观测方式。然而，在进行详细波形观测时，时基电路对位宽增加、速度降低的高速海量数据流分流出的数据流①一路进入硬件协处理多级筛选单元，通过硬件协处理多级筛选单元对数据流①连续的N个数值进行筛选，再将筛选后的协处理数据送入硬件协处理FIFO进行存储，数据流①另一路流向DDR2控制器的数据FIFO，在DDR2控制器控制下，存储到DDR2大容量动态存储器；用户根据硬件协处理FIFO中的协处理数据对波形的特征值概貌进行观察，对需要进行详细的观察波形，将其起始地址以及终点地址发给寻址计数器，对大容量动态存储器进行寻址，快速读取用户关心的观察波形数据送给显示屏显示。本发明通过增加高速海量数据流的位宽，从而降低高速海量数据流速度。

在硬件协处理数据筛选时，筛选比例不一定是大容量动态存储器位宽的整数倍，例如数据路数是32，而筛选比例是50，这样就不能简单的按照筛选比例将筛选数据存入硬件协处理FIFO。在本发明中，位宽变换是将数据流b中有效数据进行抽取，其抽取后的数据流c的路数是K×m路，这样就可以将数据流c按照固定筛选比例K进行筛选。

另外，大容量动态存储器与硬件协处理存储FIFO的位宽不同，筛选比例不能自如控制。在本发明中，数据流a通过错位位宽转换，有效样值抽取以及第二级可变倍数筛选后产生的数据流e的路数与硬件协处理FIFO路数相同，这样实现了降低数据流速的同时，实现了不同位宽的大容量动态存储器与硬件协处理存储FIFO的筛选比例自如控制。

附图说明

图1是本发明高速海量数据采集存储***的硬件协处理装置一种具体实施方式原理框图；

图2是图1所示的硬件协处理多级筛选单元原理框图；

图3是硬件协处理多级筛选一具体过程示意图；

图4是硬件协处理波形地址速锁原理图。

具体实施方式

下面结合附图对本发明的具体实施方式进行描述，以便本领域的技术人员更好地理解本发明。需要特别提醒注意的是，在以下的描述中，当已知功能和设计的详细描述也许会淡化本发明的主要内容时，这些描述在这里将被忽略。

实施例

如图1所示，模拟信号经通道调理电路1调理后，输出的差分信号，同时送到模数转换器2中用相位差90度的1.5GHz时钟分别进行交替采样，得到4路1.5GHz数据流并进行串并转换，输出8路750MHz数据流及375MHz AD随路差分时钟输入FPGA(现场可编程逻辑门阵列)进行分相存储。

在本实施例中，高速海量数据采集***的硬件协处理装置除大容量动态存储器外，均设计在FPGA中。如图1所示，本发明高速海量数据采集存储***的硬件协处理装置包括输入串并转换逻辑单元301、时基电路302、硬件协处理多级筛选单元303、硬件协处理FIFO 304、DDR2大容量动态存储器305及DDR2控制器306，普通存储FIFO 307。

8路750MHz数据流作为采集的高速海量数据流输入到输入串并转换逻辑单元301，通过串并转换将高速海量数据流的位宽增加，从而降低高速海量数据流速度。在本实施例中，高速海量数据流按1∶4降速到32路187.5MHz数据流。

时基电路302将位宽增加、速度降低的高速海量数据流，即32路187.5MHz数据流分流为数据流①和数据流②。

数据流①一路进入硬件协处理多级筛选单元303，通过硬件协处理多级筛选单元303对数据流①连续的N个数值进行筛选，再将筛选后的协处理数据送入硬件协处理FIFO 304进行存储。在本实施例中，实现单通道存储深度512Mpts的数据存储。

数据流①另一路流向DDR2控制器306的数据FIFO，在DDR2控制器306控制下，存储到DDR2大容量动态存储器305。

数据流②进入普通存储FIFO 307进行缓存，实现单通道存储深度64Kpts的数据存储。

在进行普通波形测量时，时基电路对位宽增加、速度降低的高速海量数据流分流出的数据流②进入普通存储FIFO进行缓存，实现单通道存储深度64Kpts的数据存储，这是现有的常规观测方式。然而，在进行详细波形观测时，时基电路对位宽增加、速度降低的高速海量数据流分流出的数据流①一路进入硬件协处理多级筛选单元，通过硬件协处理多级筛选单元对数据流①连续的N个数值进行筛选，再将筛选后的协处理数据送入硬件协处理FIFO进行存储，数据流①另一路流向DDR2控制器的数据FIFO，在DDR2控制器控制下，存储到DDR2大容量动态存储器；用户根据硬件协处理FIFO中的协处理数据对波形的特征值概貌进行观察，对需要进行详细的观察波形，将其起始地址以及终点地址发给寻址计数器，对大容量动态存储器进行寻址，快速读取用户关心的观察波形数据送给显示屏显示。本发明通过增加高速海量数据流的位宽，从而降低高速海量数据流速度。

1、硬件协处理多级筛选单元

数据流①通过硬件协处理检测单元303将连续的N个数值进行筛选，再将筛选后的协处理数据送入硬件协处理FIFO 304进行存储，从而协助DSP处理数据的过程。

高速海量数据采集***由DSP 4控制切换读取硬件协处理FIFO 304的数据和DDR2大容量动态存储器305的存储数据，从而实现高速数据采集***的快速响应。硬件协处理多级筛选难点为：

(1)、在硬件协处理数据筛选时，筛选比例N不一定是DDR2大容量动态存储器305位宽的整数倍，在本实施例中，数据流①的路数是32，DDR2大容量动态存储器305位宽为32，筛选比例N是60，这样就不能简单的按照筛选比例N将筛选数据存入硬件协处理FIFO 304中。

(2)、DDR2大容量动态存储器305与硬件协处理FIFO 304的位宽不同，筛选比例不能自如控制；

为解决上述两个技术难点，本发明所述的筛选包括第一级固定倍数筛选和第二级可变倍数筛选，如图2所示。

在第一级固定倍数筛选中，首先进行错位位宽转换：将进入硬件协处理检测单元303的n路，在本实施中为32路的数据流①作为数据流a先打p拍，在本实施例中p＝1，再将每打一拍的数据流与其被打拍的数据流重新组合，形成数据流b，从而以数据流错位叠加的方式扩大位宽，使经错位位宽变换后的每一个时钟节拍内的数据流b的路数(p+1)×n能够大于等于K×m，并且错位之后的每个时钟节拍内的数据都是连续的，其中，K为固定筛选倍数，m为特征值个数。在本实施例中，K＝20、m＝2。

然后进行有效样值抽取：对数据流b中每一个时钟节拍内的(p+1)×n，在本实施例中64个数据进行筛选，抽取K×m路，在本实施例中40路未被抽取过的有效数据，形成数据流c。因为数据流b是数据流a的错位叠加的数据流，其在每个时钟沿下的数据虽然是有序没有重复的数据，但在相邻时钟沿下的数据是有重复的数据，因此，需要将抽取过的数据筛选出去。

最后，根据DSP发送特征值类型选择信号，对数据流c中的每个时钟节拍的K×m路数据进行m个特征值筛选，筛选出来的数据形成m路数据流d。

位宽变换是将数据流b中有效数据进行抽取，其抽取后的数据流c的路数是K×m路，这样就可以将数据流c按照固定筛选比例K进行筛选，从而解决了硬件协处理多级筛选的第(1)个技术难点。

在第一级固定倍数筛选时，通过DSP来发送特征值类型选择信号，不同类型的硬件协处理检测方式其运算方式是不同的，比如最值筛选是通过数据多级比较来实现，平均值筛选是通过数据累加后求平均来实现，门限方式硬件协处理筛选通过数据与门限值比较输出固定硬件协处理的方式来实现。

在第二级可变倍数筛选中，根据DSP发送来得可变筛选倍数R，对R个m路数据选择一个m路数据，从而得到筛选比例为N＝K×R的筛选数据流e作为协处理数据并存入硬件协处理FIFO 304中。

从整个筛选过程，我们可以看到数据流a通过错位位宽转换，有效样值抽取以及第二级可变倍数筛选后产生的数据流e的路数与特征值FIFO3的特征值路数相同，至此解决了第(2)条技术难点。最后DSP将特征值FIFO3中的数据读取后完成波形的映射功能。

第一级固定筛选比例值K的选取与高速海量数据采集存储***的需求和数据流①路数n、速度F_r以及硬件协处理多级筛选单元，在本实施例中，硬件协处理装置最高时钟速度F_f相关，而p值的大小与固定筛选倍数K，数据流路数n，硬件协处理特征值个数m相关。由于DDR2大容量动态存储器305双沿储存特性，计算得出：

K≥||n/||2F_f/F_r||||

$p=\left|\right|\frac{m\×K}{n}\left|\right|+\left|\right|\frac{[(m\×K)\%n]+n-1}{n}\left|\right|-\left|\right|\frac{3n/2-(m\×K)\%n}{n}\left|\right|---\left(1\right)$

其中，||||表示取整运算，例如||2.7||＝2，％表示取余运算。

在本实施例中，硬件协处理装置选用FPGA构建，其最高时钟速度F_f＝500MHz，数据流速度Fr＝187.5MHz，高速海量数据，即数据流a路数n＝32。若征值类型选择为最大值最小值，则硬件协处理路数m＝2；经计算得出K≥6，根据高速海量数据采集存储***取K＝20；计算得出p＝1。经过第一级固定倍数筛选后，将32路数据a流转化成40路数据流c；然后将数据流c经过第一级固定筛选模块中的硬件协处理数据运算单元，转化成数据流d。之后将数据流d按用户需求的可变倍数R＝3进行第二级筛选，最后将筛选后的数据流存入硬件协处理数据FIFO 304。至此完成了整个硬件协处理多级筛选过程。

图3是硬件协处理多级筛选一具体过程示意图；

为更加清楚地说，本发明的筛选过程，为方便描述，在此将数据流a路数n＝8，第一级固定筛选比例K为5，可变倍数筛选比例R为2，特征值路数m为2。

以最值筛选为例，如图3所示，为了方便理解，将数据流a的数据进行赋值处理，按照1为步进线性增加，数据流a经过错位叠加后产生的16路数据流b，其数据在每一个时钟沿下的顺序都是数据流a数据的顺序，但数据流b在相邻时钟沿下的数据却有一半是重复的数据。可以看到每个时钟沿下的16路数据中只有10个数据是有效的或者数据都是无效的，不然将会数据将会重复使用。从16路数据流b中筛选出K×m＝10路数据流c。

从图3中可以看到，数据流c中的数据是数据流a的数据顺序进行排列，并且每个时钟沿下的数据路数为筛选出K×m＝10。但此时的数据流中并不是所有时钟节拍下的数据都是有效的，这也是使能信号产生的原因，使能信号使能4个时钟，1个时钟使有效数据抽取无效。然后按照第一级固定筛选比例K进行抽取，得到了只有最大值和最小值的数据流d。之后便是第二级可变倍数筛选的过程，进行可变倍数筛选时，看到最终进入硬件协处理数据FIFO 304的数据流e是筛选比例为N＝K×m＝20的筛选数据，即是每20个点筛选出一个最大值和一个最小值，分别为(1、20)；(21、40)；(41、60)......。

2、硬件协处理波形地址速锁技术

硬件协处理波形地址速锁是通过用户定位硬件协处理FIFO中所关心波形的地址，再跟据硬件协处理存储FIFO和DDR2大容量动态存储器中数据存放的地址对应关系，地址速锁大容量动态存储器中的详细波形地址的一种提高***效率的方法。

DDR2大容量动态存储器的详细波形数据读取和寻址是由DSP控制计数器实现。当需要显示大容量动态存储器的某部分数据时，DSP发出首地址，从大容量动态存储器中快速读出想要的数据，再将数据送到液晶屏进行显示。在观察波形时，首先显示的是硬件协处理存储FIFO中存储的波形信息，这只是一个粗略的波形。当想要对所显示波形的某一点或者某一段仔细观察的时候，就可以快速根据该小段波形在硬件协处理存储FIFO中的位置，映射出DDR2大容量动态存储器，也就是详细波形存储器)中详细波形数据存储相应的地址空间，经过数据流的切换，再将详细波形存储器中存储的波形详细数据送往液晶屏显示。

地址速锁技术的地址对应关系主要与DDR2大容量动态存储器存取的复杂性相关。DDR2大容量动态存储器物理位宽、突发长度不同地址对应关系也相应不同。在硬件协处理FIFO3地址范围一定的情况下，存储器物理位宽越大，则DDR2大容量动态存储器中地址范围约小。在DDR2大容量动态存储器物理位宽一定的情况下，突发长度不同则大容量动态存储器的地址步进也不同。

如图1所示，一路数据流流入大容量动态存储器，另一路数据经N倍的硬件协处理筛选流入硬件协处理FIFO3。两路数据流对应关系如下：

在DDR2大容量动态存储器中，由于突发长度的原因，地址以突发长度为步进线性增加。设存储器容量为Q，突发长度为L，位宽为8*n，则DDR2大容量动态存储器中数据与地址存储模型如式(6)所示：

P＝[A₀A_L…A_wL…A_(Q/nL-1)L]                            (2)

其中：

P表示大容量动态存储器模型。从式(2)中我们可以看到矩阵A_wL中的列地址wL就是大容量动态存储器的物理列地址。

在硬件协处理FIFO中，设m为筛选比例为N时，硬件协处理的特征值个数；i表示硬件协处理FIFO列地址。数据与地址存储模型如式(3)所示：

$T=\left[\begin{array}{ccccc}{T}_0& \·\·\·& T_i& \·\·\·& T_{\left|\right|\frac{Q}{N\×m}\left|\right|}\end{array}\right]---\left(3\right)$

其中：T_i＝[t_1，i…t_m，i]T然而m×N个数据不一定是大容量动态存储器位宽8*n的整数倍，所以DDR2大容量动态存储器与硬件协处理中地址对应关系，即矩阵P与T列地址对应关系不一定是线性比例关系。因此矩阵T_i中的列地址i上的m个硬件协处理数据对应在DDR2大容量动态存储器中的m×N个数据包含式(4)的地址范围之中。

$<A_{\left|\right|\frac{i\&times;\mathrm{mN}}{n\&times;L}\left|\right|L}~A_{{\left|\right|\frac{\left|\right|\frac{(i+1)\&times;\mathrm{mN}}{n}\left|\right|-1+\left|\right|\frac{\left\{\right[(i+1)\&times;\mathrm{mN}]\%n\}+n-1}{n}\left|\right|}{L}\left|\right|}_L}>---\left(4\right)$

而矩阵T_i中的列地址i上的m个硬件协处理数据对应在DDR2大容量动态存储器中的数据地址范围为：

$<\left|\right|\frac{i\&times;\mathrm{mN}}{n}\left|\right|~\left(\right|\left|\frac{(i+1)\&times;\mathrm{mN}}{n}\right||-1+|\left|\frac{\left\{\right[(i+1)\&times;\mathrm{mN}]\%n\}+n-1}{n}\right|\left|\right)>---\left(5\right)$

由于DDR2大容量动态存储器地址是以突发长度L为单位，所以我们不能使用式(5)地址给DDR2大容量动态存储器，而应输入矩阵A角标地址作为读取DDR2大容量动态存储器的起始地址。

如图1所示，用户根据硬件协处理FIFO中的协处理数据对波形的特征值概貌进行观察，在本实施例中，波形概貌以及普通波形观察是DSP通过DPS接口处理单元307，在DSP控制下读取硬件协处理FIFO、普通存储FIFO进行显示的。

如图3当需观察硬件协处理FIFO中T_i和T_i+k之间的详细波形数据时，DSP把需要观察波形的起始终点地址

$\left|\right|\frac{i\&times;\mathrm{mN}}{n\&times;L}\left|\right|L$ 与 $\left|\right|\frac{\left|\right|(i+k+1)\&times;\mathrm{mN}/n\left|\right|-1+\left|\right|\left\{\right[(i+k+1)\&times;\mathrm{mN}]\%n+(n-1)\}/n\left|\right|}{L}\left|\right|L$

发给寻址计数器，对大容量动态存储器进行寻址，快速读取用户关心的数据，送给显示屏显示，这样就不需读取无关数据，大大节约了数据的读取和处理时间。

在本实施例中，如图1所示，DSP通过DPS接口处理单元308，将硬件协处理FIFO中i和i+k发送到DDR2内存映射单元309，然后得到DDR2大容量动态存储器305中需要观察波形的起始终点地址，发送到DDR2控制器306的地址FIFO，然后读取DDR2大容量动态存储器305中相应起始终点地址之间的数据，在详细波形FIFO 310中缓存后，通过DPS接口处理单元308，在DSP控制下进行显示。另外，触发控制单元311是数据采集时，对数据采集与存储起协调作用，是现有技术，在此不再赘述。

3、效率分析

基于多级筛选与波形地址速锁、硬件后处理及FIFO即时控制技术，可大幅提高***效率。

若没有采用硬件协处理技术若想观察全部波形，那么需要相当长的时间进行数据处理。设DSP读取数据耗时trd1、位宽为Ddsp速度为Vdsp，存储深度为S，AD分辨率为K，则：

$t_{\mathrm{rd}1}=\frac{S\&times;K}{D_{\mathrm{dsp}}}/V_{\mathrm{dsp}}=\frac{S\&times;K}{D_{\mathrm{dsp}}\&times;V_{\mathrm{dsp}}}---\left(6\right)$

设DSP处理数据耗时tdsp、处理100个样点耗时tp，筛选比例N1，则：

$t_{\mathrm{dsp}1}=\frac{S}{N_1}\&times;\frac{N_1}{100}\&times;t_p=\frac{S\&times;t_p}{100}---\left(7\right)$

根据式(12)(13)大容量动态存储器将数据送到显示缓冲区总耗时T1如式(14)

$T_1=t_{\mathrm{rd}1}+t_{\mathrm{dsp}1}=S(\frac{K}{D_{\mathrm{dsp}}\&times;V_{\mathrm{dsp}}}+\frac{t_p}{100})---\left(8\right)$

而运用硬件协处理技术，数据在大容量动态存储器存储完毕后已经将硬件协处理数据读到DSP中。节省了读取硬件协处理数据的时间。设DSP读取数据耗时trd2，大容量动态存储器物理位宽为Dddr，存取速度为Vddr，波形地址速锁后所需大容量动态存储器中的数据量为M，硬件后处理筛选比例为N2，大容量动态存储器将数据送到显示缓冲区总耗时T2，则：

1)当D_dsp×V_dsp＜2D_ddr×V_ddr2/N₂时：

$T_2=t_{\mathrm{rd}2}=\frac{M}{N_2}/\frac{D_{\mathrm{dsp}}\&times;V_{\mathrm{dsp}}}{R}=M\frac{K}{D_{\mathrm{dsp}}\&times;V_{\mathrm{dsp}}\&times;N_2}---\left(9\right)$

$\frac{T_1}{T_2}=\frac{t_{\mathrm{rd}1}+t_{\mathrm{dsp}1}}{t_{\mathrm{rd}2}}=\frac{S\&times;N_2}{M}(1+\frac{t_p\&times;D_{\mathrm{dsp}}{\&times;V}_{\mathrm{dsp}}}{100\&times;K})---\left(10\right)$

2)当D_dsp×V_dsp＞2D_ddr×Vddr/N₂时：

$T_2=t_{\mathrm{rd}2}=\frac{M\&times;K}{{2D}_{\mathrm{ddr}}\&times;N_2}/\frac{V_{\mathrm{ddr}}}{N_2}=M\frac{K}{{2D}_{\mathrm{ddr}}\&times;V_{\mathrm{ddr}}}---\left(11\right)$

$\frac{T_1}{T_2}=\frac{t_{\mathrm{rd}1}+t_{\mathrm{dsp}1}}{t_{\mathrm{rd}2}}=\frac{{2D}_{\mathrm{ddr}}\&times;V_{\mathrm{ddr}}\&times;S}{M}(\frac{1}{D_{\mathrm{dsp}}\&times;V_{\mathrm{dsp}}}+\frac{t_p}{100\&times;K})---\left(12\right)$

实例

若没有采用硬件协处理技术，***要观察512Mpts波形共需T1≈10759.7s。而运用硬件协处理和硬件后处理技术后效率明显提升，在存储深度512Mpts条件下：设波形地址速锁与映射技术筛选比例为N；屏幕上有10个用户关心样点数据；采样率为R_D；***效率倍率对比表，如表1所示：

表1存储效率对比表

表1

结果表明，采用硬件协处理下的多级筛选与地址速锁、硬件后处理和FIFO即时控制等技术可大幅提高***的效率和波形捕获率。

尽管上面对本发明说明性的具体实施方式进行了描述，以便于本技术领域的技术人员理解本发明，但应该清楚，本发明不限于具体实施方式的范围，对本技术领域的普通技术人员来讲，只要各种变化在所附的权利要求限定和确定的本发明的精神和范围内，这些变化是显而易见的，一切利用本发明构思的发明创造均在保护之列。

Claims (2)

1.一种高速海量数据采集存储***的硬件协处理装置，其特征在于，包括：

一输入串并转换逻辑单元，其输入为采集的高速海量数据流，通过串并转换将高速海量数据流的位宽增加，从而降低高速海量数据流速度；

一时基电路，将位宽增加、速度降低的高速海量数据流分流为数据流①和数据流②；

一硬件协处理多级筛选单元和一硬件协处理FIFO；

数据流①一路进入硬件协处理多级筛选单元，通过硬件协处理多级筛选单元对数据流①连续的N个数值进行筛选，再将筛选后的协处理数据送入硬件协处理FIFO进行存储；

所述的筛选包括第一级固定倍数筛选和第二级可变倍数筛选；

在第一级固定倍数筛选中，首先进行错位位宽变换：将进入硬件协处理多级筛选单元的n路数据流①作为数据流a先打p拍，再将每打一拍的数据流与其被打拍的数据流重新组合，形成数据流b，从而以数据流错位叠加的方式扩大位宽，使经错位位宽变换后的每一个时钟节拍内的数据流b的路数(p+1)×n能够大于等于K×m，并且错位之后的每个时钟节拍内的数据都是连续的，其中，K为固定筛选倍数，m为特征值个数；

然后进行有效样值抽取：对数据流b中每一个时钟节拍内的(p+1)×n个数据进行筛选，抽取K×m路未被抽取过的有效数据，形成数据流c；

最后，根据DSP发送特征值类型选择信号，对数据流c中的每个时钟节拍的K×m路数据进行m个特征值筛选，筛选出来的数据形成m路数据流d；

在第二级可变倍数筛选中，根据DSP发送来得可变筛选倍数R，对R个m路数据选择一个m路数据，从而得到筛选比例为N＝K×R的筛选数据流e作为协处理数据并存入硬件协处理FIFO；

一DDR2大容量动态存储器及DDR2控制器，数据流①另一路流向DDR2控制器的数据FIFO，在DDR2控制器控制下，存储到DDR2大容量动态存储器；

一普通存储FIFO，数据流②进入普通存储FIFO进行缓存，实现单通道存储深度64Kpts的数据存储；

用户根据硬件协处理FIFO中的协处理数据对波形的特征值概貌进行观察，对需要进行详细的观察波形，将其起始地址：

$\left|\right|\frac{i\&times;\mathrm{mN}}{n\&times;L}\left|\right|L$

以及终点地址：

$\left|\right|\frac{\left|\right|(i+k+1)\&times;\mathrm{mN}/n\left|\right|-1+\left|\right|\left\{\right[(i+k+1)\&times;\mathrm{mN}]\%n+(n-1)\}/n\left|\right|}{L}\left|\right|L$

发给寻址计数器，对DDR2大容量动态存储器进行寻址，快速读取用户关心的观察波形数据送给显示屏显示，其中，Q为DDR2大容量动态存储器容量，L为DDR2大容量动态存储器突发长度，i为硬件协处理FIFO起始列地址，i+k为硬件协处理FIFO终点地址，‖‖表示取整运算，%表示取余运算。

2.根据权利要求1所述的高速海量数据采集存储***的硬件协处理装置，其特征在于，固定筛选倍数K、打拍数p根据以下公式进行选取：

$K\&GreaterEqual;\left|\right|n/\left|\right|{2F}_f/F_r\left|\right|\left|\right|$

$p=\left|\right|\frac{m\&times;K}{n}\left|\right|+\left|\right|\frac{[(m\&times;K)\%n]+n-1}{n}\left|\right|-\left|\right|\frac{3n/2-(m\&times;K)\%n}{n}\left|\right|$

其中，‖‖表示取整运算，%表示取余运算，F_r为数据流①的流速，F_f硬件协处理装置的最高时钟速度。

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