CN102195768A - 一种纳秒级精度ptp实现方法 - Google Patents

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Abstract

本发明公开一种纳秒级精度PTP实现方法，在物理层芯片(PHY)识别PTP报文并记录其离开或到达的时间戳；在物理层通过同步以太网(SyncE)技术实现频率同步；通过PHY芯片和FPGA相结合的方式管理时间戳，采用软件处理的方法，保证PTP报文到来时刻PHY芯片内部时间和FPGA维护时间的一致性。采用本发明的技术方案，可以满足通信***当中对时间同步精度的要求，使PTP的同步精度达到纳秒级别。

Description

一种纳秒级精度PTP实现方法
技术领域
本发明涉及通信***中的时钟同步技术领域，尤其涉及一种纳秒级精度PTP实现方法。
背景技术
随着网络技术的发展，在分布式通信***中对时间同步的要求越来越高，如目前的3G通信***中设备间的同步精度需求达到了微秒级，电力***中更是要求达到纳秒级。对于这些需求，传统的NTP和SNTP已经不能满足应用的需要，在这种情况了IEEE1588就应运而生了。IEEE1588的全称是“网络测量和控制***的精确时间同步协议”(Precision Clock Synchronization Protocol forNetworked Measurement and Control Systems)，简称PTP(Precision TimeProtocol，即精确时间协议)，目前已经发展到v2版本。
在IEEE1588v2中可以同时实现时间同步和频率同步，它的基本原理是：主时钟周期性的发送Sync报文，然后发送Followup报文将上个Sync报文的精确发送时间T1发送给从时钟，从时钟记录Sync报文的到达时间T2；从时钟在T3时刻发送Delay-Req报文，主时钟记录该报文的到达时刻T4，并将其通过Delay-Resp报文发送给从时钟。从时钟根据T1、T2、T3、T4，可以计算出主从时钟之间的链路的延时和两个时钟之间的时间偏差，并据此调整本地时间，从而达到主从时钟的时间同步。同时从时钟也能根据这些时间戳来计算出主从时钟间的频率偏差，对从时钟的频率进行调整从而达到和主时钟的频率同步。IEEE1588的精度主要取决于时间戳的精度和准确度，如果单纯用软件实现，时间戳在软件层次获取，由于数据包的排队延时以及软件协议栈的抖动，都会导致精度的下降，因此IEEE1588一般都用软硬件结合的方法来实现。
目前的硬件实现有两种，一种是用FPGA的方法来实现。FPGA通过窥探物理层PHY芯片和MAC层之间的MII总线的操作情况，识别出PTP报文并记录其时间戳，这种方法的时间同步精度取决于PHY芯片内的时间延迟。另一种方法是在PHY芯片内部识别PTP报文并记录时间戳。相比前一种方法，后者对时间戳的记录位置更靠近底层，由于延时引入的误差更小，并且实现起来更简单灵活。目前已经有这样的芯片开始应用。
主从时钟的频率同步，可以采用1588v2协议通过软件计算的方法来进行频率偏差的计算和调整，也可以在物理层采用同步以太网技术(SyncE)的方法来实现频率同步。
同步以太网(SyncE)由ITU-TG.8262定义，可以同IEEE1588一起使用来达到更高的精度。采用支持SyncE技术的PHY芯片能够从以太网链路上提取恢复时钟，同时将这个恢复时钟经过锁相处理后作为***中所有PHY芯片的工作时钟，从而达到本地时钟频率和上游时钟频率的一致性。
发明内容
本发明的主要目的在于提供一种纳秒级精度PTP实现方法，可以满足通信***当中对时间同步精度的要求，使PTP的同步精度达到纳秒级别。
为达到上述目的，本发明是通过以下技术方案来实现的：
一种纳秒级精度PTP实现方法，在物理层芯片(PHY)识别PTP报文并记录其离开或到达的时间戳；在物理层通过同步以太网(SyncE)技术实现频率同步；通过PHY芯片和FPGA相结合的方式管理时间戳，采用软件处理的方法，保证PTP报文到来时刻PHY芯片内部时间和FPGA维护时间的一致性。
采用软件处理的方法，保证PTP报文到来时刻PHY芯片内部时间和FPGA维护时间的一致性，其步骤是：
读取PHY芯片维护的PTP报文到达时刻锁存的计数器值Tphy-ptp；
读取FPGA维护的当前时间Tfpga1；
读取PHY芯片的计数器当前值Tphy-cur(非PTP报文到达时刻锁存值)；
如果Tphy-cur大于Tphy-ptp，则(2)中读取的Tfpga1就是PTP报文到达时刻所对应的FPGA维护的时间
如果Tphy-cur小于Tphy-ptp，则再次读取FPGA维护的时间计数值Tfpga2，则PTP报文到达时刻的FPGA维护的时间计数值为Tfpga2-1。
物理层芯片识别到达或离开的PTP报文，并将其到达或离开的时刻的时间值锁存到物理层芯片内部的寄存器中，同时触发中断给CPU，CPU在中断处理程序中读取该时间戳并交由PTP协议软件进行计算。
物理层芯片通过同步以太网技术从以太网链路上提取恢复时钟，并通过数字锁相环锁相后反馈给物理层芯片作为其工作时钟。
物理层芯片的内部时间计数器计满溢出产生脉冲，FPGA对这一进位脉冲进行计数，物理层芯片内部的时间计数器和FPGA维护的时间计数器结合在一起组成PTP报文的硬件时间戳。
PTP报文的时间戳有三部分组成：PHY芯片维护的计数器值，FPGA维护的计数器值，软件变量维护的主从间的时间偏差值。
当***中存在多颗PHY芯片时，在***初始化时，FPGA保证同时给所有PHY芯片输出一同步触发脉冲，所有PHY芯片在这一同步脉冲的作用下将内部计数器值清零，使***中的所有PHY芯片起始相位对齐。
在PTP协议软件计算过程中，对于链路延采用均值滤波，对于主从时钟的时间偏差采用加权滤波。
采用将通过PTP协议计算出的主从时钟的偏差保存到软件变量中的方法调整时间偏差。
本发明所提供的一种纳秒级精度PTP实现方法，所达到的有益效果：通过在PHY芯片中识别和记录时间戳，最大程度的提高了时间戳的精度和准确度。通过在物理层采用SyncE来实现频率同步，实现了比软件实现的更高精度的频率同步精度。结合了软件和硬件各自的优点来实现高精度的时间同步：通过软件的方法来调整主从时钟的时间偏差；通过软件滤波的方法来减小同步误差的波动；通过通过PHY芯片和FPGA相结合的方法来管理报文的时间戳，并通过软件的方法保证了二者的一致性对应。
附图说明
下面根据附图和实施例对本发明作进一步详细说明。
图1为实施例的***框图；
图2为同步以太网功能框图；
图3为时间戳管理功能框图；
图4为PHY芯片内部时间和FPGA维护时间可能出现的一致性问题示意图；
图5为用软件处理的方法来保证PHY芯片内部时间和FPGA维护时间一致性流程图；
图6为多颗PHY芯片时间同步示意图。
具体实施方式
图1为本实施例的***框图，其中包括CPU模块10、Switch模块12、PHY芯片模块14、FPGA模块11和DPLL模块13。
CPU模块10，运行***软件，管理整个***；
Switch模块12，为***的核心交换模块，除完成转发功能外，还负责将PTP报文送到CPU模块进行处理；
PHY芯片模块14，除完成数据包编解码和收发功能外，还负责：识别PTP事件报文，并将其时间戳锁存到特定寄存器中，并产生中断信号4通知CPU模块来读取；从以太网链路上提取时钟，并将恢复时钟1输出给DPLL模块进行处理；内部计数器计满溢出产生脉冲信号2给FPGA；
FPGA模块11，除外城***逻辑控制外，还负责接收PHY内部计数器计满溢出产生的脉冲信号，对时间戳进行管理；
DPLL模块13，选择接收一路从PHY芯片提取并输出的恢复时钟，进行锁相处理后，输出高精度的时钟给所有PHY芯片，从而达到频率同步。
图2为本发明实施例中的物理层同步以太网框图。其中***中共有三颗PHY芯片，每颗PHY芯片上有四个端口，都支持SyncE技术，但只能选择其中的一个输出恢复时钟。每颗PHY芯片输出的恢复时钟引脚连接到一个多路选择器上，时钟选择器选择其中的一路输入给数字锁相环，数字锁相环经过锁相处理后再将之作为PHY芯片的工作时钟。这样，本地PHY芯片的工作频率就和上游时钟的频率达到了同步。
图3为时间戳管理模块的实现框图。在PTP中，时间戳由两部分组成，48bit的秒部分和32bit的纳秒部分。PHY芯片的时间计数器为32bit寄存器，计数器的粒度为8纳秒，因此计数器的最大计数时间为2^32*8纳秒，即34秒+359738368纳秒。当PHY芯片时间计数器计满溢出时，会产生一个脉冲输出给FPGA，FPGA对这以脉冲进行计数(即FPGA的计数器的计数粒度为34秒+359738368纳秒)，从而形成完整的硬件时间戳。
图4为PHY芯片内部时间和FPGA维护时间可能出现的一致性问题示意图。PTP报文到来的时候，PHY芯片内部时间部分被锁存到了特定的寄存器中，但是对应的FPGA维护的时间部分并未锁存，时间是在流动的，这样会导致CPU读取FPGA维护部分的时间的时候，有可能已经被更新了，而不是PTP报文到达时刻时对应的FPGA维护部分时间，这样就会导致FPGA维护时间值差1。
图5为用软件处理的方法来保证PHY芯片内部时间和FPGA维护时间一致性流程图。步骤如下：
步骤501，PTP报文到达，PHY芯片识别其为PTP报文，将当前PHY时间计数器值Tphy-ptp锁存到特定寄存器中，PHY时间计数器继续递增；
步骤502，读取PHY芯片内部锁定的时间Tphy-ptp；
步骤503，读取FPGA维护的当前时间Tfpga1；
步骤504，读取PHY芯片内部时间计数器的当前值Tphy-cur(非PTP报文到达时刻锁存值)；
步骤505，如果Tphy-cur大于Tphy-ptp，则说明PHY计数器值还没有溢出，因此FPGA内部的时间还没有更新，则步骤503中读取的Tfpga1就是PTP报文到达时刻所对应的FPGA维护的时间；
步骤506，将Tfpga1作为PTP报文到达时刻对应的FPGA内部维护时间，转步骤509；
步骤507，如果Tphy-cur小于Tphy-ptp，则说明PHY计数器值已经有溢出，FPGA内部的时间计数值进行了加1的更新操作，即先前读取的Tfpga1是无效的，因为不知道读取的Tfpga1是在PHY计数器值溢出前(FPGA维护时间更新前)读的还是在PHY计数器值溢出后(FPGA维护时间更新后)读的，这时需要再次读取FPGA内部维护时间值Tfpga2；
步骤508，PTP报文到达时刻对应的FPGA内部维护时间为Tfpga2减1，记做Tfpga；
步骤509，将Tphy-ptp和Tfpga相加作为PTP报文的硬件时间戳。
图6为多颗PHY芯片时间同步示意图。当***中有多颗PHY芯片时，每颗PHY芯片都由一个独立的时间计数器。在***启动后，它们的起始值是有可能是不一样的，即它们的初始相位是不一致的，这样会造成从不通端口进入的PTP报文的时间戳的偏差，为了解决这一问题，硬件设计上采用了一种机制来进行多颗PHY芯片的起始相位同步。
PHY芯片提供一种预置值功能，即在一个外部脉冲的触发作用下，可以将一个预先设定的值加载到时间计数器中。这样，在***启动的时候，将所有PHY芯片的预置值设定为0，然后由FPGA输出一个触发脉冲，所有PHY芯片在这一触发脉冲作用下，同时将预置值加载到计数器当中，这样，就保证了***中所有PHY芯片的初始相位是对齐的。
在PTP协议的计算过程中，通过由Sync报文和Delay-Req报文产生的四个时间戳计算出主时钟和从时钟之间的时间偏差Toffset，以及链路延时Tdelay。对于一个具体的链路来说，理想情况下双向的延时是一样的，但实际情况并非如此，会有一些偏差，但不会太大，且Tdelay基本上不变化，因此对它的滤波采用了均值滤波；主从偏差Toffset反映的是主从时钟之间的偏差，有一定的波动，因此对其采取了加权滤波的方法：距离本次计算的时间越近，权值越大，越远则越小，这里取本次计算的权值为1/2，前一次为1/4，以此类推。
PHY芯片提供了一种机制来调整时间偏差，即通过调整PHY的内部时间计数器值来动态调整主从偏差，但这样有两个缺点：
(1)进行正向调整时(即对PHY计数器值进行加操作)，当调整量大于PHY计数器溢出剩余值时，PHY不会产生溢出脉冲，导致FPGA不会进行累加操作，从而导致时间信息丢失。
进行负向操作时(即对PHY计数器值进行减操作)，当调整量大于PHY计数器值的当前值，导致PHY计数器值反向溢出，这时也不会产生脉冲，导致FPGA值不会减一，从而导致时间误差。
(2)***中所有PHY需要同步，调整量需要对所有PHY进行，如果***中PHY比较多，则操作就会经历一段时间，在调整各颗PHY的时间间隙内进入的PTP数据包的时间戳就会不准确。
鉴于上述两个缺点，本实施例采用了软件的方法来进行调整，即将调整量用一个软件变量来表示，每次调整都针对该软件变量进行，这样就不会在对PHY计数器值调整时引入时间的信息丢失和错误；软件调整是瞬间完成的，避免了对所有PHY进行操作，这样同时也避免了调整各颗PHY的时间间隙内引入的误差。

Claims (9)

1.一种纳秒级精度PTP实现方法，在物理层芯片(PHY)识别PTP报文并记录其离开或到达的时间戳；在物理层通过同步以太网(SyncE)技术实现频率同步；其特征在于，通过PHY芯片和FPGA相结合的方式管理时间戳，采用软件处理的方法，保证PTP报文到来时刻PHY芯片内部时间和FPGA维护时间的一致性。
2.根据权利要求1所述的纳秒级精度PTP实现方法，其特征在于，采用软件处理的方法，保证PTP报文到来时刻PHY芯片内部时间和FPGA维护时间的一致性，其步骤是：
1)读取PHY芯片维护的PTP报文到达时刻锁存的计数器值Tphy-ptp；
2)读取FPGA维护的当前时间Tfpgal；
3)读取PHY芯片的计数器当前值Tphy-cur(非PTP报文到达时刻锁存值)；
4)如果Tphy-cur大于Tphy-ptp，则2)中读取的Tfpga1就是PTP报文到达时刻所对应的FPGA维护的时间
5)如果Tphy-cur小于Tphy-ptp，则再次读取FPGA维护的时间计数值Tfpga2，则PTP报文到达时刻的FPGA维护的时间计数值为Tfpga2-1。
3.根据权利要求1所述的纳秒级精度PTP实现方法，其特征在于，物理层芯片识别到达或离开的PTP报文，并将其到达或离开的时刻的时间值锁存到物理层芯片内部的寄存器中，同时触发中断给CPU，CPU在中断处理程序中读取该时间戳并交由PTP协议软件进行计算。
4.根据权利要求1所述的纳秒级精度PTP实现方法，其特征在于，物理层芯片通过同步以太网技术从以太网链路上提取恢复时钟，并通过数字锁相环锁相后反馈给物理层芯片作为其工作时钟。
5.根据权利要求1所述的纳秒级精度PTP实现方法，其特征在于，物理层芯片的内部时间计数器计满溢出产生脉冲，FPGA对这一进位脉冲进行计数，物理层芯片内部的时间计数器和FPGA维护的时间计数器结合在一起组成PTP报文的硬件时间戳。
6.根据权利要求1、3或5任何一个所述的纳秒级精度PTP实现方法，其特征在于，PTP报文的时间戳有三部分组成：PHY芯片维护的计数器值，FPGA维护的计数器值，软件变量维护的主从间的时间偏差值。
7.根据权利要求1所述的纳秒级精度PTP实现方法，其特征在于，当***中存在多颗PHY芯片时，在***初始化时，FPGA保证同时给所有PHY芯片输出一同步触发脉冲，所有PHY芯片在这一同步脉冲的作用下将内部计数器值清零，使***中的所有PHY芯片起始相位对齐。
8.根据权利要求3所述的纳秒级精度PTP实现方法，其特征在于，在PTP协议软件计算过程中，对于链路延采用均值滤波，对于主从时钟的时间偏差采用加权滤波。
9.根据权利要求3所述的纳秒级精度PTP实现方法，其特征在于，采用将通过PTP协议计算出的主从时钟的偏差保存到软件变量中的方法调整时间偏差。
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