CN102184887A - 用于闪速存储器浅沟槽隔离结构的形成方法 - Google Patents
用于闪速存储器浅沟槽隔离结构的形成方法 Download PDFInfo
- Publication number
- CN102184887A CN102184887A CN2011101173521A CN201110117352A CN102184887A CN 102184887 A CN102184887 A CN 102184887A CN 2011101173521 A CN2011101173521 A CN 2011101173521A CN 201110117352 A CN201110117352 A CN 201110117352A CN 102184887 A CN102184887 A CN 102184887A
- Authority
- CN
- China
- Prior art keywords
- flash memory
- layer
- isolation structure
- floating gate
- shallow trench
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
一种用于改善闪速存储器“笑脸”效应的浅沟槽隔离结构的形成方法，包括：提供半导体衬底，所述半导体衬底表面依次形成有隧穿氧化层和浮栅多晶硅层；在所述浮栅多晶硅层表面形成硬掩膜层，并依次刻蚀所述硬掩膜层、浮栅多晶硅层、隧穿氧化层、半导体衬底，在所述半导体衬底内形成浅沟槽；采用原位蒸汽生成工艺形成覆盖所述浅沟槽表面的衬垫氧化层；采用化学气相淀积形成填充满所述浅沟槽的隔离介质层。通过本发明所提供的用于闪速存储器的浅沟槽隔离结构的形成方法可以有效的改善传统工艺所带来的浮栅隧穿氧化物的“笑脸”问题，提高闪速存储器的编程和擦除效率，增加闪速存储器擦除状态下的读电流，从而达到增大存储器窗口的目的。
Description
技术领域
本发明涉及浅沟槽隔离结构的形成方法，特别涉及用于闪速存储器的浅沟槽隔离结构的形成方法。
背景技术
在目前的半导体产业中，集成电路产品主要可分为三大类型：逻辑、存储器和模拟电路，其中存储器件在集成电路产品中占了相当大的比例。而在存储器件中，近年来闪速存储器(flash memory)的发展尤为迅速。它的主要特点是在不加电的情况下能长期保持存储的信息，具有集成度高、较快的存取速度、易于擦除和重写等多项优点，因而在微机、自动化控制等多项领域得到了广泛的应用。
闪存的标准物理结构称为闪存单元(bit)。闪存单元的结构与常规MOS晶体管不同。常规的MOS晶体管的栅极(gate)和导电沟道间由栅极绝缘层隔开，一般为氧化层(oxide)；而闪存单元在控制栅(CG：control gate，相当于常规的MOS晶体管的栅极)与导电沟道间还多了一层物质，称之为浮栅(FG：floating gate)。由于浮栅的存在，使闪存可以完成三种基本操作模式：即读、写、擦除。即便在没有电源供给的情况下，浮栅的存在可以保持存储数据的完整性。相邻的闪存单元之间以浅沟槽隔离结构(STI)隔离。
图1至图3为现有的闪速存储器的闪存单元之间的浅沟槽隔离结构形成方法的剖面示意图。
请参考图1，提供衬底200，所述衬底200表面依次形成有隧穿氧化层210、多晶硅层220、氮化硅层240，依次刻蚀氮化硅层240、多晶硅层220、隧穿氧化层210，形成浅沟槽230。
参考图2，采用热氧化工艺，形成覆盖所述浅沟槽230的衬垫氧化层250。
参考图3，形成填充满所述浅沟槽230的隔离介质层260。
但是在实际中发现，采用上述方法形成浅沟槽隔离结构的闪速存储器，由于热氧化过程所导致的隧穿氧化层“笑脸”问题，即浅沟槽两侧的隧穿氧化层变厚，降低了控制栅及源、漏对浮栅的耦合系数，使得器件的编程和擦除效率降低，并导致器件擦除后的读电流降低，缩小了存储器件的工作窗口。
现有的解决笑脸问题的方法是：先形成浅沟槽隔离结构，所述浅沟槽隔离结构的填充介质层高于半导体衬底；再形成覆盖半导体衬底的多晶硅层，然后对所形成的多晶硅层进行研磨处理，并以所述填充介质层为研磨停止层。但是通过上述方法形成的多晶硅层的厚度不均匀。
发明内容
本发明解决的问题是提供一种用于闪速存储器的浅沟槽隔离结构的形成方法，采用所述方法可以有效的改善传统工艺所带来的浮栅隧穿氧化层的“笑脸”问题，提高闪速存储器的编程和擦除效率，增加闪速存储器擦除状态下的读电流，从而达到增大存储器窗口的目的。
为解决上述问题，本发明提供一种用于闪速存储器的浅沟槽隔离结构的形成方法，包括：
提供半导体衬底，所述半导体衬底表面依次形成有隧穿氧化层和浮栅多晶硅层；
在所述浮栅多晶硅层表面形成硬掩膜层，并依次刻蚀所述浮栅多晶硅层、隧穿氧化层、半导体衬底，在所述半导体衬底内形成浅沟槽；
采用原位蒸汽生成工艺形成覆盖所述浅沟槽表面的衬垫氧化层；
形成填充满所述浅沟槽的隔离介质层。
优选地，所述隧穿氧化层的厚度是70-120埃。
优选地，所述隧穿氧化层的形成工艺为干法热氧化生长工艺。
优选地，形成所述衬垫氧化层的温度是900度至1200度。
优选地，所述原位蒸汽生成工艺的工艺压强为0.1Torr至100Torr，反应气体为H2、O2与N2的混合气体，混合气体流量为0.1SLM至10SLM。
优选地，所述化学气相淀积生成工艺的工艺压强为0.1Torr至100Torr，反应气体为SiH4与O2的混合气体，SiH4与O2的混合气体气体流量为0.1SLM至50SLM。
优选地，所述原位蒸汽生成工艺的反应时间是1-10s。
优选地，所述衬垫氧化层的厚度为50-200埃。
优选地，采用化学气相淀积形成填充满所述浅沟槽的隔离介质层。
优选地，所述浮栅多晶硅层的沉积工艺为化学气相沉积法。
优选地，所述浮栅多晶硅层的厚度是100-1000埃。
与现有技术相比，本发明具有以下优点：
本发明采用原位蒸汽生成工艺在形成于半导体衬底内的浅沟槽表面形成衬垫氧化层。因为采用原位蒸汽生成工艺形成所述衬垫氧化层的沉积速度快，所需要的沉积时间短，所以可以减少反应气体中的氧气相对于所述浮栅多晶硅层以及浅沟槽两侧的半导体衬底的扩散，并因此减少反应气体中的氧气与所述浮栅多晶硅层以及浅沟槽两侧的半导体衬底之间的氧化反应，从而提高了隧穿氧化层的厚度的均一性。并因此有效的改善传统工艺所带来的浮栅的隧穿氧化层的“笑脸”问题，提高闪速存储器的编程和擦除效率，增加闪速存储器擦除状态下的读电流，从而达到增大存储器窗口的目的。
附图说明
图1至图3是现有的用于闪速存储器的浅沟槽隔离结构形成方法的剖面示意图；
图4是本发明一个实施例所提供的用于闪速存储器的浅沟槽隔离结构形成方法的流程示意图；
图5至图8是本发明一个实施例所提供的用于闪速存储器的浅沟槽隔离结构的形成方法的剖面示意图。
具体实施方式
由背景技术可知，现有的闪速存储器在浅沟隔离垫氧层形成过程中所导致的浮栅隧穿氧化物“笑脸”问题，降低了控制栅及源漏对浮栅的耦合系数，使得器件的编程和擦除效率降低，并导致器件擦除后的读电流降低，缩小了存储器件的工作窗口。本发明的发明人针对上述问题进行研究，发现通过改变闪速存储器中相邻闪存单元之间的隔离结构的形成方法可以降低闪速存储器的读电流，并且提高写入和擦除的效率。
发明人针对上述问题进行研究，认为现有的闪速存储器中相邻闪存单元之间的隔离结构的形成方法中，在采用热氧化工艺形成衬垫氧化层的步骤中，浮栅多晶硅层及半导体衬底部分材料参与氧化反应，导致隧穿氧化层的厚度增加。具体请参考图1至图3。
如图1和图2所示，在采用热氧化工艺形成衬垫氧化层250的步骤中，氧气与浅沟槽230所暴露的衬底200以及浮栅多晶硅层220发生氧化反应生成氧化物，使得所形成的衬垫氧化层250具有位于浮栅多晶硅层220与隧穿氧化层210之间，以及隧穿氧化层与衬底200之间的凸起280。
如图3所述，所述凸起280导致所述隧穿氧化层210靠近隔离介质层260的部分变厚。隧穿氧化层210变厚，导致闪速存储器的控制栅及源漏对浮栅的耦合系数减小，从而使得器件的编程和擦除效率降低。发明人经过进一步研究，在本发明中提供一种用于闪速存储器的浅沟槽隔离结构的形成方法。本发明所提供的用于闪速存储器的浅沟槽隔离结构的形成方法用于改善闪速存储器的“笑脸”效应。
采用本发明所提供的于闪速存储器的浅沟槽隔离结构的形成方法可以改善现有闪速存储器的“笑脸”效应，以此提高闪速存储器的性能。
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。在下面的描述中阐述了很多具体细节以便于充分理解本发明。但是本发明能够以很多不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施的限制。
其次，本发明利用示意图进行详细描述，在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是实例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
图4是本发明的一个实施例所提供的用于闪速存储器的浅沟槽隔离结构的形成方法的流程示意图，包括：
步骤S101，提供半导体衬底，所述半导体衬底表面依次形成有隧穿氧化层和浮栅多晶硅层；
步骤S102，在所述浮栅多晶硅层表面形成硬掩膜层，并依次刻蚀所述硬掩膜层、浮栅多晶硅层、隧穿氧化层、半导体衬底，在所述半导体衬底内形成浅沟槽；
步骤S103，采用原位蒸汽生成工艺形成覆盖所述浅沟槽表面的衬垫氧化层；
步骤S104，形成填充满所述浅沟槽的隔离介质层。
首先，参考图5，执行步骤S101，提供半导体衬底100，所述半导体衬底100表面依次形成有隧穿氧化层110和浮栅多晶硅层120。
具体的，半导体基底100可以是单晶、多晶或非晶结构的硅、或硅锗(SiGe)，也可以是绝缘体上硅(SOI)，或者还可以包括其它的材料，例如锑化铟、碲化铅、砷化铟、磷化铟、砷化镓或锑化镓。虽然在此描述了可以形成半导体基底100的材料的几个示例，但是可以作为半导体基底的任何材料均落入本发明的精神和范围。
本实施例中，采用热氧化形成所述隧穿氧化层110，形成所述隧穿氧化层110的工艺气体中包括含硅气体和氧气，所述含硅气体为SiH2Cl2或SiH2。受真空条件的限制，工艺气体中还包括N2。所形成的隧穿氧化层110的厚度为70-120埃。所述隧穿氧化层110的厚度太大，会增大浮栅多晶硅层120(后续经过刻蚀形成浮栅)与半导体衬底100之间的距离，从而减小浮栅多晶硅层120与半导体衬底100之间的电容，降低闪速存储器的读、写入以及擦除的效率。
在本发明的优选实施例中，还可以对所形成的隧穿氧化层250进行退火处理。
在本实施例中，所述浮栅多晶硅层120的形成工艺为化学气相沉积工艺，所述浮栅多晶硅层120的厚度为100-1000埃。所述浮栅多晶硅层120的作用是在后续过程中形成浮栅。
参考图6，执行步骤S102，在所述浮栅多晶硅层120表面形成硬掩膜层130，并依次刻蚀所述硬掩膜层130、浮栅多晶硅层120、隧穿氧化层110、半导体衬底100，在所述半导体衬底100内形成浅沟槽140。
在本实施例中，所述硬掩膜层130的材料是氮化硅。所述硬掩膜层130用于在后续化学机械研磨的过程中用作研磨停止层。
在本实施例中，在所述硬掩膜层130表面形成含有开口的光刻胶层，所述开口的位置与宽度与后续形成的浅沟槽的位置与宽度相对应。然后沿所述开口依次刻蚀硬掩膜层130、浮栅多晶硅层120、隧穿氧化层110、半导体衬底100，直至在所述半导体衬底100内形成预定深度的浅沟槽140。
所述刻蚀可以利用本领域技术人员熟知的方法进行刻蚀，例如利用等离子干法刻蚀。具体包括：选用电感耦合等离子体型刻蚀设备，在刻蚀过程中，例如刻蚀气体包括氩气Ar以及四氟甲烷CF4、六氟乙烷C2F6和三氟甲烷CHF3等含氟气体。在反应室内同时通入上述气体，其中氩气Ar起到稀释刻蚀气体的作用，其流量为100sccm～300sccm。起刻蚀作用的气体中，四氟甲烷CF4的流量为50sccm～100sccm；六氟乙烷C2F6的流量为100sccm～400sccm；三氟甲烷CHF3的流量为10sccm～100sccm。反应室内将所述气体电离为等离子体的射频功率源的输出功率为50W～1000W；射频偏置功率源的输出功率为50W～250W。反应室内的压力设置为50mTorr～200mTorr，半导体基底温度控制在20℃和90℃之间。上述等离子刻蚀的过程是一种各向异性的刻蚀，刻蚀气体和稀释气体的共同作用使刻蚀后的沟槽为斜面。所述刻蚀工艺还可以在其它刻蚀设备中进行，如电容耦合等离子体型刻蚀设备、感应耦合等离子刻蚀设备。
参考图7，执行步骤S103，采用原位蒸汽生成工艺(ISSG)形成覆盖所述浅沟槽140表面的衬垫氧化层150。
所述原位蒸汽生成工艺为湿氧氧化工艺，氧化速度快。在本发明的实施例中，所形成的衬垫氧化层150的厚度为50-200埃，采用原位蒸汽生成工艺形成所述厚度的衬垫氧化层150所使用的时间为1-10s。因为反应时间很短，只有1-10s，所以反应气体中的氧气在所述浮栅多晶硅层120与隧穿氧化层110之间，以及所述隧穿氧化层110与半导体衬底100之间扩散的量很少。并因此反应气体中的氧气不会与所述浮栅多晶硅层和浅沟槽两侧的半导体衬底发生反应，从而避免了因为反应气体中的氧气与浅沟槽140两侧的半导体衬底100，以及浮栅多晶硅层120发生反应生成氧化物，并因此提高了隧穿氧化层110的厚度的均一性。
在现有技术中，采用热氧化的工艺形成衬垫氧化层150，所形成的衬垫氧化层150厚度为50-200埃。采用热氧化的工艺形成所述厚度的衬垫氧化层150的所使用的时间为5-6小时。因为氧化层的形成速度很慢，所以反应气体中的氧气可以充分穿过所形成的厚度很小的氧化层扩散到所述浮栅多晶硅层120与隧穿氧化层110之间，以及所述隧穿氧化层110与半导体衬底100之间，并与浅沟槽140两侧的半导体衬底100，以及浮栅多晶硅层120发生反应生成氧化物，从而造成隧穿氧化层110靠近浅沟槽140部分厚度增加。隧穿氧化层110厚度增加会导致浮栅多晶硅层120与半导体衬底100之间的电容减小，从而降低了控制栅及源、漏对浮栅的耦合系数，使得器件的编程和擦除效率降低，并导致器件擦除后的读电流降低，缩小了存储器件的工作窗口。
在本发明的一个实施例中，原位蒸汽生成工艺的具体的工艺参数为：温度为900度至1200度，反应气体为H2、02与N2的混合气体，混合气体流量为0.1SLM至10SLM，原位蒸流反应压力为0.1Torr至50Torr。
在本发明的优选实施例中，原位蒸汽生成工艺的具体的工艺参数为：温度1000度，混合气体流量为0.1SLM至10SLM，反应压力为0.1Torr至50Torr，在上述条件下形成的衬垫氧化层150更加致密，隔离效果更好。
参考图8，执行步骤S104，形成填充满所述浅沟槽140的隔离介质层160。
所述隔离介质层160用于填充所述浅沟槽140形成浅沟槽隔离结构160，所述隔离介质层160的材料为氧化硅，所述隔离介质层160的形成工艺为化学气相沉积工艺。因为形成所述隔离介质层160的工艺已为本领域技术人员所熟知，在此不再赘述。
形成隔离介质层160的步骤还包括，采用对隔离介质层160进行平坦处处理，直至暴露所述硬掩膜层130，所述平坦化处理可以采用化学机械研磨工艺。
综上，本发明采用原位蒸汽生成工艺在形成于半导体衬底内的浅沟槽表面形成衬垫氧化层。因为采用原位蒸汽生成工艺形成所述衬垫氧化层的沉积速度快，所需要的沉积时间短，所以可以减少反应气体中的氧气相对于所述浮栅多晶硅层以及浅沟槽两侧的半导体衬底的扩散，并因此减少反应气体中的氧气与所述浮栅多晶硅层以及浅沟槽两侧的半导体衬底之间的氧化反应，从而提高了隧穿氧化层的厚度的均一性。有效的改善传统工艺所带来的浮栅隧穿氧化层的“笑脸”问题，提高写入和擦除的效率。
本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。
Claims (11)
1.一种用于闪速存储器的浅沟槽隔离结构的形成方法，其特征在于，包括：提供半导体衬底，所述半导体衬底表面依次形成有隧穿氧化层和浮栅多晶硅层；
在所述浮栅多晶硅层表面形成硬掩膜层，并依次刻蚀所述浮栅多晶硅层、隧穿氧化层、半导体衬底，在所述半导体衬底内形成浅沟槽；
采用原位蒸汽生成工艺形成覆盖所述浅沟槽表面的衬垫氧化层；
形成填充满所述浅沟槽的隔离介质层。
2.依据权利要求1的用于闪速存储器的浅沟槽隔离结构的形成方法，其特征在于，形成所述衬垫氧化层的温度是900度至1200度。
3.依据权利要求2的用于闪速存储器的浅沟槽隔离结构的形成方法，其特征在于，所述原位蒸汽生成工艺的工艺压强为0.1Torr至100Torr，反应气体为H2、O2与N2的混合气体，混合气体流量为0.1SLM至10SLM。
4.依据权利要求1至3中任一项的用于闪速存储器的浅沟槽隔离结构的形成方法，其特征在于，所述原位蒸汽生成工艺的反应时间是1-10s。
5.依据权利要求1的用于闪速存储器的浅沟槽隔离结构的形成方法，其特征在于，所述隧穿氧化层的厚度是70-120埃。
6.依据权利要求1的用于闪速存储器的浅沟槽隔离结构的形成方法，其特征在于，所述隧穿氧化层的形成工艺为干法热氧化生长。
7.依据权利要求1的用于闪速存储器的浅沟槽隔离结构的形成方法，其特征在于，形成填充满所述浅沟槽的隔离介质层的工艺为化学气相沉积工艺。
8.依据权利要求7的用于闪速存储器的浅沟槽隔离结构的形成方法，其特征在于，所述化学气相淀积生成工艺的工艺压强为0.1Torr至100Torr，反应气体为SiH4与O2的混合气体，SiH4与O2的混合气体气体流量为0.1SLM至50SLM。
9.依据权利要求1的用于闪速存储器的浅沟槽隔离结构的形成方法，其特征在于，所述衬垫氧化层的厚度为50-200埃。
10.依据权利要求1的用于闪速存储器的浅沟槽隔离结构的形成方法，其特征在于，所述浮栅多晶硅层的沉积工艺为化学气相沉积法。
11.依据权利要求1的用于闪速存储器的浅沟槽隔离结构的形成方法，其特征在于，所述浮栅多晶硅层的厚度是100-1000埃。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201110117352.1A CN102184887B (zh) | 2011-05-06 | 2011-05-06 | 用于闪速存储器浅沟槽隔离结构的形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201110117352.1A CN102184887B (zh) | 2011-05-06 | 2011-05-06 | 用于闪速存储器浅沟槽隔离结构的形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN102184887A true CN102184887A (zh) | 2011-09-14 |
| CN102184887B CN102184887B (zh) | 2015-11-25 |
Family
ID=44571041
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201110117352.1A Active CN102184887B (zh) | 2011-05-06 | 2011-05-06 | 用于闪速存储器浅沟槽隔离结构的形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN102184887B (zh) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103441075A (zh) * | 2013-08-02 | 2013-12-11 | 上海华力微电子有限公司 | 浮栅mos晶体管的制造方法 |
| CN105990249A (zh) * | 2015-02-27 | 2016-10-05 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构的形成方法 |
| CN109309123A (zh) * | 2017-07-28 | 2019-02-05 | 联华电子股份有限公司 | 半导体元件及其制作方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20060205159A1 (en) * | 2005-03-10 | 2006-09-14 | Hynix Semiconductor Inc. | Method of forming gate flash memory device |
| CN101515570A (zh) * | 2008-02-22 | 2009-08-26 | 旺宏电子股份有限公司 | 存储器装置及其制造方法和操作方法 |
| CN101572230A (zh) * | 2008-04-30 | 2009-11-04 | 中芯国际集成电路制造(北京)有限公司 | 提高栅极侧壁氧化层厚度一致性的方法及栅极的制造方法 |
| CN102044498A (zh) * | 2009-10-20 | 2011-05-04 | 中芯国际集成电路制造(上海)有限公司 | 分立栅存储器件的形成方法 |
-
2011
- 2011-05-06 CN CN201110117352.1A patent/CN102184887B/zh active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20060205159A1 (en) * | 2005-03-10 | 2006-09-14 | Hynix Semiconductor Inc. | Method of forming gate flash memory device |
| CN101515570A (zh) * | 2008-02-22 | 2009-08-26 | 旺宏电子股份有限公司 | 存储器装置及其制造方法和操作方法 |
| CN101572230A (zh) * | 2008-04-30 | 2009-11-04 | 中芯国际集成电路制造(北京)有限公司 | 提高栅极侧壁氧化层厚度一致性的方法及栅极的制造方法 |
| CN102044498A (zh) * | 2009-10-20 | 2011-05-04 | 中芯国际集成电路制造(上海)有限公司 | 分立栅存储器件的形成方法 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103441075A (zh) * | 2013-08-02 | 2013-12-11 | 上海华力微电子有限公司 | 浮栅mos晶体管的制造方法 |
| CN105990249A (zh) * | 2015-02-27 | 2016-10-05 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构的形成方法 |
| CN109309123A (zh) * | 2017-07-28 | 2019-02-05 | 联华电子股份有限公司 | 半导体元件及其制作方法 |
| CN109309123B (zh) * | 2017-07-28 | 2020-11-10 | 联华电子股份有限公司 | 半导体元件及其制作方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN102184887B (zh) | 2015-11-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN105493266A (zh) | 半导体结构和制造半导体结构的方法 | |
| CN105336622B (zh) | 半浮栅器件及其形成方法 | |
| CN104254921A (zh) | 具有分离氮化物存储层的sonos堆栈 | |
| CN103887313A (zh) | 一种半浮栅器件及其制备方法 | |
| CN102117814B (zh) | 分栅闪存单元及其制作方法 | |
| CN100373592C (zh) | Pecvd富含硅的氧化物层以减少uv充电 | |
| CN102044498B (zh) | 分立栅存储器件的形成方法 | |
| CN105514046A (zh) | 分栅快闪存储器的制造方法 | |
| CN106206596B (zh) | 分栅式闪存器件制造方法 | |
| CN103187445A (zh) | 鳍式场效应管及其形成方法 | |
| CN104979295B (zh) | 嵌入式分栅闪存器件的制造方法 | |
| CN102184887B (zh) | 用于闪速存储器浅沟槽隔离结构的形成方法 | |
| CN104979200A (zh) | 半导体器件的形成方法 | |
| CN104617048A (zh) | 快闪存储器及其形成方法 | |
| CN102263064A (zh) | 分立栅存储器件的形成方法 | |
| US8642458B2 (en) | Method of fabricating nonvolatile memory device | |
| CN102412131B (zh) | 介电堆栈 | |
| CN102169854B (zh) | 分栅闪存单元及其制造方法 | |
| CN102610508A (zh) | 浮栅的制作方法 | |
| US20130032869A1 (en) | Split-gate flash memory with improved program efficiency | |
| CN104282564A (zh) | 半导体器件和鳍式场效应晶体管的形成方法 | |
| CN103346126A (zh) | 闪存存储单元的形成方法 | |
| CN102163576B (zh) | 分栅闪存单元及其制造方法 | |
| CN102522364A (zh) | 浅沟槽隔离结构及其形成方法 | |
| CN106206448A (zh) | 半导体结构的形成方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| ASS | Succession or assignment of patent right |
Owner name: SHANGHAI HUAHONG GRACE SEMICONDUCTOR MANUFACTURING Free format text: FORMER OWNER: HONGLI SEMICONDUCTOR MANUFACTURE CO LTD, SHANGHAI Effective date: 20140403 |
|
| C41 | Transfer of patent application or patent right or utility model | ||
| TA01 | Transfer of patent application right |
Effective date of registration: 20140403 Address after: 201203 Shanghai city Zuchongzhi road Pudong New Area Zhangjiang hi tech Park No. 1399 Applicant after: Shanghai Huahong Grace Semiconductor Manufacturing Corporation Address before: Zuchongzhi road in Pudong Zhangjiang hi tech park Shanghai city Pudong New Area No. 1399 201203 Applicant before: Hongli Semiconductor Manufacture Co., Ltd., Shanghai |
|
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |