CN102184698B - 显示装置的栅极驱动电路 - Google Patents
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Abstract
本发明公开一种显示装置的栅极驱动电路，用以对显示装置中的多条栅极线提供电位，其包括栅极信号发生单元及预定电位发生单元。栅极信号发生单元包括多个输出端，每一输出端电性耦接至一条栅极线，输出端之一在第一时段内提供栅极致能电位，并在第一时段后的一个预定时间起的第二时段内持续为浮接状态。预定电位发生单元包括多个预定电位输出电路，每一预定电位输出电路的输出端电性耦接至一条栅极线，且在电性耦接的栅极线所对应的输出端为浮接状态的时段中，提供预定电位至电性耦接的栅极线。
Description
技术领域
本发明涉及一种显示装置的栅极驱动电路，且特别是有关于一种显示装置的栅极驱动电路。
背景技术
随着电子显示技术的发展，如主动式矩阵有机发光二极管(Organic LightEmitting Diode，OLED)显示器、电子纸显示器(E-paper display，EPD)等显示装置越来越多地应用于电子装置。以电子纸显示器而言，其显示原理为通过外加电场改变微杯(micro cup)内的粒子(particle)行为，如图1所示，图1绘示为公知显示装置的像素电路的示意图。电子纸显示器的像素电路100通常包括晶体管11及电容12，晶体管11的源极连接至电容12。一般情况下，晶体管11的栅极操作电压须达到+/-20V(即Vgh＝+20V，Vgl＝-20V)。晶体管11的漏极或源极之一连接至数据线(data line)，数据(Data)操作电压须达到+/-15V(即Vdh＝+15V，Vdl＝-15V)，电容储存电压为15V。经实验分析，当晶体管11的栅极操作电压为-20V，数据(Data)操作电压为-15V时，即晶体管11栅极与连接至数据线的漏极或源极之间的压差VGS＝-5V，该种情况下对应的电流电压特性曲线(IV curve)并不稳定，尤其经过可靠度(RA stress)测试之后，电流电压偏移(IV shift)可能影响成像，造成显示器的品质问题。通常，将VGS的操作电压拉大超过5V，可有效解决上述漏电的问题。然而，一般的栅极信号发生单元(gate IC)所能输出的电压有限若要拉大VGS的操作电压则必需要采用高压工艺，会造成栅极信号发生单元的成本过高而不符合经济效益，因此需要一种可以不改变现有栅极信号发生单元而可以解决因像素漏电流造成显示画面不佳的设计。
发明内容
本发明的目的就是在于提供一种显示装置的栅极驱动电路，用以对显示装置中的多条栅极线提供电位，以解决栅极信号发生单元不能提供较大操作电压的问题。
本发明提出一种显示装置的栅极驱动电路，用以对显示装置中的多条栅极线提供电位。此栅极驱动电路包括栅极信号发生单元及预定电位发生单元。栅极信号发生单元包括多个输出端，每一输出端的输出信号在栅极致能电位与栅极禁能电位之间切换。预定电位发生单元包括多个预定电位输出电路，每一预定电位输出电路的输出端电性耦接至一条栅极线，且在对应的该输出端的输出信号由该栅极致能电位转为该栅极禁能电位后的一预定时间起的一时段中，使所电性耦接的栅极线电性导通至预定电位。
在本发明的较佳实施例中，上述的栅极驱动电路进一步包括多个晶体管，每一这些晶体管电性耦接至这些输出端之一与这些栅极线之一之间，且每一这些晶体管在对应的输出端的输出信号为栅极致能电位时导通一第一时段，并在对应的输出端的输出信号由栅极致能电位转为栅极禁能电位后的一预定时间起关闭一第二时段。
在本发明的较佳实施例中，上述的预定电位输出电路之一包括输入电路、第一控制电路、第二控制电路及开关。输入电路电性耦接于输入信号与第一控制节点之间以使此输入信号被传递至第一控制节点。第一控制电路电性耦接于第一控制节点与预定电位之间，并在预定电位输出电路所电性耦接的栅极线上的电位为栅极致能电位时使输入电路被截止，并使第一控制节点电性导通至预定电位。第二控制电路电性耦接于第一控制节点与预定电位之间，并在预定电位输出电路所电性耦接的栅极线上的电位开始成为栅极致能电位之前的一个第三时段内，使输入电路被截止并使第一控制节点电性导通至预定电位。开关电性耦接于预定电位及与预定电位输出电路所电性耦接的栅极线之间，并依照第一控制节点的电位而决定是否使预定电位输出电路所电性耦接的栅极线电性导通至预定电位。
在本发明的较佳实施例中，上述的输入电路包括第一晶体管及第二晶体管。每一个晶体管分别包括栅极、第一源/漏极与第二源/漏极。其中，第一晶体管的栅极与第一源/漏极电性耦接于输入信号，第二晶体管的栅极电性耦接至第一晶体管的第二源/漏极，第二晶体管的第一源/漏极电性耦接于输入信号，第二晶体管的第二源/漏极电性耦接于第一控制节点。
在本发明的较佳实施例中，上述的第一控制电路包括第一晶体管及第二晶体管。每一个晶体管分别包括栅极、第一源/漏极与第二源/漏极。其中，第一晶体管的栅极电性耦接于预定电位输出电路所电性耦接的栅极线，第一晶体管的第一源/漏极电性耦接于预定电位，第一晶体管的第二源/漏极与输入电路电性耦接于第二控制节点，且当第一晶体管导通时使输入电路被截止。第二晶体管的栅极电性耦接于预定电位输出电路所电性耦接的栅极线，第二晶体管的第一源/漏极电性耦接于预定电位，第二晶体管的第二源/漏极电性耦接于第一控制节点。
在本发明的较佳实施例中，上述的第二控制电路包括第一晶体管及第二晶体管。每一个晶体管分别包括栅极、第一源/漏极与第二源/漏极。第一晶体管的栅极电性耦接于先前致能栅极线，此先前致能栅极线在预定电位输出电路所电性耦接的栅极线的前一条致能；第一晶体管的第一源/漏极电性耦接于预定电位，第一晶体管的第二源/漏极与输入电路电性耦接于第二控制节点，且当第一晶体管导通时使输入电路被截止。第二晶体管的栅极电性耦接于先前致能栅极线，第二晶体管的第一源/漏极电性耦接于预定电位，第二晶体管的第二源/漏极电性耦接于第一控制节点。
本发明还提出一种显示装置的栅极驱动电路，用以对显示装置中的多条栅极线提供电位。此栅极驱动电路包括栅极信号发生单元及预定电位发生单元。栅极信号发生单元包括多个输出端，每一输出端电性耦接至一条栅极线，且至少其中一个输出端在第一时段内提供栅极致能电位，并在第一时段后的一个预定时间起的一个第二时段内持续为浮接状态。预定电位发生单元包括多个预定电位输出电路，每一预定电位输出电路的输出端电性耦接至一条栅极线，且在电性耦接的栅极线所对应的输出端为浮接状态的时段中，提供预定电位至电性耦接的栅极线。
本发明因采用预定电位输出电路电性耦接至栅极线(Gate line)，在栅极线对应的输出端为浮接(floating)状态的时段中，提供一预定电位至栅极线，从而将显示装置的栅极电压拉至更低的准位，因此，可以辅助栅极信号发生单元以提供较大的操作电压，从而避免公知技术中像素漏电的问题。
为让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附附图式，作详细说明如下。
附图说明
图1绘示为公知显示装置的像素电路的示意图；
图2绘示为本发明第一实施例的显示装置的栅极驱动电路的方框图；
图3绘示为本发明显示装置的预定电位输出电路的电路图；
图4绘示为本发明显示装置的栅极信号发生单元和预定电位输出电路的输出电压时序图；
图5绘示为本发明第二实施例的显示装置的栅极驱动电路的方框图；
图6绘示为第二实施例中的栅极信号发生单元、预定电位输出电路与控制信号的输出电压时序图。
其中，附图标记
11：晶体管 12：电容
200、300：显示装置 100、21、31：栅极信号发生单元
22、32：预定电位发生单元 23、33：预定电位发生电路
230：输入电路
231、232、234、235、237、238、35：晶体管
233：第一控制电路 236：第二控制电路
239：开关 24、34：栅极线
C：控制信号 Q、B：控制节点
S：栅极信号发生单元输出信号
具体实施方式
请参阅图2所示，图2绘示为本发明第一实施例的显示装置的栅极驱动电路的方框图。在本实施例中，显示装置200所使用的栅极驱动电路包括栅极信号发生单元21及预定电位发生单元22。栅极信号发生单元21包括多个输出端(图未标)，用以对显示装置200中的多条栅极线24提供栅极线驱动信号，每一输出端电性耦接至多条栅极线24之一。请一并参阅图4，图4绘示为本发明显示装置的栅极信号发生单元和预定电位输出电路的输出电压时序图。栅极信号发生单元21的输出端的输出信号在栅极致能电位Vgh与栅极禁能电位Vgl之间切换。具体而言，所示的栅极信号发生单元21的此一输出端在第一时段t1内提供栅极致能电位Vgh，并在第二时段t2内为浮接(floating)状态。
预定电位发生单元22包括多个预定电位输出电路23，每一预定电位输出电路23的输出端G(output)电性耦接至一条栅极线24，且在电性耦接的栅极线24所对应的输出端为浮接状态的时段t2中，提供预定电位VSS至电性耦接的栅极线24。其中，预定电位VSS应低于栅极信号发生单元21的栅极禁能电位Vgl。
请参阅图3，图3绘示为根据本发明一实施例的显示装置的预定电位输出电路的电路图。在本实施例中，上述的每一预定电位发生电路23包括输入电路230、第一控制电路233、第二控制电路236及开关239。输入电路230电性耦接于输入信号VDD与控制节点Q之间以使输入信号VDD被传递至控制节点Q。输入信号VDD可为电压信号，其始终保持开启状态。第一控制电路233电性耦接于控制节点Q与预定电位VSS之间，并在预定电位输出电路23所电性耦接的栅极线24上的电位为栅极致能电位Vgh时使输入电路230被截止(因为控制节点B被拉低至预定电位VSS，进而使晶体管232被截止而等同于截止输入电路230)，并使控制节点Q电性导通至预定电位VSS。
第二控制电路236电性耦接于控制节点Q与预定电位VSS之间，并在预定电位输出电路23所电性耦接的栅极线24上的电位开始成为栅极致能电位Vgh之前的一个时段内(也就是前一条栅极线上的电位致能的时候)，使输入电路230被截止(如同前述一般使控制节点B被拉低至预定电位VSS，进而使晶体管232被截止)，并使控制节点Q电性导通至预定电位VSS。开关(此处为晶体管)239电性耦接于预定电位VSS及与预定电位输出电路23所电性耦接的栅极线24之间，并依照控制节点Q的电位而决定是否使预定电位输出电路23的输出电性导通至预定电位VSS。
详而言之，输入电路230包括晶体管231及232。晶体管231与232各自包括栅极、源极与漏极。晶体管231的栅极与源极和漏极二者之一(在此实施例为漏极)电性耦接于输入信号VDD，晶体管232的栅极电性耦接至晶体管231的源极和漏极二者中的另一个(在此实施例为源极)，晶体管232的源极和漏极二者之一(在此实施例为漏极)电性耦接于输入信号VDD，晶体管232的源极和漏极二者中的另一个(在此实施例为源极)电性耦接于控制节点Q。
第一控制电路233包括晶体管234及晶体管235，此二晶体管各自包括栅极、源极与漏极。晶体管234的栅极电性耦接于预定电位输出电路23所电性耦接的栅极线G(N)，晶体管234的源极和漏极二者之一(在此实施例为源极)电性耦接于预定电位VSS，晶体管234的源极和漏极二者中的另一个(在此实施例为漏极)与输入电路230电性耦接于控制节点B，且当晶体管234导通时使输入电路230被截止。晶体管235的栅极电性耦接于预定电位输出电路23所电性耦接的栅极线G(N)，晶体管235的源极和漏极二者之一(在此实施例为源极)电性耦接于预定电位VSS，晶体管235的源极和漏极二者中的另一个(在此实施例为漏极)电性耦接于控制节点Q。
第二控制电路236包括晶体管237及238，此二晶体管各自包括栅极、源极与漏极。晶体管237的栅极电性耦接于在预定电位输出电路23所电性耦接的栅极线G(N)之前一条致能的先前致能栅极线G(N-1)上，晶体管237的与源极和漏极二者之一(在此实施例为源极)电性耦接于预定电位VSS，晶体管237的源极和漏极二者中的另一个(在此实施例为漏极)与输入电路230电性耦接于控制节点B，且当晶体管237导通时使输入电路230被截止。晶体管238的栅极电性耦接于先前致能栅极线G(N-1)，晶体管238的源极和漏极二者之一(在此实施例为源极)电性耦接于预定电位VSS，晶体管238的源极和漏极二者中的另一个(在此实施例为漏极)电性耦接于控制节点Q。
本实施例中，开关239为一晶体管，其包括栅极、源极与漏极，开关239的栅极电性耦接于控制节点Q，开关239的源极或漏极(在此实施例为漏极)电性耦接至栅极线G(N)，开关239的源极和漏极二者中的另一个(在此实施例为源极)电性耦接于预定电位VSS。开关239依照控制节点Q的电位而决定是否使预定电位输出电路23所电性耦接的栅极线G(N)电性导通至预定电位VSS。
请进一步参阅图3及图4。一般而言，栅极信号发生单元21的每一输出端的输出信号如图4中栅极信号发生单元输出信号S指示的时序信号所示，此输出信号为一栅极致能电位Vgh与栅极禁能电位Vgl之间切换的脉冲信号。此输出信号由栅极信号发生单元21输出至栅极线，预定电位输出电路23通过栅极线接收此输出信号，并加以调整而使此栅极线上的信号成为图4中的时序信号G(output)。
在预定电位输出电路23所电性耦接的栅极线G(N)上的电位为栅极致能电位Vgh的第一时段t1时，第一控制电路233的晶体管234及235均为导通状态而使控制节点电性Q导通至预定电位VSS。此时，因为控制节点B被拉低至预定电位VSS，所以输入电路230被截止。在第一时段t1之后，栅极信号发生单元24的输出端会提供前述的栅极禁能电位Vgl至栅极线G(N)上。由于栅极线G(N)上的电位为栅极禁能电位，所以第一控制电路233的晶体管234及235均为截止状态；当然，此时先前致能栅极线G(N-1)上的电位也会是栅极禁能电位Vgl或预定电位VSS，而第二控制电路236的晶体管237及238也因此均为截止状态。所以，控制节点B与Q不会被第一控制电路233与第二控制电路236下拉至预定电位VSS。反而，控制节点B会因为经过输入电路230中的晶体管231电性导通至输入信号VDD而被拉升电位，并因此导致晶体管232导通而使控制节点Q也因为电性导通至输入信号VDD而被拉升电位。
在第一时段t1结束(也就是栅极线G(N)上的电位开始转换为栅极禁能电位Vgl)后的一个预定时间t0起，栅极信号发生单元24的输出端在第二时段t2内持续为浮接(floating)状态。而在此第二时段t2之中，由预定电位输出电路23所输出的时序信号G(output)会因为开关239的导通而约略保持在预定电位VSS。如此一来，显示装置的栅极电压将被下拉至更低的准位，避免公知技术中像素漏电的问题。
应注意的是，介于第一时段与第二时段之间的时间长度可以通过调整晶体管231、232与239的特性而设定。此外，通过第二控制电路236而使栅极线G(N)的电位在开始成为栅极致能电位Vgh之前的一个时段内(亦即前述的先前致能栅极线G(N-1)的致能时段)使输入电路230被截止，并使控制节点Q电性导通至预定电位VSS。所以，第二控制电路236在第一控制电路233导通之前先关闭输入电路230，可增加电路的稳定性并防止误操作。
图5绘示为本发明第二实施例的显示装置的栅极驱动电路的方框图。请参阅图5，本实施例中显示装置300所使用的栅极驱动电路包括栅极信号发生单元31、预定电位发生单元32及多个晶体管35。其中，栅极信号发生单元31与第一实施例中的栅极信号发生单元21相同，预定电位发生单元32的电路组成亦与第一实施例中的预定电位发生单元22相同，而每一输出端的输出信号也同样在栅极致能电位Vgh与栅极禁能电位Vgl之间切换。其与第一实施例的不同处在于在每一个输出端与相对应的栅极线34之间多了一个晶体管35。这些晶体管35分别根据一个控制信号(C1、C2、...、Cm)而决定是否导通。如此一来，原本在第一实施例把栅极信号发生单元的输出端转为浮接状态的作法就被转化成利用晶体管35来完成。请一并参阅图6，图6绘示的是栅极信号发生单元、预定电位输出电路与控制信号的输出电压时序图。如图所示，栅极信号发生单元输出信号S和预定电位输出电路输出信号G(output)的电压时序都与第一实施例中的内容相同，在此不予赘述。而任一个控制信号(图中所示为控制信号Cn)至少必须在栅极信号发生单元输出信号为Vgh的时候使相对应的晶体管35导通。除此之外，控制信号较佳地应该在预定电位输出电路输出信号G(output)被调整为预定电位VSS之前使晶体管35截止，其他并无特殊限制。
综上所述，本发明因采用预定电位输出电路电性耦接至栅极线(Gateline)，在栅极线对应的输出端为浮接(floating)状态的时段中，提供一预定电位至栅极线，从而将显示装置的栅极电压拉至更低的电位，因此可以辅助栅极信号发生单元以提供较大的操作电压，从而避免公知技术中像素漏电的问题。
当然，本发明还可有其它多种实施例，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员当可根据本发明作出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明所附的权利要求的保护范围。
Claims (9)
1.一种显示装置的栅极驱动电路，其特征在于，用以对一显示装置中的多条栅极线提供电位，该栅极驱动电路包括：
一栅极信号发生单元，包括多个输出端，每一这些输出端的输出信号在一栅极致能电位与一栅极禁能电位之间切换；以及
一预定电位发生单元，包括多个预定电位输出电路，每一这些预定电位输出电路的输出端电性耦接至这些栅极线之一，且在对应的该输出端的输出信号由该栅极致能电位转为该栅极禁能电位后的一预定时间起的一时段中，使电性耦接的该栅极线电性导通至一预定电位，其中该预定电位低于该栅极信号发生单元的栅极禁能位；
其中,这些预定电位输出电路之一包括：
一输入电路，电性耦接于一输入信号与一第一控制节点之间以使该输入信号被传递至该第一控制节点；
一第一控制电路，电性耦接于该第一控制节点与该预定电位之间，并在该预定电位输出电路所电性耦接的该栅极线上的电位为该栅极致能电位时，使该输入电路被截止，并使该第一控制节点电性导通至该预定电位；
一第二控制电路，电性耦接于该第一控制节点与该预定电位之间，并在该预定电位输出电路所电性耦接的该栅极线上的电位开始成为该栅极致能电位前的一第三时段内，使该输入电路被截止，并使该第一控制节点电性导通至该预定电位；以及
一开关，电性耦接于该预定电位及与该预定电位输出电路所电性耦接的该栅极线之间，并依照该第一控制节点的电位而决定是否使该预定电位输出电路所电性耦接的该栅极线电性导通至该预定电位。
2.根据权利要求1所述的栅极驱动电路，其特征在于，该栅极驱动电路进一步包括：
多个晶体管，每一这些晶体管电性耦接至这些预定电位输出电路的输出端之一与这些栅极线之一之间，且每一这些晶体管在对应的该输出端的该输出信号为该栅极致能电位时导通一第一时段，并在对应的该输出端的输出信号由该栅极致能电位转为该栅极禁能电位后的一预定时间起关闭一第二时段。
3.根据权利要求1所述的栅极驱动电路，其特征在于，该输入电路包括：
一第一晶体管，包括栅极、第一源/漏极与第二源/漏极，该第一晶体管的栅极与第一源/漏极电性耦接于该输入信号；以及
一第二晶体管，包括栅极、第一源/漏极与第二源/漏极，该第二晶体管的栅极电性耦接至该第一晶体管的第二源/漏极，该第二晶体管的第一源/漏极电性耦接于该输入信号，该第二晶体管的第二源/漏极电性耦接于该第一控制节点。
4.根据权利要求1所述的栅极驱动电路，其特征在于，该第一控制电路包括：
一第一晶体管，包括栅极、第一源/漏极与第二源/漏极，该第一晶体管的栅极电性耦接于该预定电位输出电路所电性耦接的该栅极线，该第一晶体管的第一源/漏极电性耦接于该预定电位，该第一晶体管的第二源/漏极与该输入电路电性耦接于一第二控制节点，且当该第一晶体管导通时使该输入电路被截止；以及
一第二晶体管，包括栅极、第一源/漏极与第二源/漏极，该第二晶体管的栅极电性耦接于该预定电位输出电路所电性耦接的该栅极线，该第二晶体管的第一源/漏极电性耦接于该预定电位，该第二晶体管的第二源/漏极电性耦接于该第一控制节点。
5.根据权利要求1所述的栅极驱动电路，其特征在于，该第二控制电路包括：
一第一晶体管，包括栅极、第一源/漏极与第二源/漏极，该第一晶体管的栅极电性耦接于在该预定电位输出电路所电性耦接的该栅极线的前一条致能的一先前致能栅极线，该第一晶体管的第一源/漏极电性耦接于该预定电位，该第一晶体管的第二源/漏极与该输入电路电性耦接于一第二控制节点，且当该第一晶体管导通时使该输入电路被截止；以及
一第二晶体管，包括栅极、第一源/漏极与第二源/漏极，该第二晶体管的栅极电性耦接于该先前致能栅极线，该第二晶体管的第一源/漏极电性耦接于该预定电位，该第二晶体管的第二源/漏极电性耦接于该第一控制节点。
6.一种显示装置的栅极驱动电路，其特征在于，用以对该显示装置中的多条栅极线提供电位，该栅极驱动电路包括：
一栅极信号发生单元，包括多个输出端，每一这些输出端电性耦接至这些栅极线之一，这些输出端之一在一第一时段内提供一栅极致能电位，并在该第一时段后的一预定时间起，持续在一第二时段内为浮接状态；以及
一预定电位发生单元，包括多个预定电位输出电路，每一这些预定电位输出电路的输出端电性耦接至这些栅极线之一，且在电性耦接的该栅极线所对应的该输出端为浮接状态的时段中，提供一预定电位至电性耦接的该栅极线，其中该预定电位低于该栅极信号发生单元的栅极禁能位；
其中这些预定电位发生电路之一包括：
一输入电路，电性耦接于一输入信号与一第一控制节点之间以使该输入信号被传递至该第一控制节点；
一第一控制电路，电性耦接于该第一控制节点与该预定电位之间，并在该预定电位输出电路所电性耦接的该栅极线上的电位为该栅极致能电位时，使该输入电路被截止，并使该第一控制节点电性导通至该预定电位；
一第二控制电路，电性耦接于该第一控制节点与该预定电位之间，并在该预定电位输出电路所电性耦接的该栅极线上的电位开始成为该栅极致能电位前的一第三时段内，使该输入电路被截止，并使该第一控制节点电性导通至该预定电位；以及
一开关，电性耦接于该预定电位及与该预定电位输出电路所电性耦接的该栅极线之间，并依照该第一控制节点的电位而决定是否使该预定电位输出电路所电性耦接的该栅极线电性导通至该预定电位。
7.根据权利要求6所述的栅极驱动电路，其特征在于，该输入电路包括：
一第一晶体管，包括栅极、第一源/漏极与第二源/漏极，该第一晶体管的栅极与第一源/漏极电性耦接于该输入信号；以及
一第二晶体管，包括栅极、第一源/漏极与第二源/漏极，该第二晶体管的栅极电性耦接至该第一晶体管的第二源/漏极，该第二晶体管的第一源/漏极电性耦接于该输入信号，该第二晶体管的第二源/漏极电性耦接于该第一控制节点。
8.根据权利要求6所述的栅极驱动电路，其特征在于，该第一控制电路包括：
一第一晶体管，包括栅极、第一源/漏极与第二源/漏极，该第一晶体管的栅极电性耦接于该预定电位输出电路所电性耦接的该栅极线，该第一晶体管的第一源/漏极电性耦接于该预定电位，该第一晶体管的第二源/漏极与该输入电路电性耦接于一第二控制节点，且当该第一晶体管导通时使该输入电路被截止；以及
一第二晶体管，包括栅极、第一源/漏极与第二源/漏极，该第二晶体管的栅极电性耦接于该预定电位输出电路所电性耦接的该栅极线，该第二晶体管的第一源/漏极电性耦接于该预定电位，该第二晶体管的第二源/漏极电性耦接于该第一控制节点。
9.根据权利要求6所述的栅极驱动电路，其特征在于，该第二控制电路包括：
一第一晶体管，包括栅极、第一源/漏极与第二源/漏极，该第一晶体管的栅极电性耦接于在该预定电位输出电路所电性耦接的该栅极线的前一条致能的一先前致能栅极线，该第一晶体管的第一源/漏极电性耦接于该预定电位，该第一晶体管的第二源/漏极与该输入电路电性耦接于一第二控制节点，且当该第一晶体管导通时使该输入电路被截止；以及
一第二晶体管，包括栅极、第一源/漏极与第二源/漏极，该第二晶体管的栅极电性耦接于该先前致能栅极线，该第二晶体管的第一源/漏极电性耦接于该预定电位，该第二晶体管的第二源/漏极电性耦接于该第一控制节点。
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