CN102170580A - 电视机测试方法、装置及*** - Google Patents
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Abstract
本发明提供了一种电视机测试方法，包括以下步骤：接收被测试主板输出的低压差分信号LVDS，并将其转换成TTL电平输出；接收所述TTL电平并根据其中包含的信息进行编程，输出通用屏测试数据；接收所述通用屏测试数据，将其转换成LVDS格式输出给通用屏使用。本发明还提供一种电视机测试装置及一种电视机测试***，本发明所提供的电视机测试方法、装置或***，可降低测试成本，提高测试效率。
Description
技术领域
本发明属于电视机测试技术领域，涉及电视机测试方法、装置及***，尤其涉及一种可降低测试成本、提高测试效率的LCD电视机主板的测试方法、装置及***。
背景技术
目前，国内几大电视厂家对LCD(Liquid Crystal Display，液晶显示器)电视机的生产测试还基本停留在传统的人工观看测试阶段。虽然当前有美国公司开发的LVDS(Low-Voltage Differential Signaling，低压差分信号)采集卡可辅助测试，但该采集卡功能单一，不能同时作为通用屏使用，并且其价格非常昂贵，影响其在LCD电视机测试领域的推广。此外，LCD主板的种类很多，不同的LCD主板所使用的屏不同，在PCBA(Printed Circuit BoardAssembly，印刷电路板组装)测试中，现有的测试技术只能针对不同的主板更换相应规格的屏，兼容性较差，测试效率较低。
发明内容
本发明的主要目的在于提供一种电视机测试方法、装置或***，旨在降低电视机主板的测试成本，提高测试效率。
为了实现发明目的，本发明提供一种电视机测试方法，包括以下步骤：
步骤S10，接收被测试主板输出的低压差分信号LVDS，并将其转换成TTL电平输出；
步骤S20，接收所述TTL电平并根据其中包含的信息进行编程，输出通用屏测试数据；
步骤S30，接收所述通用屏测试数据，将其转换成LVDS格式输出给通用屏使用。
优选地，所述步骤S20中包括：
步骤S21，读取所述TTL电平；所述TTL电平中包含：RGB值、有效显示数据选通信号DE、像素时钟信号CLOCK以及由DE经视频同步分离芯片处理的行同步信号/场同步信号Hs/Vs；
步骤S22，创建数组，暂存接收到的RGB值；
步骤S23，以行同步信号Hs的计数顺序作为数组地址，将接收到的RGB值依次保存到存储器中；
步骤S24，按照标清通用屏时钟对数组里的RGB值进行图像缩放SCALER处理；
步骤S25，分辨LVDS的场频，并根据分辨结果调整相应的输出Hs像素点的总数。
优选地，所述步骤S23中包括：
判断是否为双路LVDS；如果不是，则创建一路数组地址；如果是，则将全高清10bit数据按高低位舍掉低两位，变成8bit数据后，创建两路数组地址。
优选地，所述步骤S24中包括：
如果为高清双路LVDS格式，则按照现行所用的屏时钟将图像缩放SCALER处理后的两路数组相加；同时根据Hs/Vs及现行规格的通用屏的参数产生DE；将数组相加后得到的和与DE按照数组地址输出；
如果是单路LVDS格式，则直接将图像缩放SCALER处理后的数组输出。
优选地，上述方法还包括以下步骤：
根据所述TTL电平中所包含的LVDS进行编程，以适配于数据处理装置，由数据处理装置对数据信息进行计算分析，判断图像是否正确。
本发明还提供一种电视机测试装置，包括：
TTL转换单元，用于接收被测试主板输出的LVDS，并将其转换成TTL电平输出；
FPGA单元，包括第一处理芯片，用于接收所述TTL电平并根据其中包含的信息进行编程，输出通用屏测试数据；
LVDS转换单元，用于接收所述通用屏测试数据，将其转换成LVDS格式输出给通用屏使用。
优选地，所述第一处理芯片具体用于：
读取所述TTL电平；所述TTL电平中包含：RGB值、有效显示数据选通信号DE、像素时钟信号CLOCK以及由DE经视频同步分离芯片处理的行同步信号/场同步信号Hs/Vs；
创建数组，暂存接收到的RGB值；
以行同步信号Hs的计数顺序作为数组地址，将接收到的RGB值依次保存到存储器中；
按照标清通用屏时钟对数组里的RGB值进行图像缩放SCALER处理；
分辨LVDS的场频，并根据分辨结果调整相应的输出Hs像素点的总数。
优选地，所述FPGA单元还包括：
判断模块，用于判断是否为双路LVDS；
数组创建模块，用于在不是双路LVDS时，创建一路数组地址；在是双路LVDS时，则将全高清10bit数据按高低位舍掉低两位，变成8bit数据后，创建两路数组地址。
优选地，所述第一处理芯片进一步用于：
如果为高清双路LVDS格式，则按照现行所用的屏时钟将图像缩放SCALER处理后的两路数组相加；同时根据Hs/Vs及现行规格的通用屏的参数产生DE；将数组相加后得到的和与DE按照数组地址输出；
如果是单路LVDS格式，则直接将图像缩放SCALER处理后的数组输出。
优选地，所述FPGA单元还包括第二处理芯片，用于根据所述TTL转换单元输出的TTL电平中所包含的LVDS进行编程，以适配于数据处理装置，由数据处理装置对数据信息进行计算分析，判断图像是否正确。
本发明还提供一种电视机测试***，包括测试装置及数据处理装置，其中，所述测试装置包括：
TTL转换单元，用于接收被测试主板输出的LVDS，并将其转换成TTL电平输出；
FPGA单元，用于接收所述TTL电平并根据其中包含的信息进行编程，以适配于数据处理装置，由数据处理装置对数据信息进行计算分析，判断图像是否正确；
所述数据处理装置通过串口与测试装置相连，用于对FPGA单元输出的图像进行自动分析判断，判定主板输出的图像是否正确。
优选地，所述数据处理装置包括：
数组转换模块，用于将FPGA单元采集到的数据转换成行乘列的二维数组输出；
分析处理模块，用于根据数组的行数按顺序代表一个像素的RGB值，列数分别表示输出行的像素顺序的方式，将逐个像素与所给的图像理论值进行比较，判断主板输出的图像是否正确。
优选地，所述数据处理装置还包括：
图片转换模块，用于将所接收到的一行数据按照像素点的顺序，使其在测试中将数据内容以图片的形式实时地显示器上显示。
本发明所提供的电视机测试方法、装置或***，利用TTL转换单元对被测试主板输出的LVDS进行转换，通过FPGA单元根据TTL转换单元输出的TTL电平进行编程，输出通用屏数据，从而实现测试端对于不同的主板可只用一种规格的标清屏作为图像显示，省去了不同机型的换屏，提高了测试效率，降低了测试成本；并且，可将所采集的信号内容用串口传输任意一行数据给数据处理装置，由数据处理装置对所接收到得数据信息进行计算分析，判断图像是否正确，实现全自动测试。
附图说明
图1为本发明一实施方式中电视机测试方法的流程图；
图2为本发明一实施方式中FPGA单元对TTL中所包含信息进行处理的步骤流程图；
图3为本发明一实施方式中电视机测试装置的结构示意图；
图4为本发明一实施方式中电视机测试装置的电路结构示意图；
图5为本发明一实施方式中电视机测试***的结构示意图；
图6为本发明一实施方式中数据处理装置对数据信息进行分析的步骤流程图；
图7为本发明一实施方式中数据处理装置的接口界面示意图。
本发明目的的实现、功能特点及优点将结合实施例，参照附图做进一步说明。
具体实施方式
应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
图1示出了本发明的一个实施方式中电视机测试方法的流程。该流程包括以下步骤：
步骤S10，接收被测试主板输出的LVDS，并将其转换成TTL电平输出；在一实施例中，可利用THINE公司的处理芯片THC63LVD104A，将被测试主板的LVDS转换为TTL电平，该TTL电平里包含了所有LVDS。
步骤S20，接收所述TTL电平并根据其中包含的信息进行编程，输出通用屏测试数据；在一实施例中，接收到TTL电平后，根据其中包含的LVDS进行软件编程，编程所用语言可以为硬件描述语言Verilog。
步骤S30，接收所述通用屏测试数据，将其转换成LVDS格式输出给通用屏使用。
本发明实施方式根据TTL电平进行编程，输出通用屏数据，从而实现测试端对于不同的主板可只用一种规格的标清屏作为图像显示，省去了不同机型的换屏，提高了测试效率，降低了测试成本。
上述实施方式中，还可包括以下步骤：
根据所述TTL电平中所包含的LVDS进行编程，以适配于数据处理装置，由数据处理装置对数据信息进行计算分析，判断图像是否正确。例如，可通过RS232串口后将测试数据输出至数据处理装置。在一实施例中，数据处理装置可以是电脑，其设有分析软件，可对数据进行分析。
参照图2，上述步骤S20中具体可包括：
步骤S21，通过I/O口读取所述TTL电平；所述TTL电平里包含的信息有：RGB值、有效显示数据选通信号DE、像素时钟信号CLOCK以及由DE经视频同步分离芯片处理的行同步信号/场同步信号Hs/Vs；在一实施例中，当识别到有Hs/Vs同步时，分别对Hs/Vs进行CLOCK计数，根据计数结果将数据处理装置所需要行的数据信息通过串口传送。
步骤S22，创建数组，暂存接收到的RGB值；
步骤S23，行场脉冲计数；具体地，以Hs的计数顺序作为数组地址，将接收到的RGB值依次保存到存储器中。在一实施例中，存储器可以为24位寄存器。
该步骤S23中可具体包括：
步骤S231，判断是否为双路LVDS；在一实施例中，可在有两路LVDS输入时，根据DE判定有无信号输入，若有其中一路无DE，则判定为标清单路LVDS格式；若两路都有DE，则判定为双路高清LVDS格式；
步骤S232，如果不是，则创建一路数组地址；
步骤S233，如果是，则判断数据是否为全高清10bit数据，如果是，则执行步骤S234，将10bit数据按高低位舍掉低两位，变成8bit数据后执行步骤S245，创建两路数组地址。具体的，可根据LVDS的协议JEIDA\NORMAL，将10bit数据变为8bit数据。
具体的，数组地址创建可按以下方式：
如果是高清双路LVDS格式，则建立两个数组，这两组数组起始地址分别为：LvdsHCountReg＝＝0以及LvdsHCountReg＝＝1，同时按以下公式计算每个数组的地址：LvdsHCount＜＝LvdsHCount+11′b00000000010；
如果是单路标清LVDS格式，则该数组的起始地址为LvdsHCount＝＝0，同时按以下公式计算每个数组地址：LvdsHCount＜＝LvdsHCount+11′b00000000001。
步骤S24，按照标清通用屏时钟对数组里的RGB值进行图像缩放SCALER处理；图像缩放SCALER处理包括像素的缩放、转换等。在一实施例中，图像的实时Scaler函数公式为：integer现行格式的点数/通用屏格式的点数(数组地址-HVideostar)。
步骤S25，根据Hs/Vs信号算出其频率来分辨出LVDS的场频是50Hz还是60Hz，分辨出之后调整相应的输出Hs像素点的总数；
步骤S26，以数组地址作为像素时序输出。
在一实施例中，上述步骤S26中可包括：
如果为高清双路LVDS格式，则按照现行所用的屏时钟将图像缩放SCALER处理后的两路数组相加；同时根据接收来的Hs/Vs及现行规格的通用屏的参数产生DE；将数组相加得到的和与DE按照数组地址输出；
如果是单路LVDS格式，则直接将图像缩放SCALER处理后的数组输出。
参照图3，本发明还提供一种电视机测试装置，包括：
TTL转换单元10，用于接收被测试主板输出的LVDS，并将其转换成TTL电平输出；在一实施例中，TTL转换单元10设有THINE公司的处理芯片THC63LVD104A，可将被测试主板的LVDS转换为TTL电平，该TTL电平里包含了所有LVDS。
FPGA单元20，包括第一处理芯片，用于接收所述TTL电平并根据其中包含的信息进行编程，输出通用屏测试数据；在一实施例中，FPGA单元20接收到TTL电平后，根据其中包含的LVDS进行软件编程，编程所用语言可以为硬件描述语言Verilog。
LVDS转换单元30，用于接收所述通用屏测试数据，将其转换成LVDS格式输出给通用屏使用。
本发明实施方式通过FPGA单元20根据TTL转换单元10输出的TTL电平进行编程，输出通用屏数据，从而实现测试端对于不同的主板可只用一种规格的标清屏作为图像显示，省去了不同机型的换屏，提高了测试效率，降低了测试成本。
在一实施例中，FPGA单元20还包括第二处理芯片，用于根据TTL转换单元10输出的TTL电平中所包含的LVDS进行编程，以适配于数据处理装置，由数据处理装置对数据信息进行计算分析，判断图像是否正确。在一实施例中，第二处理芯片也可以是THINE公司的处理芯片THC63LVD104A。
在一实施例中，FPGA单元20还包括：
判断模块，用于判断是否为双路LVDS；
数组创建模块，用于在不是双路LVDS时，创建一路数组地址；在是双路LVDS时，则将全高清10bit数据按高低位舍掉低两位，变成8bit数据后，创建两路数组地址。
在一实施例中，数组建立模块可按以下方式创建数组地址：
如果是高清双路LVDS格式，则建立两个数组，这两组数组起始地址分别为：LvdsHCountReg＝＝0以及LvdsHCountReg＝＝1，同时按以下公式计算每个数组的地址：LvdsHCount＜＝LvdsHCount+11′b00000000010；
如果是单路标清LVDS格式，则该数组的起始地址为LvdsHCount＝＝0，同时按以下公式计算每个数组地址：LvdsHCount＜＝LvdsHCount+11′b00000000001。
在一实施例中，上述第一处理芯片进一步用于：
如果为高清双路LVDS格式，则按照现行所用的屏时钟将图像缩放SCALER处理后的两路数组相加；同时根据接收来的Hs/Vs及现行规格的通用屏的参数产生DE；将数组相加得到的和与DE按照数组地址输出；
如果是单路LVDS格式，则直接将图像缩放SCALER处理后的数组输出。
图4示出了本发明一实施例中电视机测试装置的具体电路结构。参照图4，该装置的电路结构包括以下几个部分：
电源部分40：包括电源P1、由电源P1接12V电源适配器提供整机电源。由电源转换芯片U2、U3、U6、U9、U1’、U3’将其变换为+5V、+1.2V、+3.3Vd、+3.3Vp、+3.3Vd1、+3.3Vd2给每个单元工作。
TTL转换单元10：包括处理芯片U2’、U4’，由处理芯片U2’、U4’共同构成10bit LVDS到TTL转换。处理芯片U2’、U4’型号可以为日本THINE公司生产的THC63LVD104A，其功能是接收电视机被测试主板输入的5_channel的LVDS数据和1_channel CLOCK包含在LVDS_in里)并将其转换成并行的TTL电平输出(信息内容包括：RGB值/Clock/DE)，支持8MHz to 90MHz的点频，工作电压+3.3V。
DE信号变换部分60：U8(型号可以为LM1881)，完成DE到Hs/Vs的转换，转换之后的Hs/Vs信号输出到可编程芯片U4的I/O口，再由可编程芯片U4根据需要进行处理，其工作电压+5V。
FPGA单元20：包括存储芯片U5和可编程芯片U4，其中芯片U5型号可以为EPCS4SI8，由ALTERA公司生产，可存储程序。可编程芯片U4可以为ALTERA公司生产的EP2C20Q240C8，，工作在74.25MHz的CLK下，用于数据的采集和图像的缩放(Scaler)，程序中的所编写的功能由它来完成。它工作的核电压为+1.2V，I/O口电压为+3.3V。
RS232部分50：包括串口芯片U11，型号可以为MAX232，是数据处理装置和FPGA单元20进行信息传输的桥梁，完成数据处理装置跟下位机的通讯。
LVDS转换单元30：包括芯片U7，型号为ICSV385，由ICS公司生产，是将28bit的TTL并行数据和CLOCK转换成4_channel的数据和1_channl的CLOCK的LVDS格式，最终输出到40pin的LVDS OUT插座，连接通用屏。
U21是预备芯片，预留给后面用高清屏做通用屏的。
本发明上述装置中，FPGA单元20对数据的处理流程可参照前述方法流程图2所示实施例，在此不作赘述。
本发明还提供一种电视机测试***。参照图5，在一实施例中，该测试***包括测试装置100及数据处理装置200，其中，所述测试装置100包括：
TTL转换单元10，用于接收被测试主板输出的LVDS，并将其转换成TTL电平输出；
FPGA单元20，用于接收TTL电平并根据其中包含的信息进行编程，以适配数据处理装置200，由数据处理装置200对数据信息进行计算分析，判断图像是否正确；
所述数据处理装置200通过串口与测试装置100相连，用于对FPGA单元20输出的图像进行自动分析判断，判定主板输出的图像是否正确。在一实施例中，数据处理装置200可以是电脑，其设有分析软件，可对FPGA单元20输出的数据信息进行处理。
在一实施例中，上述测试***中，测试装置还可包括LVDS转换单元30，用于接收来自FPGA单元20输出的通用屏测试数据，将其转换成LVDS格式输出给通用屏使用。
本发明实施方式中，测试装置100的结构及原理可参照前述图3至图4所示电视机测试装置实施例。
在一实施例中，所述数据处理装置200包括：
数组转换模块21，用于将FPGA单元20采集到的数据转换成行乘列的二维数组输出；
分析处理模块22，用于根据数组的行数按顺序代表一个像素的RGB值，列数分别表示输出行的像素顺序的方式，将逐个像素与所给的图像理论值进行比较，判断主板输出的图像是否正确。
在一实施例中，数据处理装置200的LVDS读取接口界面可参照图7所示。
在一实施例中，数据处理装置200接收FPGA单元20采集来的数据后，将进行下面的工作：
首先，将其转换成两维的1366(1920)行*3列的数组输出，作为具体机型测试编程时使用。其数组行数x代表采集行n的第x个像素(采集行可作为变量开放选择)，列数分别代表第x个像素的RGB值。
然后进行数据分析，可分析的信号有：标准彩条、各基色场、八级或16级灰阶等较有规律的信号。现以标准彩条信号为例通过下表1来说明分析方法，其它信号分析方法相似：
表1：
选择分析各条颜色像素点时，可在其像素范围内选取，实际测试时每种颜色选取100个像素点来分析，八种颜色共800个像素点，这800像素点中所含的RGB值分别与其理论值比较，之后输出不合格点数。
在具体机型测试编程时，结合实际，设定不合格像素点个数的容差，当不合格像素点个数小于给定的值，程序判定LVDS合格，反之不合格。数据处理装置在比较各颜色像素点的RGB理论值和实际采样的值时，同样要给出容差，这个容差在数据处理装置处理数据时作为变量，具体机型测试编程时根据实际情况设定。
在一实施例中，所述数据处理装置200还包括：
图片转换模块23，用于将所接收到的一行数据按照像素点的顺序，使其在测试中将数据内容以图片的形式实时地显示器上显示。在一实施例中，数据处理装置200可将它所接收到的一行数据按照像素点的顺序，使它在测试中将数据内容以图片的形式实时地在PC显示器上显示(将一行的内容重复多行)，重现的行列数(图片大小)可设定。利用此图片，可做测试中辅助监视。
本发明数据处理装置200对上述FPGA单元20所传送的数据信息的分析处理流程具体可参照图6所示。
以上仅为本发明的优选实施例，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本发明的专利保护范围内。
Claims (14)
1.一种电视机测试方法，其特征在于，包括以下步骤：
步骤S10，接收被测试主板输出的低压差分信号LVDS，并将其转换成TTL电平输出；
步骤S20，接收所述TTL电平并根据其中包含的信息进行编程，输出通用屏测试数据；
步骤S30，接收所述通用屏测试数据，将其转换成LVDS格式输出给通用屏使用。
2.如权利要求1所述的电视机测试方法，其特征在于，所述步骤S20中包括：
步骤S21，读取所述TTL电平；所述TTL电平中包含：RGB值、有效显示数据选通信号DE、像素时钟信号CLOCK以及由DE经视频同步分离芯片处理的行同步信号/场同步信号Hs/Vs；
步骤S22，创建数组，暂存接收到的RGB值；
步骤S23，以行同步信号Hs的计数顺序作为数组地址，将接收到的RGB值依次保存到存储器中；
步骤S24，按照标清通用屏时钟对数组里的RGB值进行图像缩放SCALER处理；
步骤S25，分辨LVDS的场频，并根据分辨结果调整相应的输出Hs像素点的总数。
3.如权利要求2所述的电视机测试方法，其特征在于，所述步骤S23中包括：
判断是否为双路LVDS；如果不是，则创建一路数组地址；如果是，则将全高清10bit数据按高低位舍掉低两位，变成8bit数据后，创建两路数组地址。
4.如权利要求3所述的电视机测试方法，其特征在于，所述步骤S24中包括：
如果为高清双路LVDS格式，则按照现行所用的屏时钟将图像缩放SCALER处理后的两路数组相加；同时根据Hs/Vs及现行规格的通用屏的参数产生DE；将数组相加后得到的和与DE按照数组地址输出；
如果是单路LVDS格式，则直接将图像缩放SCALER处理后的数组输出。
5.如权利要求1至4中任一项所述的电视机测试方法，其特征在于，还包括以下步骤：
根据所述TTL电平中所包含的LVDS进行编程，以适配于数据处理装置，由数据处理装置对数据信息进行计算分析，判断图像是否正确。
6.一种电视机测试装置，其特征在于，包括：
TTL转换单元，用于接收被测试主板输出的LVDS，并将其转换成TTL电平输出；
FPGA单元，包括第一处理芯片，用于接收所述TTL电平并根据其中包含的信息进行编程，输出通用屏测试数据；
LVDS转换单元，用于接收所述通用屏测试数据，将其转换成LVDS格式输出给通用屏使用。
7.如权利要求6所述的装置，其特征在于，所述第一处理芯片具体用于：
读取所述TTL电平；所述TTL电平中包含：RGB值、有效显示数据选通信号DE、像素时钟信号CLOCK以及由DE经视频同步分离芯片处理的行同步信号/场同步信号Hs/Vs；
创建数组，暂存接收到的RGB值；
以行同步信号Hs的计数顺序作为数组地址，将接收到的RGB值依次保存到存储器中；
按照标清通用屏时钟对数组里的RGB值进行图像缩放SCALER处理；
分辨LVDS的场频，并根据分辨结果调整相应的输出Hs像素点的总数。
8.如权利要求7所述的装置，其特征在于，所述FPGA单元还包括：
判断模块，用于判断是否为双路LVDS；
数组创建模块，用于在不是双路LVDS时，创建一路数组地址；在是双路LVDS时，则将全高清10bit数据按高低位舍掉低两位，变成8bit数据后，创建两路数组地址。
9.如权利要求8所述的装置，其特征在于，所述第一处理芯片进一步用于：
如果为高清双路LVDS格式，则按照现行所用的屏时钟将图像缩放SCALER处理后的两路数组相加；同时根据Hs/Vs及现行规格的通用屏的参数产生DE；将数组相加后得到的和与DE按照数组地址输出；
如果是单路LVDS格式，则直接将图像缩放SCALER处理后的数组输出。
10.如权利要求6至9中任一项所述的装置，其特征在于，所述FPGA单元还包括第二处理芯片，用于根据所述TTL转换单元输出的TTL电平中所包含的LVDS进行编程，以适配于数据处理装置，由数据处理装置对数据信息进行计算分析，判断图像是否正确。
11.一种电视机测试***，其特征在于，包括测试装置及数据处理装置，其中，所述测试装置包括：
TTL转换单元，用于接收被测试主板输出的LVDS，并将其转换成TTL电平输出；
FPGA单元，用于接收所述TTL电平并根据其中包含的信息进行编程，以适配于数据处理装置，由数据处理装置对数据信息进行计算分析，判断图像是否正确；
所述数据处理装置通过串口与测试装置相连，用于对FPGA单元输出的图像进行自动分析判断，判定主板输出的图像是否正确。
12.如权利要求11所述的***，其特征在于，所述数据处理装置包括：
数组转换模块，用于将FPGA单元采集到的数据转换成行乘列的二维数组输出；
分析处理模块，用于根据数组的行数按顺序代表一个像素的RGB值，列数分别表示输出行的像素顺序的方式，将逐个像素与所给的图像理论值进行比较，判断主板输出的图像是否正确。
13.如权利要求11或12所述的***，其特征在于，所述数据处理装置还包括：
图片转换模块，用于将所接收到的一行数据按照像素点的顺序，使其在测试中将数据内容以图片的形式实时地显示器上显示。
14.如权利要求13所述的***，其特征在于，还包括如权利要求6至10任一项所述的装置。
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