CN102157126A - 移位寄存器电路、源极驱动器及其方法 - Google Patents

移位寄存器电路、源极驱动器及其方法 Download PDF

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Abstract

本发明提供一种移位寄存器电路、源极驱动器及其方法。所述移位寄存器电路包括：多个移位寄存器，配置为通过根据第一时钟信号和第二时钟信号将输入信号顺序地移位来产生锁存时钟信号，第一时钟信号和第二时钟信号包括比移位寄存器时钟信号长的周期以及彼此不同的相位，其中，所述多个移位寄存器中的奇数移位寄存器配置为由第一时钟信号驱动，其中，偶数移位寄存器配置为由第二时钟信号驱动。

Description

移位寄存器电路、源极驱动器及其方法
本申请要求于2010年2月12日提交到韩国知识产权局的第10-2010-0013584号韩国专利申请的优先权，其公开完整地包含于此，以资参考。
技术领域
以下描述涉及一种用于平板显示(FPD)装置的源极驱动器，更具体地讲，涉及一种具有改进的操作特性的移位寄存器电路以及包括所述移位寄存器的用于FPD装置的源极驱动器。
背景技术
通常，FPD装置(诸如，TFT-LCD)包括：平板显示板；配置为驱动平板显示板的栅极线的栅极驱动器；配置为驱动平板显示板的源极线的源极驱动器。
如图1所示，传统的源极驱动器包括移位寄存器电路100、数据寄存器电路200、保持寄存器电路300、电平转换器电路400、解码器电路500和输出缓冲器电路600。移位寄存器电路100配置为根据移位寄存器时钟信号SFT_CK将锁存时钟F_LAT1至F_LATn产生到数据寄存器电路200，从而将被显示的RGB数据被顺序地存储在其中。
传统的移位寄存器电路100包括多个串联连接的移位寄存器S/R1至S/Rn。参照图2，移位寄存器S/R1至S/Rn配置为通过在一个水平同步时钟HSYNC期间在移位寄存器时钟SFT_CK的上升沿将水平开始信号STV移位，来产生输出信号SFT_OUT1至SFT_OUTn。逻辑门GA1至GAn被配置为逻辑地组合移位寄存器S/R1至S/Rn的输出信号SFT_OUT1至SFT_OUTn以及移位寄存器时钟信号SFT_CK，并将所得的信号作为锁存时钟信号F_LAT1至F_LATn提供给数据寄存器电路200的第一锁存器，第一锁存器配置为锁存显示数据RGB。保持寄存器电路300包括第二锁存器，第二锁存器配置为响应于负荷信号S-LAT保持存储在数据寄存器电路200中的显示数据RGB。
在传统的移位寄存器电路100中，因为仅使用D触发器来实现移位寄存器S/R1至S/Rn，所以电路大小比较小并且电路结构简单。然而，当移位寄存器时钟信号SFT_CK的周期比较短时，水平开始信号STV的保持裕度(holding margin)不足。在这种情况下，因为无法很好地执行移位操作，所以移位寄存器S/R1至S/Rn不能正常地产生输出信号SFT_OUT1至SFT_OUTn。因此，也不能产生锁存时钟信号F_LAT1至F_LATn。
为了解决这些问题，提出了图3的移位寄存器电路100。图3仅示出图1的移位寄存器电路100的移位寄存器S/R1至S/Rn。
参照图3，传统的移位寄存器电路100包括串联布置的多个移位寄存器S/R1至S/Rn。使用两个串联连接的触发器DF1和DF2来实现移位寄存器S/R1至S/Rn中的每个。参照图4的波形图，设置在前级的触发器DF1配置为通过在移位寄存器时钟信号SFT_CK的上升沿将作为输入信号的水平开始信号STV或者前一移位寄存器S/R1至SRn-1的输出信号SFT_OUT1至SFT_OUTn-1移位，来产生脉冲信号SFT_P1至SFT_Pn。同时，设置在后级的触发器DF2配置为通过在移位寄存器时钟信号SFT_CK的下降沿将脉冲信号SFT_P1至SFT_Pn移位，来产生移位寄存器S/R1至SRn-1的输出信号SFT_OUT1至SFT_OUTn-1。复位信号SFT_RSTB将触发器DF1和DF2复位。
当假设移位寄存器时钟信号SFT_CK的周期为Tck时，与使用单个触发器实现每个移位寄存器的情况相比，传统的移位寄存器电路100可确保关于水平开始信号STV的保持裕度大于Tck/2。因此，移位寄存器电路100可更稳定地操作。然而，因为使用两个触发器来实现每个寄存器，所以电路大小增加。
此外，参照图5，当通过延迟水平开始信号STV达到延迟时间“td，stv”产生的信号STV_R被施加到最前面的移位寄存器S/R1中的前面的触发器DF1的输入端D，并且通过延迟移位寄存器时钟信号SFT_CK达到延迟时间“td，ck”产生的信号SFT_CK_R被作为触发器DF1的时钟信号被施加时，如果(td，ck)＞(td，stv+Tck/2)，则传统的移位寄存器电路100不能执行移位操作。即，当Tck较小时，关于水平开始信号STV的保持裕度仍然不足，因此移位寄存器不能正常地产生输出信号。
此外，因为移位寄存器时钟信号SFT_CK作为包括在已经完成移位操作的移位寄存器中的触发器DF1和DF2的时钟信号CK被连续地提供，所以不执行移位操作移位寄存器连续地锁存相同的数据，引起不必要的电流消耗。具体地讲，由于源极驱动器的移位寄存器电路100仅将一个高电平脉冲移位，因此这成为不必要的电流消耗的重要原因。因为构成移位寄存器电路100的移位寄存器中只有一个执行移位操作，所以电流消耗相对较大。
发明内容
实施例针对具有改进的操作特性的移位寄存器电路以及包括所述移位寄存器电路的用于FPD装置的源极驱动器。
在一个普通方面，提供一种移位寄存器电路，包括：多个移位寄存器，配置为通过根据第一时钟信号和第二时钟信号将输入信号顺序地移位来产生锁存时钟信号，第一时钟信号和第二时钟信号包括比移位寄存器时钟信号长的周期以及彼此不同的相位，其中，所述多个移位寄存器中的奇数移位寄存器配置为由第一时钟信号驱动，其中，偶数移位寄存器配置为由第二时钟信号驱动。
在移位寄存器电路中，第二时钟信号的相位可落后于第一时钟信号的相位。
在移位寄存器电路中，第一时钟信号和第二时钟信号可包括移位寄存器时钟信号的两倍周期。
在移位寄存器电路中，第二时钟信号的相位可落后于第一时钟信号的相位达到移位寄存器时钟信号的一个周期。
在移位寄存器电路中，奇数移位寄存器可配置为，响应于作为输入信号提供的处于高电平的水平开始信号或者前一移位寄存器的输出信号，在第一时钟信号的上升沿执行移位操作；偶数移位寄存器可配置为，响应于处于高电平的前一移位寄存器的输出信号，在第二时钟信号的上升沿执行移位操作。
在移位寄存器电路中，响应于所述多个移位寄存器完成移位操作，前一移位寄存器的输出信号的电平可配置为在产生下一移位寄存器的输出信号之后改变。
在移位寄存器电路中，所述多个移位寄存器可配置为，由下一移位寄存器的输出信号控制，从而仅有一个移位寄存器执行移位操作。
在移位寄存器电路中，每个移位寄存器可包括：时钟控制器，配置为控制第一时钟信号或第二时钟信号；锁存器，配置为响应于从时钟控制器提供的门信号将输入信号移位；输出控制器，配置为控制移位寄存器的输出信号。
在移位寄存器电路中，时钟控制器可包括AND门，所述AND门配置为：接收水平开始信号或前一移位寄存器的输出信号作为一个输入信号；接收第一时钟信号或第二时钟信号作为另一输入信号；产生门信号。
在移位寄存器电路中，所述锁存器可以是动态锁存器，所述动态锁存器配置为：通过输入端提供有电源电压；提供有作为门信号的时钟控制器的输出信号。
在移位寄存器电路中，输出控制器可包括NOR门，所述NOR门配置为：接收前一移位寄存器的输出信号和移位寄存器复位信号；产生动态锁存器的复位信号。
在另一普通方面，提供一种用于平板显示装置的源极驱动器，包括：数据寄存器电路，配置为根据锁存时钟信号锁存将被显示在平板显示装置上的外部数据；移位寄存器电路，配置为根据相位不同的第一时钟信号和第二时钟信号将输入信号移位，并将锁存时钟信号提供给数据寄存器电路。
在源极驱动器中，第一时钟信号和第二时钟信号可包括移位寄存器时钟信号的两倍周期。
在源极驱动器中，第二时钟信号的相位可落后于第一时钟信号的相位达到移位寄存器时钟信号的一个周期。
在源极驱动器中，移位寄存器电路可包括多个移位寄存器，所述多个移位寄存器配置为，通过根据第一时钟信号和第二时钟信号将输入信号顺序地移位来产生锁存时钟信号；第一时钟信号可提供给所述多个移位寄存器中的奇数移位寄存器；包括相位落后于第一时钟信号的相位达到移位寄存器时钟信号的一个周期的第二时钟信号可提供给所述多个移位寄存器中的偶数移位寄存器。
在源极驱动器中，响应于所述多个移位寄存器完成移位操作，前一移位寄存器的输出信号的电平可配置为在产生下一移位寄存器的输出信号之后改变。
在源极驱动器中，移位寄存器可配置为由下一移位寄存器的输出信号控制，从而移位寄存器仅在输入信号的高电平持续时间期间，响应于第一时钟信号或第二时钟信号将输入信号移位。
在源极驱动器中，每个移位寄存器可包括：时钟控制器，配置为控制第一时钟信号或第二时钟信号；锁存器，配置为接收时钟控制器的输出信号作为门信号，并将输入信号移位；输出控制器，配置为控制移位寄存器的输出信号。
在源极驱动器中，时钟控制器可包括AND门，所述AND门配置为：接收水平开始信号或前一移位寄存器的输出信号作为一个输入信号；接收第一时钟信号或第二时钟信号作为另一输入信号；产生门信号。
在源极驱动器中，所述锁存器可以是动态锁存器，所述动态锁存器配置为：通过输入端提供有电源电压；提供有作为门信号的AND门的输出信号。
在源极驱动器中，输出控制器可包括NOR门，所述NOR门配置为：接收前一移位寄存器的输出信号和移位寄存器复位信号；产生动态锁存器的复位信号。
源极驱动器还可包括锁存时钟产生器，所述锁存时钟产生器配置为：接收动态锁存器的输出信号以及第一时钟信号或第二时钟信号；产生锁存时钟信号。
在另一普通方面，提供一种用于移位寄存器电路的方法，包括：使用多个移位寄存器，通过根据第一时钟信号和第二时钟信号将输入信号顺序地移位来产生锁存时钟信号，第一时钟信号和第二时钟信号包括比移位寄存器时钟信号长的周期以及彼此不同的相位，其中，所述多个移位寄存器中的奇数移位寄存器由第一时钟信号驱动，其中，偶数移位寄存器由第二时钟信号驱动。
在所述方法中，第二时钟信号的相位可落后于第一时钟信号的相位。
在所述方法中，第一时钟信号和第二时钟信号可包括移位寄存器时钟信号的两倍周期。
在所述方法中，第二时钟信号的相位可落后于第一时钟信号的相位达到移位寄存器时钟信号的周期。
在所述方法中，奇数移位寄存器可响应于作为输入信号提供的处于高电平的水平开始信号或者前一移位寄存器的输出信号，在第一时钟信号的上升沿执行移位操作；偶数移位寄存器可响应于处于高电平的前一移位寄存器的输出信号，在第二时钟信号的上升沿执行移位操作。
通过以下详细描述、附图和权利要求，其他特点和方面可变得清楚。
附图说明
图1是传统的源极驱动器的结构图。
图2是示出图1的源极驱动器的操作的波形图。
图3是示出图1的源极驱动器的移位寄存器电路的结构图。
图4是示出图3的移位寄存器电路的操作的波形图。
图5是示出图3的移位寄存器的误操作的波形图。
图6是根据实施例的源极驱动器的结构图。
图7是示出图6的源极驱动器的操作的波形图。
图8是示出图6的源极驱动器的移位寄存器电路的结构图。
图9是示出图8的移位寄存器电路的操作的波形图。
图10是解释图8的移位寄存器电路的保持裕度的波形图。
图11是解释图8的移位寄存器电路中的输出控制单元的操作的波形图。
贯穿附图和详细描述，除非另外描述，否则相同的附图标号将被理解为指示相同的元件、特征和结构。为了清楚、说明和方便，可夸大这些元件的相对大小和描写。
具体实施方式
提供以下详细描述以帮助读者全面地理解这里描述的方法、设备和/或***。因此，将这里描述的***、设备和/或方法的各种改变、修改和等同物提供给本领域普通技术人员。描述的处理步骤和/或操作的进行作为示例；然而，步骤和/或操作的顺序不限于这里描述的顺序，可以根据本领域已知的方式被改变，除非步骤和/或操作必须按特定顺序发生。此外，为了增加清楚和简明，可省略已知功能和结构的描述。
图6是根据实施例的用于FPD的源极驱动器的结构图。图7是示出图6的源极驱动器的操作的波形图。
参照图6，源极驱动器可包括移位寄存器电路100a、数据寄存器电路200、保持寄存器电路300、电平转换器电路400、解码器电路500和输出缓冲器电路600。
参照图6和图7，移位寄存器电路100a可配置为根据具有不同相位的第一时钟信号SFT_CK1和第二时钟信号SFT_CK2，将锁存时钟信号F_LAT1至F_LATn产生到数据寄存器电路200的第一锁存器。数据寄存器电路200的第一锁存器可配置为根据锁存时钟信号F_LAT1至F_LATn顺序地存储外部的预定比特的显示数据RGB。
保持寄存器电路300可包括第二锁存器电路，第二锁存器电路配置为响应于负荷信号S_LAT保持存储在数据寄存器电路200中的显示数据RGB，电平转换器电路400可包括电平转换器L/S，电平转换器L/S配置为将存储在保持寄存器电路300中的数据转换为适合于显示板的电平。经电平转换的数据可通过解码器电路500的解码器DEC被解码，并通过给输出缓冲器电路600的缓冲器AMP被提供给显示板。
移位寄存器电路100a可包括多个移位寄存器S/R1a至S/Rna以及多个锁存时钟产生器GA1a至GAna。移位寄存器S/R1a至S/Rna可配置为根据具有不同相位的第一时钟信号SFT_CK1和第二时钟信号SFT_CK2产生输出信号SFT_OUT1至SFT_OUTn。锁存时钟产生器GA1a至GAna可配置为将输出信号SFT_OUT1至SFT_OUTn与第一时钟信号SFT_CK1和第二时钟信号SFT_CK2逻辑地组合，并产生锁存时钟信号F_LAT1至F_LATn。锁存时钟产生器GA1a至GAna中的每个可包括AND门。第一时钟信号SFT_CK1可被提供作为锁存时钟产生器GA1a至GAna的AND门中的奇数AND门的输入信号，第二时钟信号SFT_CK2可被提供作为锁存时钟产生器GA1a至GAna的AND门中的偶数AND门的输入信号。值n可以是偶数。另一方面，可在移位寄存器S/Rna之后设置虚拟移位寄存器S/Rn+1a，该虚拟移位寄存器S/Rn+1a能够根据第一时钟信号SFT_CK1和第二时钟信号SFT_CK2产生输出信号SFT_OUTn+1。
第一时钟信号SFT_CK1和第二时钟信号SFT_CK2可以是具有移位寄存器时钟信号SFT_CK的两倍周期的时钟信号。也就是说，响应于移位寄存器时钟信号SFT_CK的周期Tck，第一时钟信号SFT_CK1和第二时钟信号SFT_CK2的周期可以是2Tck。第一时钟信号SFT_CK1的相位可以领先第二时钟信号SFT_CK2达到Tck。第一时钟信号SFT_CK1可以是在移位寄存器时钟信号SFT_CK的奇数上升沿上升的时钟信号，第二时钟信号SFT_CK2可以是在移位寄存器时钟信号SFT_CK的偶数上升沿上升的时钟信号。
现在将参照图7描述源极驱动器的操作。移位寄存器电路100a可通过奇数移位寄存器S/R1a、S/R3a、...、S/Rn-1a，在第一时钟信号SFT_CK1的上升沿将水平开始信号STV移位，来产生奇数输出信号SFT_OUT1、SFT_OUT3、...、SFT_OUTn-1，并可通过偶数移位寄存器S/R2a、S/R4a、...、S/Rna，在第二时钟信号SFT_CK2的上升沿将水平开始信号STV移位，来产生偶数输出信号SFT_OUT2、SFT_OUT4、...、SFT_OUTn。
奇数AND门GA1a、GA3a、...、GAn-1a可接收奇数输出信号SFT_OUT1、SFT_OUT3、...、SFT_OUTn-1以及第一时钟信号SFT_CK1，并且可产生奇数锁存时钟信号F_LAT1、F_LAT3、...F_LATn-1。偶数AND门GA2a、GA4a、...、GAna可接收偶数输出信号SFT_OUT2、SFT_OUT4、...、SFT_OUTn以及第二时钟信号SFT_CK2，并且可产生偶数锁存时钟信号F_LAT2、F-_LAT4、...F_LATn。
数据寄存器电路200可响应于从移位寄存器电路100a输出的锁存时钟信号F_LAT1至F_LATn，在第一锁存器中顺序地锁存显示数据RGB。保持寄存器电路300可响应于负荷信号S_LAT，在第二锁存器中存储数据寄存器电路200的输出数据。如上所述，存储在保持寄存器电路300中的数据可通过电平移位器电路400、解码器电路500和输出缓冲器电路600被提供给显示板。
图8是示出根据实施例的图6的源极驱动器的移位寄存器电路100a的详细电路图。为了简明，在图8中仅示出图6的移位寄存器S/R1a至S/Rna。
参照图8，移位寄存器S/R1a至S/Rna可分别包括锁存器DL1、DL2、...以及时钟控制器AG1、AG2、...。锁存器DL1、DL2、...可配置为将水平开始信号STV移位。时钟控制器AG1、AG2、...可配置为根据水平开始信号STV或者锁存器DL1、DL2、...的输出信号SFT_OUT1、sft_out2...中的一个以及第一时钟信号SFT_CK1和第二时钟信号SFT_CK2中的一个，控制锁存器DL1、DL2、...的门信号G。
此外，移位寄存器S/R1a至S/Rna可包括输出控制器NR1、NR2、...，并且可保持前一锁存器DL1、DL2、...的输出信号，直到下一锁存器DL2、DL3、...的输出信号被产生，输出控制器NR1、NR2、...配置为接收下一锁存器DL2、DL3、...的输出信号SFT_OUT2、SFT_OUT3、...、SFT_OUTn+1和移位寄存器复位信号SFT_RST。锁存器DL1、DL2、...可包括动态锁存器，动态锁存器分别具有提供有高电平电源电压VDD的输入端和提供有时钟控制器AG1至AGn的输出信号的栅极端。时钟控制器AG1、AG2、...可包括AND门，输出控制器NR1、NR2、...可包括NOR门。
现在将参照图9的波形图来描述移位寄存器S/R1a、S/R2a、...的操作。
首先，响应于施加的具有移位寄存器时钟信号SFT_CK的两倍周期的第一时钟信号SFT_CK1，时钟控制器AG1可接收第一时钟信号SFT_CK1和水平开始信号STV，并且可将门信号G产生到移位寄存器S/R1a的动态锁存器DL1。动态锁存器DL1可响应于从时钟控制器AG1提供的处于高电平的门信号G，产生高电平的输出信号SFT_OUT1。
接下来，可提供接收奇数锁存器DL1、DL3、...的输出信号SFT_OUT1、SFT_OUT3、...以及第二时钟信号SFT_CK2作为输入信号的时钟控制器AG2、AG4、...的输出信号，作为偶数动态锁存器DL2、DL4、...的门信号G。可产生偶数动态锁存器DL2、DL4、...的输出信号SFT_OUT2、SFT_OUT4、...。可施加接收偶数锁存器DL2、DL4、...的输出信号SFT_OUT2、SFT_OUT4、...以及第一时钟信号SFT_CK1作为输入信号的时钟控制器AG3、...的输出信号，作为奇数动态锁存器DL3、...的门信号G。可产生奇数动态锁存器DL3、...的输出信号SFT_OUT3、...。
改进的移位寄存器电路100a可根据具有移位寄存器时钟信号SFT_CK的两倍周期的第一时钟信号SFT_CK1和第二时钟信号SFT_CK2产生输出信号SFT_OUT1、SFT_OUT2、...。因此，如图10的时序图所示，即使水平开始信号STV被延迟了延迟时间“td，stv”并且第一时钟信号SFT_CK1被延迟了延迟时间“td，ck”，关于水平开始信号STV的保持裕度也可以被确保达到(1-Tck)。因此，即使当移位寄存器时钟信号SFT_CK的周期Tck较短或者延迟时间“td，ck”较长时，也可避免误操作。
同时，各个移位寄存器S/R1a、S/R2a、...可配置为，在下一移位寄存器S/R2a、S/R3a、...的输出信号SFT_OUT2、SFT_OUT3、...产生之后，通过输出控制器NR1、NR2、...被复位。输出控制器NR1、NR2、...可通过响应于改变为高电平的下一移位寄存器S/R2a、S/R3a、...的输出信号SFT_OUT2、SFT_OUT3、...或者改变为高电平的移位寄存器复位信号SFT_RST，将复位信号施加到动态锁存器DL1、DL2、...的复位端，来复位动态锁存器DL1、DL2、...。
也就是说，如图5所示，响应于前一移位寄存器的输出在高电平脉冲在下一移位寄存器中被锁存之前变为低电平，在传统的移位寄存器电路100中发生误操作。然而，因为可通过输出控制器NR1、NR2、...保持前一移位寄存器S/R1a、S/R2a、...的输出信号，所以改进的移位寄存器电路100a可防止误操作。
更具体地讲，参照图11的波形图，假定移位寄存器S/R1a、S/R2a、...的动态锁存器DL1、DL2、...的传输延迟为“td，lat”，复位延迟为“td，rst”，则前一移位寄存器S/R2a的输出信号SFT_OUT2可响应于处于高电平状态的第一时钟信号SFT_CK1改变为高电平，然后下一移位寄存器S/R3a的输出信号SFT_OUT3可在延迟时间“td，lat”之后改变为高电平。此外，下一移位寄存器S/R3a的输出信号SFT_OUT3可改变为高电平，然后前一移位寄存器S/R2a的输出信号SFT_OUT2可在延迟时间“td，rst”之后改变为低电平。
同时，因为移位寄存器时钟SFT_CK可被连续地施加到可能实际上不执行移位操作的触发器，所以低电平脉冲可能被连续地锁存，因此导致不必要的电流消耗。然而，在实施例中，因为可通过时钟控制器AG1、AG2、...提供动态锁存器DL1、DL2、...的门信号，所以可将门信号仅提供给可实际上执行移位操作的动态锁存器，因此防止了不必要的电流消耗。
特就是说，响应于处于高电平的水平开始信号STV或者前一动态锁存器DL2、DL4、...的输出信号SFT_OUT2、SFT_OUT4、...，可仅提供第一时钟信号SFT_CK1作为奇数动态锁存器DL1、DL3、...的门信号。因此，动态锁存器DL1、DL3、...中仅有一个可执行移位操作。同样地，响应于处于高电平的前一动态锁存器DL1、DL3、...的输出信号SFT_OUT1、SFT_OUT3、...，可仅提供第二时钟信号SFT_CK2作为偶数动态锁存器DL2、DL4、...的门信号。因此，动态锁存器DL2、DL4、...中仅有一个可执行移位操作。
此外，因为奇数和偶数移位寄存器可通过使用具有移位寄存器时钟信号SFT_CK的两倍周期的第一时钟信号SFT_CK1和第二时钟信号SFT_CK2来执行移位操作，所以可减少移位时钟触发所消耗的电流量。
根据实施例的源极驱动器还可应用于平板显示器面板，诸如液晶显示器(LCD)面板、等离子体显示板(PDP)、有机发光显示器(OLED)面板。
因为可使用单个动态锁存器来实现每个移位寄存器，所以移位寄存器电路和包括移位寄存器电路的源极驱动器可减少电流消耗以及电路大小。
可将奇数移位寄存器和偶数移位寄存器设计为响应于具有移位寄存器时钟信号的两倍周期的两个不同时钟信号将输入信号移位。因此，可精确地执行移位操作以产生锁存时钟信号。此外，因为可使用具有移位寄存器时钟信号的两倍周期的时钟信号来执行移位操作，所以可确保关于水平开始信号的保持裕度，并且可将电流消耗减少达到约50％。
此外，因为前一移位寄存器的输出信号可被保持直到下一移位寄存器的输出信号被产生，所以可解决传统的移位操作自身无法执行的问题。因为可将门信号仅施加到执行高脉冲移位操作的锁存器，所以不会将时钟信号提供给实际上不执行移位操作的触发器。因此，可防止发生不必要的电流消耗。
以上描述了多个示例。然而，应该理解，可进行各种修改。例如，如果以不同的顺序执行描述的技术，和/或如果以不同的方式组合描述的***、架构、装置或电路中的组件，和/或使用其他组件或者其等同物来替换或补充，则可实现适当的结果。因此，其他实施方式落入权利要求的范围。

Claims (27)

1.一种移位寄存器电路，包括：
多个移位寄存器，配置为通过根据第一时钟信号和第二时钟信号将输入信号顺序地移位来产生锁存时钟信号，第一时钟信号和第二时钟信号包括比移位寄存器时钟信号长的周期以及彼此不同的相位，
其中，所述多个移位寄存器中的奇数移位寄存器配置为由第一时钟信号驱动，偶数移位寄存器配置为由第二时钟信号驱动。
2.如权利要求1所述的移位寄存器电路，其中，第二时钟信号的相位落后于第一时钟信号的相位。
3.如权利要求1所述的移位寄存器电路，其中，第一时钟信号和第二时钟信号包括移位寄存器时钟信号的两倍周期。
4.如权利要求3所述的移位寄存器电路，其中，第二时钟信号的相位落后于第一时钟信号的相位达到移位寄存器时钟信号的一个周期。
5.如权利要求1所述的移位寄存器电路，其中，
奇数移位寄存器配置为，响应于作为输入信号提供的处于高电平的水平开始信号或者前一移位寄存器的输出信号，在第一时钟信号的上升沿执行移位操作；
偶数移位寄存器配置为，响应于处于高电平的前一移位寄存器的输出信号，在第二时钟信号的上升沿执行移位操作。
6.如权利要求1所述的移位寄存器电路，其中，响应于所述多个移位寄存器完成移位操作，前一移位寄存器的输出信号的电平配置为在产生下一移位寄存器的输出信号之后改变。
7.如权利要求1所述的移位寄存器电路，其中，所述多个移位寄存器配置为，由下一移位寄存器的输出信号控制，从而仅有一个移位寄存器执行移位操作。
8.如权利要求1所述的移位寄存器电路，其中，每个移位寄存器包括：
时钟控制器，配置为控制第一时钟信号或第二时钟信号；
锁存器，配置为响应于从时钟控制器提供的门信号将输入信号移位；
输出控制器，配置为控制移位寄存器的输出信号。
9.如权利要求8所述的移位寄存器电路，其中，时钟控制器包括AND门，所述AND门配置为：
接收水平开始信号或前一移位寄存器的输出信号作为一个输入信号；
接收第一时钟信号或第二时钟信号作为另一输入信号；
产生门信号。
10.如权利要求9所述的移位寄存器电路，其中，所述锁存器是动态锁存器，所述动态锁存器配置为：
通过输入端提供有电源电压；
提供有作为门信号的时钟控制器的输出信号。
11.如权利要求10所述的移位寄存器电路，其中，输出控制器包括NOR门，所述NOR门配置为：
接收前一移位寄存器的输出信号和移位寄存器复位信号；
产生动态锁存器的复位信号。
12.一种用于平板显示装置的源极驱动器，包括：
数据寄存器电路，配置为根据锁存时钟信号锁存将被显示在平板显示装置上的外部数据；
移位寄存器电路，配置为根据相位不同的第一时钟信号和第二时钟信号将输入信号移位，并将锁存时钟信号提供给数据寄存器电路。
13.如权利要求12所述的源极驱动器，其中，第一时钟信号和第二时钟信号包括移位寄存器时钟信号的两倍周期。
14.如权利要求12所述的源极驱动器，其中，第二时钟信号的相位落后于第一时钟信号的相位达到移位寄存器时钟信号的一个周期。
15.如权利要求12所述的源极驱动器，其中，
移位寄存器电路包括多个移位寄存器，所述多个移位寄存器配置为，通过根据第一时钟信号和第二时钟信号将输入信号顺序地移位来产生锁存时钟信号；
第一时钟信号提供给所述多个移位寄存器中的奇数移位寄存器；
包括相位落后于第一时钟信号的相位达到移位寄存器时钟信号的一个周期的第二时钟信号提供给所述多个移位寄存器中的偶数移位寄存器。
16.如权利要求15所述的源极驱动器，其中，响应于所述多个移位寄存器完成移位操作，前一移位寄存器的输出信号的电平配置为在产生下一移位寄存器的输出信号之后改变。
17.如权利要求15所述的源极驱动器，其中，移位寄存器配置为由下一移位寄存器的输出信号控制，从而移位寄存器仅在输入信号的高电平持续时间期间，响应于第一时钟信号或第二时钟信号将输入信号移位。
18.如权利要求15所述的源极驱动器，其中，每个移位寄存器包括：
时钟控制器，配置为控制第一时钟信号或第二时钟信号；
锁存器，配置为接收时钟控制器的输出信号作为门信号，并将输入信号移位；
输出控制器，配置为控制移位寄存器的输出信号。
19.如权利要求18所述的源极驱动器，其中，时钟控制器包括AND门，所述AND门配置为：
接收水平开始信号或前一移位寄存器的输出信号作为一个输入信号；
接收第一时钟信号或第二时钟信号作为另一输入信号；
产生门信号。
20.如权利要求19所述的源极驱动器，其中，所述锁存器是动态锁存器，所述动态锁存器配置为：
通过输入端提供有电源电压；
提供有作为门信号的AND门的输出信号。
21.如权利要求20所述的源极驱动器，其中，输出控制器包括NOR门，所述NOR门配置为：
接收前一移位寄存器的输出信号和移位寄存器复位信号；
产生动态锁存器的复位信号。
22.如权利要求21所述的源极驱动器，还包括锁存时钟产生器，所述锁存时钟产生器配置为：
接收动态锁存器的输出信号以及第一时钟信号或第二时钟信号；
产生锁存时钟信号。
23.一种用于移位寄存器电路的方法，包括：
使用多个移位寄存器，通过根据第一时钟信号和第二时钟信号将输入信号顺序地移位来产生锁存时钟信号，第一时钟信号和第二时钟信号包括比移位寄存器时钟信号长的周期以及彼此不同的相位，
其中，所述多个移位寄存器中的奇数移位寄存器由第一时钟信号驱动，偶数移位寄存器由第二时钟信号驱动。
24.如权利要求23所述的方法，其中，第二时钟信号的相位落后于第一时钟信号的相位。
25.如权利要求23所述的方法，其中，第一时钟信号和第二时钟信号包括移位寄存器时钟信号的两倍周期。
26.如权利要求25所述方法，其中，第二时钟信号的相位落后于第一时钟信号的相位达到移位寄存器时钟信号的一个周期。
27.如权利要求23所述的方法，其中，
奇数移位寄存器响应于作为输入信号提供的处于高电平的水平开始信号或者前一移位寄存器的输出信号，在第一时钟信号的上升沿执行移位操作；
偶数移位寄存器响应于处于高电平的前一移位寄存器的输出信号，在第二时钟信号的上升沿执行移位操作。
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