CN102148244A - 半导体装置及其制造方法 - Google Patents

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Abstract

本发明提供一种半导体装置及其制造方法，该半导体装置能够得到沟道的高迁移率，并且，能够可靠地得到纵向耐压及栅电极端部的耐压这两方的耐压性能。该半导体装置的特征在于，在包含n型漂移层及位于该n型漂移层上的p型层的GaN基层叠体上设置有开口部，具备以覆盖开口部的方式设置的包含沟道的再生长层以及沿再生长层位于该再生长层上的栅电极，开口部到达n型漂移层，栅电极的端部以从平面上来看不具有从p型层超出的部分的方式设置。

Description

半导体装置及其制造方法
技术领域
本发明涉及一种用于大功率开关的耐压性能优良的纵型(縦型)半导体装置及其制造方法。
背景技术
在大电流用的开关元件中，追求高的逆方向耐压和低接通电阻。使用III族氮化物半导体的场效应晶体管(FET：Field Effect Transistor)，由于带隙较大，所以在高耐压、高温动作等方面优良。特别是使用了GaN基(GaN系)半导体的纵型晶体管作为大功率控制用晶体管备受关注。例如提出有如下的纵型GaN基FET：通过在GaN基半导体上设置开口部，在该开口部的侧面设置包含二维电子气体(2DEG：2Dimensional Electron Gas)的沟道的再生长层，从而提高迁移率并降低接通电阻(专利文献1)。
专利文献1：日本特开2006-286942号公报
根据上述的纵型FET，可以得到沟道的高迁移率，同时，由于为npn构造，所以也可以确保纵向的耐压性能(耐圧性能)。但是，对于栅电极端也必须要确保高耐压性能。
发明内容
本发明的目的在于，提供一种半导体装置及其制造方法，该半导体装置能够得到沟道的高迁移率，同时，能够可靠地得到纵向耐压及栅电极端部的耐压这两方的耐压性能。
本发明提供一种半导体装置，其形成于包含n型漂移层及位于该n型漂移层上的p型层的GaN基层叠体(GaN系積層体)。该半导体装置中，在GaN基层叠体上设置有开口部，其特征在于，具备：以覆盖开口部的方式设置的包含沟道的再生长层；沿再生长层位于该再生长层上的栅电极；位于GaN基层叠体上并与再生长层接触的源电极；和以夹着该源电极和n型漂移层的方式设置的漏电极。再生长层包含电子渡越层及电子供给层，沟道为在所述电子渡越层的与所述电子供给层的界面上形成的二维电子气体。而且开口部到达n型漂移层，栅电极的端部以从平面上来看不具有从p型层超出的部分的方式设置。
根据所述的构成，如果从栅电极整体来看，则存在覆盖构成开口部的底面的n型漂移层的、且从平面来看从p型层超出的部分。但是，对于栅电极的端部，从平面来看不具有从p型层超出的部分。在栅电极的端部，因表面能级、再生长界面的杂质引起的固定电荷或界面能级等而容易产生电场集中。因此，栅电极的端部与非端部(内侧的部分)相比耐压性能变得不稳定。在该半导体装置中，在源电极和漏电极之间沿纵向施加电压而流过电流。由于对栅电极施加控制信号电压(0～+10V)，所以在栅电极和漏电极之间也会产生高电位差。因此，栅电极端部上的耐压性能的不稳定性成为该半导体装置的耐压性能劣化的原因。但是，如上所述，栅电极的终端位于n型漂移层上的p型层上。因此，p型层作为护圈构造起作用，可以对栅电极的端部确保高耐压性能。结果，确保了该半导体装置的耐压性能。
所述GaN基层叠体在GaN的规定结晶面上进行外延生长，但其基底的GaN可以为GaN基板，或也可以为支承基体上的GaN膜。而且，也可以在GaN基层叠体的生长时形成于GaN基板等上，在其后的工序中，除去GaN基板等的规定厚度部分，在产品的状态下只残留薄的GaN层基底。该薄的基底的GaN层可以为导电性，也可以为非导电性，漏电极可以根据制造工序及产品的构造而定，但可以设置在薄的GaN层的表面或背面。
在GaN基板或支承基体残留于产品的情况下，该支承基体或基板可以为导电性，也可以为非导电性。在为导电性的情况下，漏电极可以直接设置于该支承基体或基板的背面(下)或表面(上)。另外，在非导电性的情况下，可以在非导电性基板上、即位于所述半导体层中的下层侧的导电层上设置漏电极。
可以采用下述构成：所述GaN基层叠体包含位于p型层上的n型表层，开口部为上宽形状，并贯通p型层及n型表层，再生长层以覆盖在在开口部露出的n型漂移层及p型层/n型表层的端面的方式一直设置到n型表层上，栅电极一直载置到n型表层上的再生长层上，源电极位于n型表层上。
由此，再生长层以覆盖n型表层/p型层的端面、及底部的n型漂移层的方式进行配置。因此，沟道沿开口部的壁面形成，能够在纵向(厚度方向)经由n型漂移层，以高迁移率且低接通电阻流过大电流。该构造简单，制造也容易。每单位面积的电流根据GaN基层叠体的单位面积的开口部的周长、即开口部的周长密度决定，可以与该周长密度成比例地大幅度流过每单位面积的电流。而且，由于栅电极的终端在p型层上，因此，在栅电极的端部也可以得到高耐压性能。
可以采用下述构成：为形成于GaN基半导体层的范围内的一个芯片，设置有多个开口部，对每个开口部设置的栅电极，在一个芯片上与一个栅极焊盘、或设置在各个区域的多个栅极焊盘中的任一个导电连接，包含该一个或多个栅极焊盘的栅电极从平面上来看其终端不在从p型层超出的位置上。
由此，在芯片上，包含栅极焊盘的栅电极其任一部分的端部均在p型层上终止。结果，在芯片上，能够消除栅电极的端部的耐压性能的不稳定性，保持高耐压性能。
另外，在该芯片上，由于在GaN基半导体层的范围内形成，所以没有p型层的部分限制在到达n型漂移层的开口部的底部的部分。因此，只要所述栅电极以其端部不在开口部上交叉的方式终止即可。换言之，只要所述栅电极覆盖(堵塞)在开口部的全部区域上即可。由于栅电极控制开口部的壁面上的再生长层内的沟道，所以需要与开口部的壁面重叠。为了使栅电极在开口部的壁面上重叠同时不使其端部在开口部的底部上交叉，栅电极堵塞(覆盖)开口部上的全部区域的方式可以说是能够不使栅电极的端部从p型层超出的非常简单的构造。
可以采用下述构成：以覆盖栅电极的方式设置层间绝缘膜，源电极通过设置于该层间绝缘膜中的通孔与该层间绝缘膜上的导电层连接。由此，由于源电极的配线和栅电极的配线能够互不干涉地立体交叉，因此能够缩小用于这些配线的空间，因此，能够较密地配置开口部而增大每单位面积的电流。另外，由于没有引绕配线，所以可以降低源电极及栅电极的电阻。由此，可以得到低的接通电阻及高迁移率。
可以采用下述构成：p型层和源电极通过导电部进行连接。由此，可以将p型层的电位设定为源电极的电位，其结果，可以进一步提高护圈的效果。
可以使开口部以蜂窝状或垄状设置。由此，由于可以增大每单位面积的开口部的周长，所以容易流过大电流。
可以是，在再生长层和栅电极之间具备以被覆再生长层的方式设置的覆盖层，为了提高再生长层的沟道层的最低能量，该覆盖层为通过压电效应对再生长层施加电场的层或p型层。由此，能够使该半导体装置更进一步可靠地成为常关(ノ一マリ一オフ)状态。在作为大电流用的开关元件使用的情况下，形成常关状态是重要的。
栅极电压的阈值电压定义为漏极电流根据半导体装置的大小而成为不同的下限电流值、在此例如为4×10-8A以下时的电压。常关状态是指所述阈值电压为正的FET。更微观地说，常关状态通过在对栅极施加阈值电压的状态下使沟道的最低能量比费米能量充分高来实现。
(C1)将覆盖层设为压电效应表现层的情况：
在所述GaN基半导体的再生长层内，(电子渡越层/电子供给层)例如由(GaN层/AlGaN层)等构成，但在GaN/AlGaN异质结中，通过自发极化及压电极化而产生内部电场，在异质结内产生高密度的表面载流子。因此，该表面载流子引起的内部电场朝向降低沟道的最低能量的方向，难以实现常关状态。在AlGaN的晶格常数比GaN的晶格常数大的情况下，产生这样的阻碍常关状态的方向的压电电场(内部电场)。即，所述沟道中，在电子供给层AlGaN/电子渡越层GaN的组合中存在特有的阻碍常关状态的原因。但是，可通过所述覆盖层产生消除所述内部电场的朝向的压电电场，可以通过提高沟道的最低能量而消除表面载流子。
所述压电效应通过使具有比再生长层的最上层AlGaN小的晶格常数的半导体层进行外延生长而使畸变分布来体现，产生提高沟道的最低能量的朝向的电场。作为这样的半导体层，有InGaN、GaN、AlGaN、AlInGaN等。通过所述朝向的电场施加到再生长层的沟道，沟道的最低能量上升而变得比费米能量充分地高，在栅极电压零的状态下，二维电子气体浓度非常低，漏极电流变为不足所述临界电流值。即，可以可靠地实现常关状态。
(C2)由p型层构成覆盖层的情况：
即使将覆盖层作为p型层，二维电子气体的最低能量也会上升而比费米能量充分地高。形成这种覆盖层的p型层可以向再生长层外延生长，也可以不外延生长。例如，可以使用p型GaN基半导体等。另外，p型层也可以不是半导体。自不必说，通过由该p型层构成的覆盖层的***，可以更加可靠地提高栅电极的耐压性能。
可以为下述构成：GaN基层叠体形成于主面为{0001}面的GaN基基板上，露出在GaN基层叠体的开口部的端面包含{1-10n}面，其中n为任意的常数，包含0及无穷大。在此，对于常数n，需要注意的是包含零及无穷大，但无需包含对应于全部常数的面。即，边界面表示的是将m面{1-100}包含于主体，可以只包含多个等价的m面，另外，也可以包含规定的面。作为规定的面，例如可以为c面{0001}等。
GaN等的{1-100}面为无极性面。因此，例如，在将GaN作为电子渡越层，将AlGaN作为电子供给层而在开口部的表面上进行再生长的情况下，在{1-100}面上的AlGaN/GaN异质界面上不会产生压电电荷等极化电荷。因此，通过在所述覆盖层的作用的基础上，将边界面的较多区域设为{1-100}面，在半导体装置中容易实现常关状态。微观地看，开口部的侧面向深度方向阶梯状地倾斜，在该阶梯的表面上露出等价的多个m面、或所述另外的面。由此，可以自由地设定开口部的侧面的角度。即，可以自由地设定开口部的深度。
本发明提供一种半导体装置的制造方法，所述半导体装置使用GaN基层叠体。该制造方法的特征在于，包括：形成包含n型漂移层和位于该n型漂移层上的p型层的GaN基层叠体的工序；通过蚀刻而在GaN基半层叠体上设置到达n型漂移层的开口部的工序；以覆盖GaN基层叠体的开口部的方式形成包含沟道的再生长层的工序；以及在再生长层上形成栅电极的工序，在栅电极的形成工序中，该栅电极的端部以从平面上来看不具有从所述p型层超出的部分的方式形成。通过该制造方法，可以以简单的构造制作高耐压性能、低接通电阻的大电流用纵型FET(Field  Effect Transistor)。
根据本发明能够得到一种半导体装置，其可以得到沟道的高迁移率及低接通电阻，并且能够可靠地得到纵向耐压及栅电极端部的耐压这两方的耐压性能。
附图说明
图1表示本发明实施方式1的纵型GaN基FET，是沿图3的I-I线的剖面图；
图2是以被覆开口部的底面及壁面的方式而形成的再生长层的局部放大图；
图3是形成有图1的半导体装置的芯片的角部的俯视图；
图4是表示源电极的配线***的图；
图5是构成开口部的壁面的n型GaN表层的端面的剖面放大图；
图6中，图6(a)及(b)是表示图1的纵型GaN基FET的制造方法的图；(a)是表示在GaN基板上形成直到覆盖层的外延层叠体的状态的图；(b)是表示为了设置开口部而形成抗蚀剂图形的状态的图；
图7中，(a)是表示通过蚀刻而设置开口部的状态的图；(b)是表示除去抗蚀剂图形并进一步蚀刻开口部的状态的图；
图8中，(a)是表示在开口部的表面上再生长，接着在形成源电极后形成被覆源电极的抗蚀剂图形的状态的图；(b)是表示在形成包含栅电极的栅极结构体后除去抗蚀剂图形的状态的图；
图9中，(a)是表示堆积了层间绝缘膜的状态的图；(b)是表示在源电极上的层间绝缘膜上开设通孔，形成与源电极导电连接的源极导电层的状态的图；
图10是实施方式1的变形例，是表示作为本发明的实施例的GaN基纵型FET的剖面图；
图11是图10的GaN基纵型FET的芯片的角部的俯视图；
图12是表示本发明实施方式2的纵型GaN基FET的剖面图；
图13是表示本发明实施方式3的纵型GaN基FET的图；
图14是在图13的纵型GaN基FET中通过覆盖层产生自发极化而产生压电电场时的能量带图；
图15中，图15的(a)及(b)是表示本发明的实施方式4的纵型GaN基FET的图；(a)是俯视图；(b)是沿(a)的XVB-XVB线的剖面图。
符号说明
1GaN基板、2缓冲层、4n型GaN漂移层、5开口部、5b开口部的底面、5w开口部的壁面、6p型GaN阻挡层、6s导电部、8n型GaN表层、10纵型GaNFET、11栅电极、11e栅电极的端部、12栅极配线、13栅极焊盘、15GaN基半导体层、22GaN电子渡越层、26AlGaN电子供给层、27再生长层、28覆盖层(压电电场产生层、p型层)、31源电极、32层间绝缘膜、32h层间绝缘膜的通孔、33源极导电层、39漏电极、M1抗蚀剂图形。
具体实施方式
(实施方式1)
图1是本发明实施方式1的GaN基纵型FET10的剖面图。另外，图2是以被覆开口部5的底面5b及壁面5h的方式形成的再生长层27的局部放大图。而且，图3是形成该半导体装置的芯片的俯视图，表示图1的剖面图位于整体中的哪一部分。
该纵型FET10由GaN基板1(或在导电性支承基体上具有进行欧姆接触的GaN层的基板1)、GaN基层叠体15、开口部5、再生长层27、再生长层27上的栅电极11、源电极3及漏电极39构成。包含p型层6的GaN基层叠体15在图3中只表示出角部的芯片10的整个区域上形成。GaN基半导体层15的表层部上形成有开口部5。另外，沿GaN基层叠体15的开口部5的5h壁面形成有再生长层27。源电极31可以形成在n型GaN表层8上的规定位置，或也可以在与再生长层27接触的状态下形成。栅电极11形成在沿袭开口部5的形状的凹部内。
图1所示的GaN基层叠体15没有在GaN基板1和n型漂移层4之间***缓冲层，但也可以***缓冲层，其后，在对制造法进行说明时，对***缓冲层的例子进行说明。如上所述，GaN基层叠体15为在GaN的规定结晶面上进行外延生长而得到，但其基底的GaN可以为GaN基板，或也可以为支承基体上的GaN膜。而且，也可以在GaN基层叠体的生长时将其在GaN基板等上形成，在其后的工序中，除去GaN基板等的规定厚度部分，从而在产品的状态下只残留薄的GaN层基底。该薄的基底的GaN层可以为导电性，也可以为非导电性，漏电极根据制造工序及产品的构造而定，可设置在薄的GaN层的表面或背面。
在GaN基板或支承基体等残留于产品的情况下，该支承基体或基板可以为导电性，也可以为非导电性。在导电性的情况下，漏电极可以直接设置在该支承基体或基板的背面(下)或表面(上)。另外，在非导电性的情况下，可以在非导电性基板上、即位于上述半导体层中的下层侧的导电层上设置漏电极39。如图1所示的GaN基板1可以理解为上述那样的包含GaN的广泛范围的种类的基板的意思。
在该纵型FET10中，电子从源电极31经过再生长层27中的GaN电子渡越层22，并经过n型GaN漂移层4、GaN基板1而向漏电极39并沿纵向(厚度方向)流动(参照图2)。由于沿纵向(厚度方向)流过电流，因此具有以低的接通电阻使大电流流过的特征。
GaN基半导体层15，在GaN基板1上从下顺次具有(n型GaN漂移层4/p型GaN缓冲层6/n型GaN表层8)的层叠构造。p型GaN缓冲层6在本实施方式中，通过在各个开口部5以包围该开口部5的方式配置的导电部6s而与源电极31导电连接。从上述说明可知，开口部5通过除去构成上述p型层的p型GaN缓冲层6的一部分而形成。另外，开口部5以底面5b到达n型GaN漂移层4但并不贯通的方式形成。通过将p型GaN缓冲层6配置在开口部5的周围，可以通过背栅效应而改善夹断特性。如果代替p型GaN缓冲层6而使用p型AlGaN层，则可以进一步加大带隙，可以改善纵型FET10的夹断特性。
构成上述p型层的p型缓冲层6无论是GaN层还是AlGaN层，均通过背栅效应而有助于常关状态的实现。另外，如后面详述的那样，通过使栅电极11等栅极结构体在上述p型缓冲层6上终止，可以消除栅电极11等的耐压性能的不稳定化。
<本实施方式的特征>
在本实施方式中，在如下方面具有特征。即，由栅极配线12、栅极焊盘13及栅电极11构成的栅极结构体从平面上来看，其终端在p型层6上。换言之，上述栅极结构体的端部无论哪个端部的部分都不位于从p型层6超出的区域。由此，提高栅电极端部的耐压性能，并得到沟道的高迁移率，且可以可靠地确保包含纵向耐压的芯片10整体的耐压性能。而且，p型GaN缓冲层6通过在各个开口部5以包围该开口部5的方式进行配置的导电部6s，而与源电极31导电连接。进行该源极接地的p型GaN缓冲层6可以更稳定地发挥护圈效果，并可以使栅电极端部的耐压性能更稳定。
在本实施方式中，具体来说，半导体装置10具有下述构造，从而使栅极结构体从平面上来看其终端能够在p型层6上。
(K1)将p型层6在芯片整体上进行配置。由于GaN基层叠体15形成于晶片整体上，并进行单片化而形成1个芯片，所以可以自然地将p型层6配置于芯片整体上。
(K2)栅电极11、栅极配线12、栅极焊盘13从平面上来看，与开口部5、或某些p型层6的去除部分(假定具有那样的部分)不是不完全地重叠。所谓不是不完全地重叠是指下述含义：从平面来看，在与开口部5等交叉的情况下，丝毫不留地完全覆盖开口部5。
在除开口部5以外没有某些p型层6的去除部分的情况下，该(K2)中，栅电极11一直载置到全部的开口部5的周缘的n型表层8上的再生长层27上，从而可靠地实现。即，栅电极11的内侧部(非端部)完全覆盖(堵塞)全部开口部5，由此，栅电极11的端部11e、栅极配线12的端部、及栅极焊盘13的端部均不位于从p型层6的区域超出的部分。
但是，如果除开口部5以外还存在没有p型层6的部分，则在该部分需要避开栅极结构体交叉的构造，或在交叉的构造的情况下，需要由栅极结构体的非端部完全地进行覆盖。
如图3所示，将开口部5及栅电极11设为六边形，避开栅极配线12，同时，将其周围基本上由源电极31覆盖，通过细密填充(蜂窝构造)，使每单位面积的栅电极周长变长，即可以降低接通电阻。电流以源电极31→再生长层27→n型漂移层4→漏电极39的路径流动。为了使源电极31及其配线、栅电极11、栅极配线12及栅极焊盘13构成的栅极结构体相互之间不干涉，源极配线设置在层间绝缘膜32上(参照图4)。如图4所示，在层间绝缘膜32上设置有通孔32h，包含插头导电部的源电极31与层间绝缘膜32上的源极导电层33导电连接。通过这种构造，包含源电极31的源极结构体可以具有适用于大功率用元件的低电阻及高迁移率。
<开口部5的壁面5w>
接着，图5表示构成开口部5的壁面5w的n型GaN表层8的端面的剖面放大图。如图5所示，开口部5的壁面5w为多个几乎与基板面垂直的面S1、和以填充各面S1之间的方式而形成的倾斜的面S3在开口部5的壁面5w的倾斜方向(倾斜角度θ)上混合而形成。
在纵型FET10中，在主面为{0001}面的GaN基板1的情况下，将六方晶的GaN层、及AlGaN层在以{0001}面(下面，称为C面)作为生长面的情况下进行外延生长。因此，n型GaN表层8的垂直的面S1成为{1-100}面(以下称为m面)。m面为与C面不同的无极性面。因此，通过将m面设为生长面，使GaN电子渡越层22、AlGaN电子供给层26进行再生长，压电电荷等极化电荷不会在AlGaN26/GaN22的异质界面上产生。因此，不会产生使沟道的最低能量降低的方向的电场。因此，在纵型FET10中，有助于常关状态的实现。
图5的开口部28的侧面的倾斜角θ越接近90度，侧面的面S1所占的比例越高。因此，为了在纵型FET10中实现常关状态，优选倾斜角θ接近90度，例如可以设定为60度以上。
<p型缓冲层6>
构成p型层的p型GaN缓冲层6如上所述，可以防止栅电极11等栅极结构体的端部的耐压性能的不稳定化。通过与源电极31导电连接，可以进一步提高该栅电极11的耐压性能的稳定性。而且，p型缓冲层6通过背栅效应，可以将阈值电压转移到正方向，可以有助于常关状态的实现。对p型GaN缓冲层6的开口部28的侧面，也如图5所示，与n型GaN表层8相同，产生m面并包含无极性面。
<再生长层27>
再生长层27中，可以在GaN电子渡越层22和电子供给层26之间什么也不含有，但也可以在两者之间配置AlN中间层。在此，在GaN电子渡越层22中不添加杂质。另一方面，在AlGaN电子供给层26中添加有杂质。另外，AlGaN电子供给层26具有比GaN电子渡越层22大的带隙。由此，通过在GaN电子渡越层22的与AlGaN电子供给层26的界面上形成二维电子气体，可以进一步降低接通电阻。在设置AlN中间层的情况下，AlN中间层抑制GaN电子渡越层22和AlGaN电子供给层26之间的界面上的电子的散射。由此，可以提高再生长层27中的电子的迁移率。而且，可以减低纵型FET10的接通电阻。
电子渡越层22及电子供给层26作为GaN基半导体，通过附带电子供给层26的带隙能量比电子渡越层22大的条件，可以使用例如由GaN、AlN或InN中的至少一个构成的结晶或混晶。由此，可以确保高迁移率。特别是通过对GaN电子渡越层22使用GaN或InGaN，对电子供给层26使用AlGaN，可以确保高迁移率。
<制造方法>
接着，对本实施方式的半导体装置10的制造方法进行说明。首先，如图6(a)所示，在上述含义的GaN基板1上外延生长缓冲层2/n型GaN漂移层4/p型GaN缓冲层6/n型GaN表层8这样的GaN基层叠体15。这些层的形成例如使用MOCVD(有机金属化学气相生长)法。或可以不使用MOCVD法而使用MBE(分子束外延)法。由此，可以形成结晶性良好的GaN基半导体层。另外，各层的膜厚、载流子浓度、Al混晶比如下所述。
缓冲层2：厚度0.5μm、载流子浓度1.0×1017cm-3、
n型GaN漂移层4：厚度5.0μm、载流子浓度5.0×1015cm-3
p型GaN缓冲层6：厚度0.5μm、载流子浓度7.0×1017cm-3
n型GaN表层8：厚度0.3μm、载流子浓度2.0×1018cm-3
接着，如图6(b)所示，使用通常的曝光技术，在n型GaN表层8上的规定区域形成抗蚀剂掩模图形M1。在此，形成的抗蚀剂掩模图形M1其平面形状为六边形、截面形状为梯形(台型)。
其后，如图7(a)所示，通过使用了利用电感耦合等离子体(Inductivity Coupled Plasma)生成的高密度等离子体的RIE(Reactive Ion Etching：反应性离子蚀刻)，对n型GaN表层8、p型GaN缓冲层6、及n型GaN漂移层4的一部分进行蚀刻，形成开口部5。由此，n型GaN表层8、p型GaN缓冲层6、及n型GaN漂移层4的端面在开口部5露出，构成开口部的壁面5w。在该时刻，在开口部5的侧面遍及深度数nm(1nm～20nm程度)产生蚀刻损伤。另外，开口部5的壁面5w成为相对于基板表面约10°～90°的倾斜面。该倾斜面的相对于基板表面的角度可以通过在RIE法中使用的氯气的气压及与其它气体之间的流量比进行控制。在RIE结束时，进行有机清洗，通过灰化等，除去抗蚀剂掩模M1。
接着，将TMAH(四甲基氢氧化铵)水溶液作为蚀刻液使用，对开口部边界面进行各向异性湿法蚀刻(80℃、数分钟～数小时)。通过各向异性湿法蚀刻，通过使用高密度等离子体的RIE除去在开口部边界面上产生的蚀刻损伤。同时，使n型GaN表层8、p型GaN缓冲层6的m面向各自的端面的一部分露出。
蚀刻损伤的深度根据RIE的处理条件而不同。另外，m面相对于开口部5的壁面5w的比例根据制造的纵型FET10的规格而不同。因此，考虑这些条件，各向异性蚀刻可以除去蚀刻损伤，且以得到预定的特别规定这样的蚀刻条件进行即可。另外，用于进行各向异性湿法蚀刻的蚀刻液不限定于TMAH水溶液。作为蚀刻液，对应于基板的材质而使用适当的蚀刻液即可。
图7(b)的状态下的俯视图与从图3的状态除去再生长层27及栅电极11的图基本类似。开口部5的平面形状为六边形。开口部5的壁面5w通过n型GaN表层8及p型GaN缓冲层6的端面构成。另外，开口部5的底面5b由n型GaN漂移层4构成。
接着，沿开口部28的侧面形成构成再生长层27的GaN电子渡越层22及AlGaN电子供给层26(参照图8)。可以在GaN电子渡越层22和AlGaN电子供给层26之间***AlN中间层。在再生长层27的生长中，首先使用MOCVD形成不添加杂质的GaN电子渡越层22。MOCVD中的生长温度设定为1020℃。在***AlN中间层的情况下，其后，将生长温度设定为1080℃，并形成AlN中间层及AlGaN电子供给层26。由此，沿开口部28的表面，形成由电子渡越层22、AlN中间层、电子供给层26构成的再生长层27。另外，举出一例，形成的GaN电子渡越层22、AlN中间层、及AlGaN电子供给层26的厚度分别为100nm、1nm、24nm，AlGaN电子供给层26的Al组成比为25％。
再生长中，为了避免开口部5的壁面5w上的生长速度的降低，优选以比GaN基半导体层15的生长温度低的温度且以高V/III比形成。而且，在为了从电子渡越层22的形成开始形成中间层及电子供给层26而使生长温度上升时，为降低对结晶表面的损伤，优选在短时间内进行升温。例如，优选在20分钟以下的时间内进行升温。另外，可以不使用MOCVD法而使用MBE法。
其后，与开口部28的形成法同样，使用抗蚀剂形成导电部6s的图形，将该抗蚀剂图形作为掩模而通过干法蚀刻在p型GaN层6内设置通孔。而且，在除去该抗蚀剂图形之后，重新形成抗蚀剂图形，并通过蒸镀法使电极金属成膜，并通过剥离法形成导电部6s(参照图8(a))。其后，为了能够与p型GaN层进行欧姆接触而进行合金化退火。导电部6s从平面上看仿照源电极，除去栅极配线12的部分，大致沿着环状六边形。
接着，形成源电极31。在源电极31的形成中，首先，使用通常的曝光技术，形成在包含导电部6s的顶面的源电极31的位置具有开口部的抗蚀剂掩模图形。接着，在导电部6s及再生长层27的面上形成Ti/Al膜的源电极31(参照图8(b))。其后，在氮气氛中，在800℃的温度下进行30秒的热处理。该热处理也可以省略，而由后述的漏电极形成工序中的热处理代替。通过该热处理，在Ti/Al膜和n型GaN表层8的界面上形成合金层。结果，可以形成具有欧姆接触电阻为0.4Ωmm程度的良好的欧姆接触的源电极31。作为源电极31，除Ti/Al之外，为与再生长层27进行欧姆接触的金属即可。另外，作为源电极S，在蒸镀Ti/Al之前，优选通过基于使用氯系气体的RIE法的蚀刻，除去AlGaN电子供给层26及AlN中间层。在该情况下，没有由中间层引起的电子的载流子，可以将欧姆接触的电阻降低为0.2Ωmm。
在漏电极39的形成中，首先用光致抗蚀剂保护晶片表面。在GaN基板1的背面使用蒸镀法形成Ti/Al膜。将晶片表面的光致抗蚀剂通过氧灰化而除去。在850℃的温度下进行30秒钟的热处理，使具有GaN层的基板1和漏电极39的金属形成合金，使GaN基板1和漏电极39进行欧姆接触(参照图8(b))。
在栅电极11的形成中，首先，使用通常的曝光技术，形成具有规定的开口部的光致抗蚀剂。接着，使用蒸镀法及剥离法，沿形成于开口部5的再生长层27形成Ni/Au膜(参照图8(b))。如图3所示的栅极配线12及栅极焊盘13也在此时同时形成即可。另外，作为栅电极11，除Ni/Au膜以外，例如也可以为Pt/Au、Pd/Au及Mo/Au等与GaN基半导体形成肖特基结的金属。另外，在形成栅电极11之前，例如可以使用CVD法、溅射法，将硅膜的绝缘膜(未图示)沿开口部5内的再生长层27形成10nm。由此，也可以形成具有MIS-HFET构造的纵型FET。作为绝缘膜，除氧化硅膜以外，还可以使用氮化硅膜、氧化铝膜。
其后，如图9(a)所示，改变栅电极11和层，为了对源电极31配线，堆积层间绝缘膜32。接着，在源电极31上的层间绝缘膜32上开设通孔32h，填充该通孔32h，同时，在层间绝缘膜32上形成源极导电层33。
如上所述，完成图1所示的纵型FET10。
另外，在GaN基板1的背面形成漏电极39，但也可以在n型GaN漂移层4中在与源电极31相对的面上形成漏电极39。例如，也可以在n型GaN漂移层4和GaN基板1之间设置n型GaN接触层，形成从表面侧与接触层连接的漏电极。
(实施方式1的变形例)
图10是实施方式1的变形例，是表示本发明的实施例的GaN基纵型FET10的剖面图。省略了源极配线等。另外，图11是该芯片的角部的俯视图。图10是沿图11的X-X线的剖面图。该变形例的半导体装置10的特征为，在位于芯片的外周的开口部5的更外侧配置源电极11。在图1及图3所示的实施方式1的半导体装置10中，在位于芯片的外周的开口部5的外侧没有源电极31。图1的右端的开口部5的右方没有配置源电极。因此，对应于该部分的沟道上不流过电流，或只流过从其它部分的源电极流入的低密度的电流。但是，在本变形例中，在位于外周的开口部5的外侧，接近沟道设置源电极31，所以在芯片的周缘部也可以流过电流。结果，可以形成小型的装置并同时以低的接通电阻流过大电流。
(实施方式2)
图12是表示本发明实施方式2的半导体装置10的图。本实施方式的半导体装置的特征为，源电极31和p型层6通过芯片周缘部的一处的导电部6s进行导电连接。在实施方式1的半导体装置中，在各开口部5的周围，仿照源电极31，设置大致环状六边形的导电部6s。但是，在本实施方式中，在1个芯片10中，通过源电极31的某一处的导电部6s将源电极31和p型层6导电连接。例如，通过将一处的导电部6s设置在芯片的周缘部，可以得到简单的p型层6的源极接地构造，可以通过简单的制造工序进行制作。即使通过这样简单的构造，也可以通过将p型层6设定为与源电极31相同的电位，来更高程度地使栅电极11的端部11e的耐压性能稳定化。
(实施方式3)
图13是表示本发明实施方式3的半导体装置的图。在本实施方式中，具有在再生长层27和栅电极11之间配置覆盖层28的特征。在覆盖层28中，使用比再生长层27中的AlGaN电子供给层26的晶格常数小的i-GaN层。该覆盖层28如果为在AlGaN层26上进行外延生长且具有比AlGaN层26的晶格常数小的晶格常数的层，则不限于i-GaN层，可以使用InGaN层、晶格常数的小的AlGaN层、AlInGaN层等。而且，如果产生电场，则可以不在AlGaN层26上进行外延生长。
图14表示覆盖层28为i-GaN层的情况，根据上述晶格常数的不同，产生自发极化，并产生压电电场。该覆盖层28的压电电场如图14所示，为与上述AlGaN电子供给层26上产生的电场朝向相反的电场。其结果是，沟道的最低能量、即电子渡越层22的导电带Ec的最低能量比费米能量Ef高ΔΨs。因此，可以使再生长层27的、在GaN电子渡越层22的与AlGaN电子供给层26之间的界面上形成的沟道即二维电子气体的电子浓度2DEG浓度ns例如为不足1×1010/cm2。
另外，在覆盖层28使用i-GaN等的情况下，由于在AlGaN电子供给层26上进行外延生长，所以覆盖层28也可以包含于再生长层27，但理论上来说，即使没有外延生长，只要产生朝向相反的电场即可，所以，作为再生长层27之外的层进行处理。
如上所述，覆盖层28可以由压电电场产生层形成，但也可以由p型覆盖层形成。
在没有包含覆盖层28的现有的常通(ノ一マリ一オン)状态的FET的情况下，阈值电压Vth不足零。即，在栅极电压零的状态下，沟道的最低能量、即电子渡越层22的导电带Ec的最低能量比费米能量Ef低，向沟道自然地流入电子，所以2DEG浓度ns超过1×1010cm-2。结果，漏极电流ID较大超过上述微弱的电流临界值Ith。即，在栅极电压零的状态下，FET为接通状态。为了使FET为断开状态，需要将栅极电压设定为负电位。特别是在常通状态的FET中，阈值电压为负。通过将栅极电压设定为阈值电压(负电位)，沟道的最低能量比费米能量Ef高ΔΨs，2DEG浓度ns为不足1×1010cm-2。在本实施方式中，通过产生朝向相反的电场的覆盖层28，将沟道的最低能量和费米能量Ef的差异设定为规定的低水平以上，通过减少2DEG浓度，推进常关状态。
(实施方式4)
图15(a)是本发明实施方式4的半导体装置的俯视图，图15(b)是沿图15(a)的XV-XV线的剖面图。在本实施方式中，源电极31和栅电极11以梳齿状相互组入。开口部5以垄状凹进，n型漂移层6在开口部5的底面5b露出。再生长层27覆盖垄状的开口部的底面5b及壁面5w，并一直延伸到n型表层8上，与源电极31接触。栅电极11沿再生长层27而被覆该再生长层27，并一直载置到n型表层8上。栅电极11的端部11e如图15(b)所示，从平面上来看位于p型层6上。另外，包含p型层6的GaN基层叠体15以在上述含义的GaN基板1上端部在GaN基板1的端面露出的方式形成。因此，栅极焊盘13的端部也位于p型层6上。另外，导电部6s位于源电极31的宽度中央附近，沿源电极31的延伸方向进行延伸，使该源电极31和p型层6导电连接。源电极31以其厚度方向部分与栅电极11的厚度方向部分隔开间隔并面对的方式，尽可能变长地沿着该栅电极11。虽未在图15(b)中图示，但源电极31如图4所示，从层间绝缘膜32上的源极导电层33供给电流。
在上述的构成中，设置有垄状的开口部5，并以覆盖该开口部5的方式使栅电极11梳齿状地延伸，在该栅电极11的梳齿之间配置有梳齿状或长条状的源电极31。垄状的开口部5的宽度及垄间距的大小可以采用任意的尺寸。通过缩小垄状的开口部5的宽度及垄间距，可以扩大芯片的每单位面积的沟道长度、或开口部5的周长。结果，在难以取得蜂窝构造等情况下，通过采用上述垄状的开口部5，可以推进大电流用芯片的小型化。而且，如上所述，通过使由栅电极11、栅极焊盘13等构成的栅极结构体的终端在进行栅极接地的p型层6上，可以使栅极结构体的耐压性能稳定化。
(其它实施方式)
在实施方式1～4中，表示了将p型层和源电极进行导电连接，并形成同电位而使栅电极端部的耐压性能的稳定度提高的更优选的例子。但是，在本发明的其它实施方式中，可以为p型层与源电极不进行导电连接的例子。
上述公开的本发明的实施方式的构造终究只是例示，本发明的范围不限定于这些记载的范围内。本发明的范围根据专利权利要求的记载表示，而且，包含与专利权利要求的记载等同的含义及范围内的全部的变更。
产业实用性
根据本发明，在开口部侧面设置包含沟道的再生长层，并将栅电极配置在沟道上，使该栅电极在p型阻挡层上终止，由此可以提高栅电极的耐压性能。结果，得到高耐压性能，同时，在常关状态下，可以得到低的接通电阻的大电流用半导体装置。

Claims (9)

1.一种半导体装置，其形成于包含n型漂移层及位于该n型漂移层上的p型层的GaN基层叠体，其特征在于，
在所述GaN基层叠体上设置有开口部，
具备：
以覆盖所述开口部的方式设置的包含沟道的再生长层；
沿所述再生长层位于该再生长层上的栅电极；
位于所述GaN基层叠体上并与所述再生长层接触的源电极；和
以夹着所述源电极和所述n型漂移层的方式设置的漏电极；
所述再生长层包含电子渡越层及电子供给层，所述沟道为在所述电子渡越层的与所述电子供给层的界面上形成的二维电子气体，
所述开口部到达所述n型漂移层，
所述栅电极的端部以从平面上来看不具有从所述p型层超出的部分的方式设置。
2.如权利要求1所述的半导体装置，其特征在于，
所述GaN基层叠体包含位于所述p型层上的n型表层，
所述开口部为上宽形状，并贯通所述p型层及所述n型表层，
所述再生长层以覆盖在露出在所述开口部的所述n型漂移层及所述p型层/n型表层的端面的方式一直设置到所述n型表层上，
所述栅电极一直载置到所述n型表层上的再生长层上，
所述源电极位于所述n型表层上。
3.如权利要求1或2所述的半导体装置，其特征在于，
为形成于所述GaN基半导体层的范围内的一个芯片，
设置有多个所述开口部，
设置在各个所述开口部的栅电极，在所述一个芯片上与一个栅极焊盘、或设置在各个区域的多个栅极焊盘中的任一个导电连接，
包含该一个或多个栅极焊盘的所述栅电极从平面上来看其终端不在从所述p型层超出的位置上。
4.如权利要求3所述的半导体装置，其特征在于，
以覆盖所述栅电极的方式设置层间绝缘膜，
所述源电极通过设置于该层间绝缘膜中的通孔与该层间绝缘膜上的导电层连接。
5.如权利要求1～4中任一项所述的半导体装置，其特征在于，
所述p型层和所述源电极通过导电部进行连接。
6.如权利要求1～5中任一项所述的半导体装置，其特征在于，
所述开口部以蜂窝状或垄状设置。
7.如权利要求1～6中任一项所述的半导体装置，其特征在于，
在所述再生长层和所述栅电极之间具备以被覆所述再生长层的方式设置的覆盖层，
为了提高所述再生长层的沟道层的最低能量，该覆盖层为通过压电效应对所述再生长层施加电场的层或p型层。
8.如权利要求1～7中任一项所述的半导体装置，其特征在于，
所述GaN基层叠体形成于主面为{0001}面的GaN基基板上，
在所述GaN基层叠体的所述开口部露出的端面包含{1-10n}面，其中n为任意的常数，包含0及无穷大。
9.一种半导体装置的制造方法，所述半导体装置使用了GaN基层叠体，其特征在于，包括：
形成包含n型漂移层和位于该n型漂移层上的p型层的GaN基层叠体的工序；
通过蚀刻而在所述GaN基半层叠体上设置到达所述n型漂移层的开口部的工序；
以覆盖所述GaN基层叠体的所述开口部的方式形成包含沟道的再生长层的工序；以及
在所述再生长层上形成栅电极的工序，
在所述栅电极的形成工序中，该栅电极的端部以从平面上来看不具有从所述p型层超出的部分的方式形成。
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