CN102096088B - 辐射探测中多路脉冲信号的获取装置 - Google Patents

Abstract

本发明涉及辐射探测中多路脉冲信号的获取装置，数据采集存储发射单元包括多个数据采集存储发射板，触发信号分配电路转换的多个同步输出信号作为数据采集存储发射板的触发输入信号，数据采集存储发射板是用于在触发输入信号的驱动下对采集的每个被测输入信号进行处理、存储并发送给数据接收存储单元；每个数据接收存储板用于接收每个数据采集存储发射板发送的被测输入信号、存储并传送给控制选通接口板；直流电源向数据接收存储单元和控制选通接口板供电。本发明解决了现有的快脉冲信号测量设备应用空间受限、传输带宽不够的技术问题，本发明可实时测量多路信号并显示，并确保了数据的准确性和可靠性。

Description

辐射探测中多路脉冲信号的获取装置

技术领域

本发明涉及一种辐射探测中多路脉冲信号获取装置，尤其涉及一种用于获取四路快脉冲信号，要求实时记录并显示测量数据的测量装置。

背景技术

辐射探测就是要记录核辐射粒子(包括γ辐射、中子辐射、α和β辐射等)的数目，鉴别粒子的种类，测定它的注量率及确定核辐射的能量分布。在辐射探测中辐射粒子的数目瞬间可高达十的三十次方，也就是说这些信息的产生、保持、变化和消逝等过程都是“瞬间”的，一般都是发生在纳秒甚至亚纳秒量级的时间范围内。这就需要我们的探测分析***的“反应”要足够的快，能够俘获这些瞬变而重要的信息。对于这种快脉冲信号的获取，要求探测***的线性动态范围要在100倍以上，带宽在500MHz以上，测试装置的记录长度在20μs以上。现在的数字示波器基本都能满足此要求，但是在现场应用中，受到特殊环境及空间限制，很难实施。

目前，电子学测量中可以采用的方法有四种：一种是示波器前移法，就是示波器放到靠近探测器的位置。这种方法受到特殊环境及空间限制，很难实施。而且辐射探测具有摧毁效应，这样实验成本太高。

第二种方法是示波器距离探测器较远，之间通过长电缆连接，这种纳秒级的快脉冲信号经过长电缆传输后，信号衰减的很厉害，必须采用电缆补偿，而目前电缆补偿1km距离最好也只能补偿到300MHz，而且现场实施工程量大。

第三种方法是采用模拟光纤传输***，光纤传输***具有频带宽、传输损耗小、质量轻等特点，并且抗电磁干扰能力强。但是该***的动态范围很难达到100倍以上，并且其电/光、光/电转换过程的线性度及稳定性不能满足探测***要求。另外，该***是带通的，高频可以达到GHz，低频段通常在几百Hz。这样的传输***会导致测量信号低频成分的信息丢失，造成信号波形的畸变。探测***要求频带范围直流到500MHz，模拟光纤传输***无法满足。

第四种方法是数字化传输技术，即探测器输出的模拟信号仅经过较短的电缆传输后，先经过A/D变换，再通过数字光纤将数字化后的测试数据远程传输到记录站中进行记录和分析，即可实现高带宽、高保真、大线性动态范围的快脉冲信号获取。该方法的难点在于数字化传输***的信号记录长度、模拟输入带宽和线性动态范围等技术指标是否满足探测***要求，应对试验现场的冲击波、射线辐照、电磁脉冲和无人环境所必须具备的特殊功能。

综上，不难看出现有的辐射探测中多路脉冲信号的获取装置存在对探测环境要求太高、应用空间受阻、实验成本高、传输带宽不够等缺陷。

发明内容

为了解决现有的快脉冲信号测量设备应用空间受限、传输带宽不够的技术问题，本发明的目的是提供一种辐射探测中多路脉冲信号的获取装置，可实时测量多路信号并显示。

本发明的技术解决方案为：

辐射探测中的多路快脉冲信号获取装置，其特殊之处在于：

包括依次通过接口连接的直流电源与触发信号处理单元S0、数据采集存储发射单元、数据接收存储单元、直流电源S9、控制选通接口板S10以及计算机，

所述直流电源与触发信号处理单元包括用于给数据采集存储发射单元供电的电源处理转换模块U1和采用缓冲驱动器将一个触发输入信号变为多个同步输出信号的触发信号分配电路U2；

所述数据采集存储发射单元包括多个数据采集存储发射板S1-S4，触发信号分配电路转换的多个同步输出信号一对一的作为每个数据采集存储发射板的触发输入信号，所述数据采集存储发射板是用于在触发输入信号的驱动下对采集的每个被测输入信号进行处理、存储并发送给数据接收存储单元；

所述数据接收存储单元包括多个数据接收存储板S5-S8，所述每个数据接收存储板用于一对一的接收每个数据采集存储发射板发送的被测输入信号、存储并传送给控制选通接口板S10；

所述控制选通接口板包括选通控制单元U15和计算机接口单元，；所述选通控制单元连接数据接收存储单元与计算机，用于多路数据选通以及计算机接口数据读写控制；

所述直流电源S9可向数据接收存储单元和控制选通接口板供电。

上述数据采集存储发射板包括模拟信号调理电路U3、A/D转换电路U4、采样时钟电路U5、第一中央控制处理存储单元U6、并/串转换电路U7、光纤发送单元U8以及第一全局时钟电路U9，

所述模拟信号调理电路U3用于采集被测输入信号、并将采集到的被测输入信号由单端模拟信号转化为差分模拟信号并传送给A/D转换电路U4；

所述采样时钟电路U5用于给A/D转换电路U4提供采样时钟，并通过A/D转换电路U4转换后提供给第一中央控制处理存储单元U6；

所述A/D转换电路U4用于将接收的差分模拟信号转化为A/D输出并行数据，传送给第一中央控制处理存储单元U6；

所述第一中央控制处理存储单元U6用于发送A/D采样工作模式给A/D转换电路U4，在触发信号的驱动下存储A/D转换电路U4传送的A/D输出并行数据，并发送数据输出使能信号给并/串转换电路U7；

所述并/串转换电路U7用于接收来自第一中央控制处理存储单元U6的数据输出使能信号和并行数据，并将并行数据转换为串行数据，送入光纤发送单元U8，

所述光纤发送单元U8用于将串行数据由电信号转换为光信号并发送给数据接收单元U10，

所述第一全局时钟电路U9用于提供全局时钟给第一中央控制处理存储单元U6和并/串转换电路U7。

上述的数据接收存储板包括光纤接收单元U10、串/并转换电路U11、第二中央控制存储单元U12、非易失性存储单元U13以及第二全局时钟电路U14，所述光纤接收单元U10通过光纤与光纤发送单元U8连接，所述第二中央控制存储单元U12连接控制选通接口板S10，

光纤接收单元U10用于将串行数据由光信号转换为电信号后提供给串/并转换电路U11，并发送光纤接收输出有效指示信号给第二中央控制存储单元U12；

所述串/并转换电路U11用于将光纤接收单元U10输出的串行数据转换为并行数据，并将并行数据和串/并转换输出有效指示信号发送至第二中央控制存储单元U12；

所述第二中央控制存储单元U12用于接收光纤接收输出有效指示信号、串/并转换输出有效指示信号、选通控制输入信号、串/并转换输出数据及时钟，将接收的并行数据存储并发送给控制选通接口板；

所述非易失性存储单元U13是用于保证***掉电数据不丢失，所述非易失性存储单元U13包括两个非易失性存储器芯片，所述中央控制存储单元U12用于控制非易失性存储单元U13的读写以及读写地址生成；

所述第二全局时钟电路U14用于给串/并转换电路U11和第二中央控制存储单元U12提供全局时钟。

上述模拟信号调理电路U3包括全差分放大器A、反馈网络和匹配网络；所述反馈网络由串接在全差分放大器正向输入端和正向输出端的RF电阻以及串接在全差分放大器反向输入端和反向输出端的RG电阻组成，匹配网络由串接在全差分放大器反向输入端和地之间的RM匹配网络以及串接在全差分放大器正向输入端和地之间的RT匹配网络组成，所述全差分放大器A为LMH6552。

上述采样时钟电路U5采用SI530，提供频率1GHz的LVDS差分时钟信号。

上述A/D转换电路U4采用高速A/D芯片，所述高速A/D芯片内集成了2个8位1Gsps采样率ADC。

上述第一中央控制存储单元为现场可编程逻辑门阵列FPGA，其包括LVDS转换模块、第一存储器写地址产生器、存储器读地址产生器、第一读写逻辑控制模块、A/D工作模式控制模块以及第一存储器，

所述LVDS转换模块用于接收A/D输出时钟以及A/D输出并行数据并进行降速处理后传送给第一存储器，

所述第一存储器写地址产生器用于接收A/D输出时钟并产生一组地址线传送给第一存储器，作为第一存储器的数据写入地址，

所述存储器读地址产生器用于接收第一全局时钟并产生一组地址线传送给第一存储器，作为第一存储器的数据读取地址，

所述A/D工作模式控制模块用于接收第一全局时钟并发送A/D采样工作模式给A/D转换电路U4；

所述第一读写逻辑控制模块用于接收触发信号并产生相应的读、写控制信号发送给第一存储器以及输出数据使能信号发送给并/串转换电路U7，作为并/串转换电路的使能控制；

所述第一存储器写地址产生器与第一读写逻辑控制模块以及存储器读地址产生器与第一读写逻辑控制模块相互通信，用于保证数据的读写时序。

上述第二中央控制存储单元U12为现场可编程逻辑门阵列FPGA，其包括第二存储器写地址产生器、存储器读地址/外部非易失性存储器写地址产生器、第二读写逻辑控制模块、外部非易失性存储器读地址产生器、第二存储器、2选1地址总线选择器以及双向缓冲器，

所述第二存储器写地址产生器接收串/并转换电路的输出时钟并产生一组地址线传送给第二存储器，作为第二存储器的数据写入地址，

所述第二读写逻辑控制模块接收光纤接收单元U10的光纤输出有效指示信号、串/并转换电路U11的串/并转换输出有效指示信号以及选通控制接口板输出的选通控制输入信号，并产生两路控制信号，其中一路信号传送至第二存储器作为第二存储器的写控制信号，另一路信号分六支流向，第一支信号传送至双向缓冲器作为数据传输方向的控制信号，第二支信号传送至2选1地址总线选择器作为选择地址的控制信号，第三支信号传送至存储器读地址/外部非易失性存储器写地址产生器作为产生地址线的控制信号，第四支信号传送至外部非易失性存储器读地址产生器作为产生地址线的控制信号，第五支信号传送至非易失性存储单元U13作为控制信号，第六支传送至第二存储器作为第二存储器的读控制信号；

所述存储器读地址/外部非易失性存储器写地址产生器接收第二全局时钟并产生一组地址线分别传送至第二存储器和2选1地址总线选择器；

所述外部非易失性存储器读地址产生器接收第二全局时钟并产生一组地址线传送至2选1地址总线选择器；

所述第二存储器写地址产生器与第二读写逻辑控制模块相互通信，所述存储器读地址/外部非易失性存储器写地址产生器与第二读写逻辑控制模块相互通信，用于保证数据的读写时序。

上述选通控制单元U15为一个现场可编程逻辑门阵列FPGA，其包括多选一选择器和控制分配器，

所述多选一选择器接收多块数据接收存储板的多路存储数据并选通其中一路存储数据传送至计算机，

所述控制分配器接收计算机发出的控制数据并产生对应的通道选通控制信号传送至数据接收存储板的第二中央控制存储单元U12。

本发明的所具有的优点：

1、本发明提供的辐射探测中的快脉冲信号获取装置，数字化传输技术在传输带宽上限、测量环境的适应能力、可操作性、现场工作量、成本等方面远远优于传统的电缆补偿传输方法。本发明探测信号先经过A/D转换之后，再采用数字光纤传输模式进行传输。上述光纤传输***是数字化传输***，在光纤中传输的是数字信号，数据的准确性和可靠性受到传输介质对其幅度和频率上的衰减影响很小，只要记录设备能够准确地分辨出数字信号的高电平和低电平，数据所代表信息就不会失真，确保了数据的准确性和可靠性。

2、本发明的两个中央控制处理存储单元均为一个现场可编程逻辑门阵列(FPGA)，用于完成A/D采样控制，数据处理、存储，光纤传输控制等功能。简化了***结构，设计灵活，便于修改、扩展，而且减少了***干扰。

3、降低成本。由于现有能满足辐射探测中对快脉冲信号获取要求的设备示波器，需要进口且价格昂贵，所以本发明可降低使用成本。

4、本发明的模拟信号调理电路U3采用全差分放大器A，通过外部反馈网络和匹配网络的设计，配置为单端输入到差分输出的增益模块。实现了高速A/D芯片模拟输入端的低失真驱动。

5、采样时钟电路(U5)使用SI530芯片，相比常规的“压控振荡器(VCO)+锁相环(PLL)”的板级电路设计，降低了电路规模，提高了设计效率，减少了复杂电路设计可能带来的信号完整性问题，时钟信号的精度更易于保证。

6、A/D转换电路(U4)采用1GHz采样时钟，A/D芯片内2个8位1Gsps采样率ADC，1个在时钟上升沿采样，1个在时钟下降沿采样，实现2Gsps采样率，采样精度8位。

附图说明

图1为本发明辐射探测中的多路快脉冲信号获取装置原理框图；

图2为本发明辐射探测中的多路快脉冲信号获取装置的直流电源与触发信号处理单元的原理框图；

图3为本发明辐射探测中的多路快脉冲信号获取装置的数据采集存储发射板原理框图；

图4为本发明辐射探测中的多路快脉冲信号获取装置的数据接收存储板原理框图；

图5为本发明辐射探测中的多路快脉冲信号获取装置的控制选通接口板原理框图；

图6为本发明辐射探测中的多路快脉冲信号获取装置的模拟信号调理电路的实施例电路图；其中附图标记为：RF、RG-反馈网络，RT、RM-匹配网络，A-全差分放大器LMH6552，VCM-全差分放大器的共模电压设置端，RS-辐射探测中的多路快脉冲信号获取装置各个通道的输入阻抗，RO-模拟信号调理电路的输出阻抗。图7为本发明辐射探测中的多路快脉冲信号获取装置的第一中央控制处理存储单元的功能框图；

图8为本发明辐射探测中的多路快脉冲信号获取装置的第二中央控制处理存储单元的功能框图；

图9为本发明辐射探测中的多路快脉冲信号获取装置的选通控制单元的功能框图；

具体实施方式

本发明辐射探测中的四路快脉冲信号获取装置，参见图1，包括1块直流电源与触发信号处理板S0、4块数据采集存储发射板(S1、S2、S3、S4)、4块数据接收存储板S5、S6、S7、S8、1块直流电源S9、1块控制选通接口板S10以及可以与计算机进行数据通讯的接口电路和界面。直流电源与触发信号处理板S0包括可向快脉冲信号获取装置的数据采集存储发射板提供直流电源的直流电源处理模块U1和触发信号分配电路U2。4路数据采集存储发射、数据接收存储板相同，只说明其中一路S1和S5。数据采集存储发射板(S1)包括模拟信号调理电路U3、A/D转换电路U4、采样时钟电路U5、第一中央控制处理存储单元U6、并/串转换电路U7、光纤发送单元U8、第一全局时钟电路U9。数据接收存储板S5包括光纤接收单元U10、串/并转换电路U11、第二中央控制存储单元U12、非易失性存储单元U13、第二全局时钟电路U14。直流电源S9包括可向快脉冲探测装置的数据接收存储板和控制选通接口板提供直流电源的直流电源模块。控制选通接口板S10包括选通控制单元U15、4块接收存储板的接口及与计算机进行数据通讯的接口。

参见图2，直流电源处理模块U1提供直流工作电压。考虑到电源引入噪声对***性能的严重影响，直流电源模块U1的作用就是将电源引入的噪声通过稳压器转换和滤波等手段控制到最低。

触发信号分配电路U2通过缓冲器将1个触发信号变为4个触发信号，触发4路数据采集存储发射板，中央控制处理存储单元U6收到触发信号，启动数据存储及相应的数据发送动作。

参见图3，模拟信号调理电路U3，通过调节匹配网络和反馈网络的电阻，使得辐射探测中的四路快脉冲信号获取装置的测试信号输入阻抗为50Ω，实现单端输入到差分输出的增益配置。通过U3的转换，单端输入信号转换为适合高速A/D芯片模拟输入端的低失真差分信号。

A/D转换电路U4的模拟输入端信号由模拟信号调理电路U3提供，采样时钟由采样时钟电路U5提供，采样工作模式由中央控制处理存储单元U6通过3线串行接口设置。采样时钟1GHz，A/D芯片内2个8位1Gsps采样率ADC，1个在时钟上升沿采样，1个在时钟下降沿采样，实现采样率2Gsps，采样精度8位。

采样时钟电路U5为A/D转换电路U4提供频率1GHz的LVDS差分时钟信号。低抖动、低温漂的时钟信号保证了高速A/D芯片的采样率。

第一中央控制处理存储单元U6为一个现场可编程逻辑门阵列FPGA，参见图7，U6包括LVDS转换、第一存储器写地址产生器、存储器读地址产生器、第一读写逻辑控制、A/D工作模式控制、第一存储器。辐射探测中的四路快脉冲信号获取装置上电后，自动完成A/D转换电路U4的采样工作模式设置。U4的A/D转换输出送入第一中央控制处理存储单元U6，通过U6内部LVDS转换模块降速后，进行存储、传输等处理。

并/串转换电路U7将频率为60MHz的16位并行数据以8B/10B编码方式转换为串行数据，送入光纤发送单元。

光纤发送单元U8与光纤接收单元U10相同，为一个1.25G单模收发模块，PECL逻辑I/O接口，传输距离30km，完成数据的电/光、光/电转换及长距离传输。其中U8发送数据，U10接收数据。

参见图4，串/并转换电路U11将光纤接收单元U10接收到的串行数据以8B/10B解码方式转换为16位并行数据，送入中央控制存储单元U12。

第二中央控制存储单元U12为一个现场可编程逻辑门阵列FPGA，参见图8，U12包括第二存储器写地址产生器、存储器读地址/外部非易失性存储器写地址产生器、第二读写逻辑控制、外部非易失性存储器读地址产生器、第二存储器、2选1地址总线选择器、双向缓冲器。U12在接收到光纤接收单元U10输出有效的指示信号和串/并转换电路U11接收数据有效的指示信号时，启动数据接收、存储，外部非易失性存储单元U13的读写控制、读写地址生成等。当接收到计算机发出的重新读取命令时，完成从非易失性存储器读取数据的工作。

参见图5，选通控制单元U15接收4块数据接收存储板S5、S6、S7、S8的存储数据并通过计算机接口通信，完成数据选通、4块数据接收存储板数据读取及控制。

选通控制单元U15为一个现场可编程逻辑门阵列FPGA，参见图9，U15包括多选一选择器及控制分配器。

辐射探测中的四路快脉冲信号获取装置，4路探测信号输入端、数据采集存储传输各自独立，触发输入通过触发信号分配电路U2后，同时触发4块数据采集存储发射板(S1、S2、S3、S4)。装置上电后，自动完成A/D转换电路U4的采样工作模式设置。U4的A/D转换输出送入中央控制处理存储单元U6，通过U6内部LVDS转换模块降速处理。当触发输入信号到，第一中央控制处理存储单元U6开始进行数据存储、传输处理，通过并/串转换电路U7、光纤发送单元U8和光纤将数据传送到数据接收存储板的光纤接收单元U10，再通过串/并转换电路U11、第二中央控制存储单元U12、非易失性存储单元U13，完成数据的远程传输、存储。最后通过选通控制单元U15依次将4路存储数据读取到计算机，经过软件接口程序处理，显示出4路探测信号波形。第二中央控制存储单元U12用于接收、存储并行数据，外部非易失性存储单元U13的读写控制、读写地址生成。

直流电源处理模块U1将开关直流电源电压调整为适合各芯片工作的低纹波工作电压；分别供应到4块数据采集存储发射板(S1、S2、S3、S4)。

触发信号分配电路U2采用缓冲驱动器将1个触发输入信号变为4个同步输出信号，作为4块数据采集存储发射板(S1、S2、S3、S4)的触发输入。

模拟信号调理电路U3采用全差分放大器A，通过外部反馈网络和配置网络的设计，完成单端输入到差分输出的增益模块配置。

A/D转换电路U4为一个单片集成了2个8位1Gsps采样率ADC，采用1GHz采样时钟，对A/D芯片内2个8位1Gsps采样率ADC，1个在时钟上升沿采样，1个在时钟下降沿采样，实现2Gsps采样率，采样精度8位；通过3线串行接口设置采样工作模式。

采样时钟电路U5为一个XO晶振，提供低抖动的高频时钟信号，输出频率为1GHz的LVDS差分时钟信号，作为A/D转换电路U4的采样时钟输入。

第一中央控制处理存储单元U6为一个现场可编程逻辑门阵列FPGA，用于完成A/D采样控制，数据处理、存储，光纤传输控制等功能。

并/串转换电路U7将16位并行数据以8B/10B编码方式转换为串行数据，送入光纤发送单元。

光纤发送单元U8为一个1.25G单模收发模块，PECL逻辑I/O接口，传输距离30km，完成数据的电/光转换和长距离传输。

光纤接收单元U10为一个1.25G单模收发模块，PECL逻辑I/O接口，传输距离30km，完成数据的光/电转换和长距离传输。

串/并转换电路U11将串行数据以8B/10B解码方式转换为16位并行数据，送入第二中央控制存储单元U12。

第二中央控制存储单元U12为一个现场可编程逻辑门阵列FPGA，用于数据接收、存储，外部非易失性存储单元U13的读写控制、读写地址生成。

非易失性存储单元U13为2片32Kx8位非易失性存储器芯片，保证***掉电等数据不会丢失。

选通控制单元U15为一个现场可编程逻辑门阵列FPGA，用于数据选通，计算机接口数据读写控制。

上述模拟信号调理电路U3包括全差分放大器A、反馈网络和匹配网络；反馈网络由RF、RG两个电阻组成，匹配网络由RM、RT组成，RF、RG、RM、RT为0.1％精度的高精度电阻，全差分放大器A为LMH6552。消除了混杂在信号中的共模噪声，提高了装置中模拟电路部分的抗电磁干扰能力。

上述A/D转换电路U4采样工作模式由中央控制处理存储单元U6通过3线串行接口设置，模拟输入差分信号接差分放大器的输出，A/D转换后的并行数据送入中央控制处理存储单元U6进行处理存储。A/D转换器为AT84AD001B。同时使用AT84AD001B的通道I和通道Q，对通道I的输入端信号进行交替采样。A/D转换电路U4采用高速A/D芯片，高速A/D芯片内集成了2个8位1Gsps采样率ADC。采样时钟1GHz，A/D芯片内2个8位1Gsps采样率ADC，1个在时钟上升沿采样，1个在时钟下降沿采样，实现2Gsps采样率，采样精度8位。采样时钟在AT84AD001B内部分成两路，一路作为通道I的采样时钟，另一路将相位延迟180°后作为通道Q的采样时钟，这样采样时钟电路输出1GHz的时钟，即可对通道I输入端的信号实现2Gsps采样。

上述采样时钟电路U5使用SI530芯片，不需要***电路即可输出干净、稳定的时钟信号。低抖动、低温漂的时钟信号保证了高速A/D芯片的采样率。相比常规的“压控振荡器VCO+锁相环PLL”的板级电路设计，降低了电路规模，提高了设计效率，减少了复杂电路设计可能带来的信号完整性问题，时钟信号的精度更易于保证。

上述第一中央控制处理存储单元U6为一个现场可编程逻辑门阵列FPGA，包括LVDS接口、读写地址产生单元、存储单元及逻辑控制单元，通过3线串行接口控制A/D转换电路U4采样工作方式，接收处理A/D转换电路U4输出的32路LVDS逻辑差分信号，并存储、发送有效的采集数据。现场可编程逻辑门阵列FPGA为多于32个LVDS逻辑差分接收通道，每个LVDS通道数据传输速率大于500Msps，存储单元大于100KBytes。A/D转换电路输出的32位并行数据必须降速、整合之后，才可以进行存储。采用FPGA完成这些处理过程，大幅度简化了***的电路设计，将印制电路板上影响信号完整性的不确定因素限制在最低的规模上，可靠的实现了数字信号的逻辑和时序控制，减少了因数据传输速度过高而导致的误码现象，提高了数据准确性和设备抗干扰能力，并避免了为严格控制并行数据走线等长而弯曲走线产生阻抗不连续，或是形成了可引入电磁干扰的“等效天线”。由于FPGA具有可编程性，其各种功能的修改和调节非常便捷，简化了试验现场的工作。

上述第二中央控制存储单元U12为一个现场可编程逻辑门阵列FPGA，包括读写地址产生单元、存储单元及逻辑控制单元，存储单元大于100Kbytes。

上述选通控制单元U15为一个现场可编程逻辑门阵列FPGA，用于数据选通，计算机接口数据读写控制，要求用户可用IO管脚多于100个。

实施例：

一种辐射探测中的四路快脉冲信号获取装置，包括1块直流电源与触发信号处理板S0、4块数据采集存储发射板(S1、S2、S3、S4)、4块数据接收存储板S5、S6、S7、S8、1块直流电源S9、1块控制选通接口板S10以及可以与计算机进行数据通讯的接口电路和界面。直流电源与触发信号处理板S0包括可向快脉冲探测装置的数据采集存储发射板提供直流电源的直流电源处理模块U1和触发信号分配电路U2。4路数据采集存储发射、数据接收存储板相同，数据采集存储发射板(S1)包括模拟信号调理电路U3、A/D转换电路U4、采样时钟电路U5、第一中央控制处理存储单元U6、并/串转换电路U7、光纤发送单元U8、第一全局时钟电路U9。数据接收存储板S5包括光纤接收单元U10、串/并转换电路U11、第二中央控制存储单元U12、非易失性存储单元U13、第二全局时钟电路U14。直流电源S9包括可向快脉冲探测装置的数据接收存储板和控制选通接口板提供直流电源的直流电源处理模块。控制选通接口板S10包括选通控制单元U15、4块数据接收存储板的接口及与计算机进行数据通讯的接口。模拟信号调理电路U3采用全差分放大器A，通过外部反馈网络和匹配网络，完成单端输入到差分输出的增益模块配置，实现了高速A/D芯片模拟输入端的低失真驱动。第一中央控制处理存储单元U6为一个现场可编程逻辑门阵列FPGA，用于完成A/D采样控制，数据处理、存储，光纤传输控制等功能。简化***结构，设计灵活，便于修改、扩展。采样时钟电路U5使用SI530芯片，相比常规的“压控振荡器VCO+锁相环PLL”的板级电路设计，降低了电路规模，提高了设计效率，减少了复杂电路设计可能带来的信号完整性问题，时钟信号的精度更易于保证。A/D转换电路U4采用1GHz采样时钟，对A/D芯片内2个8位1Gsps采样率ADC，1个在时钟上升沿采样，1个在时钟下降沿采样，实现2Gsps采样率，采样精度8位。探测信号先经过A/D转换之后，再采用数字光纤传输模式进行传输。在光纤中传输的是数字信号，确保了数据的准确性和可靠性。

Claims (9)

1.辐射探测中的多路快脉冲信号获取装置，其特征在于：

包括依次通过接口连接的直流电源与触发信号处理单元（S0）、数据采集存储发射单元、数据接收存储单元、直流电源（S9）、控制选通接口板（S10）以及计算机，

所述直流电源与触发信号处理单元包括用于给数据采集存储发射单元供电的电源处理转换模块（U1）和采用缓冲驱动器将一个触发输入信号变为多个同步输出信号的触发信号分配电路（U2）；

所述数据采集存储发射单元包括多个数据采集存储发射板（S1-S4），触发信号分配电路转换的多个同步输出信号一对一的作为每个数据采集存储发射板的触发输入信号，所述数据采集存储发射板是用于在触发输入信号的驱动下对采集的每个被测输入信号进行处理、存储并发送给数据接收存储单元；

所述数据接收存储单元包括多个数据接收存储板（S5-S8），每个数据接收存储板用于一对一的接收每个数据采集存储发射板发送的被测输入信号、存储并传送给控制选通接口板（S10）；

所述控制选通接口板包括选通控制单元（U15）和计算机接口单元，所述选通控制单元连接数据接收存储单元与计算机，用于多路数据选通以及计算机接口数据读写控制；

所述直流电源（S9）可向数据接收存储单元和控制选通接口板供电。

2.根据权利要求1所述的多路快脉冲信号获取装置，其特征在于：所述数据采集存储发射板包括模拟信号调理电路（U3）、A/D转换电路（U4）、采样时钟电路（U5）、第一中央控制处理存储单元（U6）、并/串转换电路（U7）、光纤发送单元（U8）以及第一全局时钟电路（U9），

所述模拟信号调理电路（U3）用于采集被测输入信号、并将采集到的被测输入信号由单端模拟信号转化为差分模拟信号并传送给A/D转换电路（U4）；

所述采样时钟电路（U5）用于给A/D转换电路（U4）提供采样时钟，并通过A/D转换电路（U4）转换后提供给第一中央控制处理存储单元（U6）；

所述A/D转换电路（U4）用于将接收的差分模拟信号转化为A/D输出并行数据，传送给第一中央控制处理存储单元（U6）；

所述第一中央控制处理存储单元（U6）用于发送A/D采样工作模式给A/D转换电路（U4），在触发信号的驱动下存储A/D转换电路（U4）传送的A/D输出并行数据，并发送数据输出使能信号给并/串转换电路（U7）；

所述并/串转换电路（U7）用于接收来自第一中央控制处理存储单元（U6）的数据输出使能信号和并行数据，并将并行数据转换为串行数据，送入光纤发送单元（U8），

所述光纤发送单元（U8）用于将串行数据由电信号转换为光信号并发送给数据接收单元（U10），

所述第一全局时钟电路（U9）用于提供全局时钟给第一中央控制处理存储单元（U6）和并/串转换电路（U7）。

3.根据权利要求2所述的多路快脉冲信号获取装置，其特征在于：所述的数据接收存储板包括光纤接收单元（U10）、串/并转换电路（U11）、第二中央控制存储单元（U12）、非易失性存储单元（U13）以及第二全局时钟电路（U14），所述光纤接收单元（U10）通过光纤与光纤发送单元（U8）连接，所述第二中央控制存储单元（U12）连接控制选通接口板（S10），

光纤接收单元（U10）用于将串行数据由光信号转换为电信号后提供给串/并转换电路（U11），并发送光纤接收输出有效指示信号给第二中央控制存储单元（U12）；

所述串/并转换电路（U11）用于将光纤接收单元（U10）输出的串行数据转换为并行数据，并将并行数据和串/并转换输出有效指示信号发送至第二中央控制存储单元（U12）；

所述第二中央控制存储单元（U12）用于接收光纤接收输出有效指示信号、串/并转换输出有效指示信号、选通控制输入信号、串/并转换输出数据及时钟，将接收的并行数据存储并发送给控制选通接口板；

所述非易失性存储单元（U13）是用于保证***掉电数据不丢失，所述非易失性存储单元（U13）包括两个非易失性存储器芯片，所述第二中央控制存储单元（U12）用于控制非易失性存储单元（U13）的读写以及读写地址生成；

所述第二全局时钟电路（U14）用于给串/并转换电路（U11）和第二中央控制存储单元（U12）提供全局时钟。

4.根据权利要求3所述的多路快脉冲信号获取装置，其特征在于：所述模拟信号调理电路（U3）包括全差分放大器（A）、反馈网络和匹配网络；所述反馈网络由串接在全差分放大器正向输入端和正向输出端的RF电阻以及串接在全差分放大器反向输入端和反向输出端的RG电阻组成，匹配网络由串接在全差分放大器反向输入端和地之间的RM匹配网络以及串接在全差分放大器正向输入端和地之间的RT匹配网络组成，所述全差分放大器（A）为LMH6552，RF、RG、RM、RT为0.1%精度的高精度电阻。

5.根据权利要求3所述的多路快脉冲信号获取装置，其特征在于：所述采样时钟电路（U5）采用SI530，提供频率1GHz的LVDS差分时钟信号。

6.根据权利要求3所述的多路快脉冲信号获取装置，其特征在于：所述A/D转换电路（U4)采用高速A/D芯片，所述高速A/D芯片内集成了2个8位1 Gsps采样率ADC。

7.根据权利要求3所述的多路快脉冲信号获取装置，其特征在于：所述第一中央控制处理存储单元为现场可编程逻辑门阵列（FPGA），其包括LVDS转换模块、第一存储器写地址产生器、存储器读地址产生器、第一读写逻辑控制模块、A/D工作模式控制模块以及第一存储器，

所述LVDS转换模块用于接收A/D输出时钟以及A/D输出并行数据并进行降速处理后传送给第一存储器，

所述第一存储器写地址产生器用于接收A/D输出时钟并产生一组地址线传送给第一存储器，作为第一存储器的数据写入地址，

所述存储器读地址产生器用于接收第一全局时钟并产生一组地址线传送给第一存储器，作为第一存储器的数据读取地址，

所述A/D工作模式控制模块用于接收第一全局时钟并发送A/D采样工作模式给A/D转换电路（U4）；

所述第一读写逻辑控制模块用于接收触发信号并产生相应的读、写控制信号发送给第一存储器以及输出数据使能信号发送给并/串转换电路（U7），作为并/串转换电路的使能控制；

所述第一存储器写地址产生器与第一读写逻辑控制模块以及存储器读地址产生器与第一读写逻辑控制模块相互通信，用于保证数据的读写时序。

8.根据权利要求3所述的多路快脉冲信号获取装置，其特征在于：所述第二中央控制存储单元（U12）为现场可编程逻辑门阵列（FPGA），其包括第二存储器写地址产生器、存储器读地址/外部非易失性存储器写地址产生器、第二读写逻辑控制模块、外部非易失性存储器读地址产生器、第二存储器、2选1地址总线选择器以及双向缓冲器，

所述第二存储器写地址产生器接收串/并转换电路的输出时钟并产生一组地址线传送给第二存储器，作为第二存储器的数据写入地址，

所述第二读写逻辑控制模块接收光纤接收单元（U10）的光纤输出有效指示信号、串/并转换电路（U11）的串/并转换输出有效指示信号以及控制选通接口板输出的选通控制输入信号，并产生两路控制信号，其中一路信号传送至第二存储器作为第二存储器的写控制信号，另一路信号分六支流向，第一支信号传送至双向缓冲器作为数据传输方向的控制信号，第二支信号传送至2选1地址总线选择器作为选择地址的控制信号，第三支信号传送至存储器读地址/外部非易失性存储器写地址产生器作为产生地址线的控制信号，第四支信号传送至外部非易失性存储器读地址产生器作为产生地址线的控制信号，第五支信号传送至非易失性存储单元（U13）作为控制信号，第六支传送至第二存储器作为第二存储器的读控制信号；

所述存储器读地址/外部非易失性存储器写地址产生器接收第二全局时钟并产生一组地址线分别传送至第二存储器和2选1地址总线选择器；

所述外部非易失性存储器读地址产生器接收第二全局时钟并产生一组地址线传送至2选1地址总线选择器；

所述第二存储器写地址产生器与第二读写逻辑控制模块相互通信，所述存储器读地址/外部非易失性存储器写地址产生器与第二读写逻辑控制模块相互通信，用于保证数据的读写时序。

9.根据权利要求3所述的多路快脉冲信号获取装置，其特征在于：

所述选通控制单元（U15）为一个现场可编程逻辑门阵列（FPGA），其包括多选一选择器和控制分配器，

所述多选一选择器接收多块数据接收存储板的多路存储数据并选通其中一路存储数据传送至计算机，

所述控制分配器接收计算机发出的控制数据并产生对应的通道选通控制信号传送至数据接收存储板的第二中央控制存储单元（U12）。

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