CN102088019A - 具有内联机结构的三维叠层元件及其制造方法 - Google Patents

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Abstract

本发明公开了具有内联机结构的三维叠层元件，该具有内联机结构的三维叠层元件具有小的占据面积，用以连接多层级元件中的上层电路结构与其它层级的电路结构。此外，本方面还提供一种具有高效率且低成本的制造具有内联机结构的三维叠层元件的方法。

Description

具有内联机结构的三维叠层元件及其制造方法
技术领域
本发明是有关于一种高密度集成电路元件，且特别是有关于一种用于多层级(multi-level)的具有内联机结构的三维(3D)叠层元件及其制造方法。
背景技术
在制造高密度存储器元件时，集成电路上的每一单位面积的数据量是关键因子。因此，当存储器元件的关键尺寸受限于光刻技术时，为了使每一位能达到较大的储存密度与较低的成本，已有人提出叠层存储单元的多个层级的技术。
举例而言，在Lai等人的「A Multi-Layer Stackable Thin-Film Transistor(TFT)NAND-Type Flash Memory」(IEEE国际电子元件会议，2006年12月11日至13日)中；以及在Jung等人的「Three Dimensionally Stacked NAND Flash Memory Technology Using Stacking Single Crystal Si Layers on ILD and TANOS Structure for Beyond 30nm Node」(IEEE国际电子元件会议，2006年12月11日至13日)中，将薄膜晶体管技术应用于电荷捕捉存储器。
而且，在Johnson等人的「512-Mb PROM With a Three-Dimensional Array of Diode/Anti-fuse Memory Cells」(2003年11月的IEEE固态电路期刊第38卷11期(IEEE J.of Solid-State Circuits，vol.38，no.11))中，已将交叉点阵列(cross-point array)技术应用于反熔丝(anti-fuse)存储器。亦可见Cleeves的美国专利第7,081,377号「Three-Dimensional Memory」。
在Kim等人的「Novel 3-D Structure for Ultra-High Density Flash Memory with VRAT and PIPE」(2008VLSI技术讨论会技术论文汇编(2008Symposium on VLSI Technology Digest of Technical Papers))；2008年6月17日至19日，第122至123页)中描述另一结构，其在电荷捕捉存储器技术中提供垂直「反及」(NAND)单元。
在三维叠层存储器元件中，导电内联机用以将存储单元的下层级耦接至译码电路及相似者，以通过上层级。这些内联机的占据面积或平视面积可能显著地缩减上层级的存储单元的可用面积。此外，内联机技术的成本会随着所需的光刻步骤数目的增加而增加。在Tanaka等人的「Bit Cost Scalable Technology with Punch and Plug Process for Ultra High Density Flash Memory」(2007 VLSI技术讨论会技术论文汇编(2007Symposium on VLSI Technology Digest of Technical Papers)；2007年6月12日至14日，第14至15页)中描述一种减少光刻步骤数目的方法。
然而，在Tanaka等人所描述的叠层结构中，与下层级连接的层级的尺寸会小于下层级的尺寸。这会造成上层级的存储器面积会显著地较小，且降低存储器密度以及增加每一位的成本。此外，此方法使得能够层迭的层级数目受到实际状况的限制。因此，即使三维叠层存储器具有密度较高的优点，但较低的存储器密度与所造成的每一位的成本升高限制了此技术的使用。
因此需要提供一种具有内联机结构的三维3D叠层元件以及制造此元件的方法，其中内联机结构用以连接多个层级且其具有相当小的占据面积，以及此方法可在较低成本下进行。
发明内容
有鉴于此，本发明的主要目的在于提供一种用于多层级(multi-level)的具有内联机结构的3D叠层元件及其制造方法，该具有内联机结构的3D叠层元件具有小的占据面积，用以连接多层级元件中的上层电路结构与其它层级的电路结构。
本文所叙述的具有内联机结构的3D叠层元件包括三维结构，此三维结构包括电路结构的多个层级，包括层级0至N，其中N至少为2。
下层级与每一上方层级(包括下层级的上一层级至顶层级，也就是层级(i)，其中(i)等于0至N-1)分别包括用以接触导体的接地区，其中导体延伸至多个层级的顶层级N或在顶层级N上延伸。每一层级(i)上的接地区(i)在纵向上具有长度以及在横向上具有宽度，其中每一层级的长度与宽度可以相同但并非必须相同。
位于下层级上方的第一层级与每一上方层级(至顶层级)分别具有开口，开口在下方层级的接地区上。每一层级的开口(除了顶层级以外)邻近其各自的接地区。在顶层级中，开口不需要邻近其接地区，但为了简化布局设计也可以使开口邻近其接地区。也就是说，当(i)等于1至N-1时，位于层级(i-1)上方的层级(i)具有开口(i)，开口(i)邻近层级(i)上的接地区(i)。第一层级的开口在下层级上的接地区上方延伸，且每一上方层级的开口在开口上方及紧邻的下一层级(immediately preceding level)上的接地区上方延伸。也就是说，层级(i)的开口(i)在层级(i-1)上的接地区(i-1)上方延伸，且当(i)大于1时，层级(i)的开口(i)在层级(i-1)的邻近开口(i-1)上方延伸。每一接连层级(succeeding level)的开口以横向侧壁与远程纵向侧壁(或外侧壁)对准紧邻下方层级(immediately underlying level)的开口，以及每一接连层级(succeeding level)具有近端侧壁(或内侧壁)，近端侧壁(或内侧壁)与紧邻下方层级上的接地区对准。也就是说，开口(i)的远程纵向侧壁对准于层级(i)的开口(i-1)的远程纵向侧壁，以及开口(i)的近端纵向侧壁定义开口(i)的长度。开口(i)的长度至少等同于接地区(i-1)的长度加上开口(i-1)的长度(若开口(i-1)存在时)。当(i)大于1时，开口(i)的横向侧壁对准于层级(i-1)的开口(i-1)的横向侧壁，且定义开口(i)的宽度，使其至少等同于接地区(i-1)的宽度。
绝缘填充物位于层级1至N的开口中。导体在开口内的绝缘填充物中延伸，以接触位于层级0至N-1上的接地区，例如是通过位于层级上方的线路层将层级耦接至译码电路。
一种制造具有内联机结构的3D叠层元件的方法，包括形成包括多个层级的三维结构，所述多个层级包括层级0至N，其中N至少为2。下层级与每一上方层级(包括下层级的上一层级至顶层级，也就是层级(i)，其中(i)等于0至N-1)分别包括用以接触导体的接地区，导体延伸至多个层级的顶层级N上方或在顶层级N上方延伸。接地区(i)在纵向上具有长度以及在横向上具有宽度。
形成具有开口的第一掩模，开口位于所述多个层级上的接地区上方。当(i)等于0至N-1时，第一掩模的开口环绕所有接地区的周边，且因此第一掩模的开口在纵向上的长度至少等同于接地区(i)的长度的总和。当(i)等于0至N-1时，第一掩模的开口在层级(i)上的接地区(i)的上方具有一宽度，此宽度至少等同于层级(i)上的接地区(i)的宽度。
在第一掩模的开口上方形成第二掩模。第二掩模在纵向上的长度小于第一掩模的开口的长度，小于的量与接地区的尺寸或下层(bottom layer)上的面积有关，以及第二掩模在横向上的宽度至少等同于第一掩模的开口的宽度。
接着重复工艺，也就是进行(a)以第一与第二掩模为刻蚀掩模刻蚀层以及(b)根据下一接地区的尺寸来缩减第二刻蚀掩模的长度，因此于各层级中以自行对准的方式形成开口。也就是说，当(j)为0至N-1时，重复包括下列步骤的工艺，步骤包括以第一与第二掩模为刻蚀掩模进行刻蚀，以此在层级(j)上的接地区(j)上方形成开口；以及以层级(j+1)上的接地区(j+1)的长度来缩减第二掩模在第一掩模的开口中的长度。接着增加″j″值，并对小于或等于N-1的j重复刻蚀与缩减。
在层级1至N的开口内形成绝缘填充物材料。接着，形成在开口内的绝缘填充物中延伸的导体，以接触位于层级0至N-1上的接地区。
本发明还提供了另一种制造具有内联机结构的3D叠层元件的方法，包括形成多个层级，多个层级分别具有接触导体的接地区。接地区分别在纵向上具有长度以及分别在横向上具有宽度。形成多个层级包括形成第一层级、形成位于第一层级上方的第二层级以及形成位于第二层级上方的第三层级。
在多个层级上方形成第一掩模。第一掩模具有开口，开口在纵向上具有长度以及在横向上具有宽度，且开口定义内联机结构的周边。第一掩模的开口的长度至少等同于第一、第二以及第三层级上的接地区的长度总和。在多个层级中，特定层级上的接地区上方的第一掩模的开口的宽度至少等同于特定层级上的接地区的宽度。
在第一掩模的开口上方形成第二掩模。第二掩模在纵向上的长度小于第一掩模的开口的长度，以及第二掩模在横向上的宽度至少等同于第一掩模的开口的宽度。
以第一与第二掩模为刻蚀掩模对第三层级进行刻蚀，以此于第三层级中形成第一开口。第一开口的宽度至少等同于第一层级上的接地区的宽度，以及第一开口的长度至少等同于第一层级上的接地区的长度。接着缩减第二掩模的长度以形成第三掩模。
以第一与第三掩模为刻蚀掩模对第二与第三层级进行刻蚀。此刻蚀使第一开口延伸于第二层级中，以及在第三层级中形成邻近第一开口的第二开口。第二开口在第二层级上的接地区上方。第二开口的宽度至少等同于第二层级上的接地区的宽度，以及第二开口的长度至少等同于第二层级上的接地区的长度。
接着，形成延伸于第一与第二开口的通孔(vias)中的导体，以接触第一与第二层级上的接地区。
在本发明的实施例中，内联机结构的占据面积可以由单一刻蚀掩模的开口来定义。通过使用形成于第一掩模的开口上方的一个额外掩模，以及在无须严苛对准步骤下刻蚀额外掩模的工艺，就可以在各层级中形成开口，其中开口用以使导体能连接下方层级上的接地区。因此，开口可以在相当小的面积中以自行对准的方式形成。此外，可以同时图案化导体的通孔。因此，无需每一层使用一个掩模，因而能缩减成本。
本文所述的实例包括在三维叠层集成电路元件中使用较小占据面积的内联机结构，其中三维叠层集成电路元件包括多层级存储单元与平坦的(planar)导电材料层。可选地，层级可以不是平坦的叠层材料层，而可以是具有不同的垂直尺寸的材料层。本文所述的内联机结构也可以应用于其它种类的存储单元与阵列结构中。举例来说，在一实施例中，元件的层级可以是被绝缘材料分隔的平面存储单元阵列，其具有使用薄膜晶体管或相关技术的存取元件以及形成于层级内的存取线(access line)。此外，本文所述的内联机结构可以应用于其它种类的三维集成电路元件中，其中导体在较小占据面积内延伸至元件的各层级。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。
附图说明
图1为包括三维结构的元件的剖面图，其中三维结构包括具有小的占据面积的内联机结构190，其中导体180延伸至元件的各层级160-1至160-4。
图2A为层级160-1的平面图，其显示接地区。
图2B为层级160-2的平面图，其显示邻近接地区的开口。
图2C为层级160-3的平面图，其显示邻近接地区的开口。
图2D为层级160-4的平面图，其显示邻近接地区的开口。
图3A与图3B为部分三维叠层集成电路元件的相互垂直的剖面图，其中三维叠层集成电路元件包括具有小的占据面积的3D内联机结构。
图4为一实施例的元件的上视布局，元件包括位于存储器阵列两侧上的***区域中的内联机结构。
图5为一实施例的元件的上视布局，元件包括位于存储器阵列四侧上的***区域中的内联机结构。
图6为存储器元件的局部示意图，此存储器元件包括本文所述的内联机结构。
图7为集成电路元件的简化方块图，其包括具有本文所述的内联机结构的3D存储器阵列。
图8A至图15为制造如本文所述的内联机结构的步骤流程图。
图16为掩模的开口的平面图，其中开口的宽度在纵向上呈阶梯式变化，以配合位于层级上的具有不同宽度的接地区。
【主要元件符号说明】
100、300：元件
110：存储器阵列区
112：存储器存取层
120：周边区
130：基底
131a、131b：存取元件
132a、132b：源极区
134a、134b：漏极区
135a、135b：沟道隔离结构
140、140a、140b：字线
142a、142b：接触插塞
144、154：介电层
146a、146b：接触窗
150、150a、150b：位线
152a、152b：接触垫
160-1、160-2、160-3、160-4：层级
161-1a、161-1b、161-2a、161-2b、161-3a、161-3b、161-4：接地区
164、165-1、165-2、165-3、166：绝缘层
165：绝缘材料层
171a、171b：柱
170a、170b：导电核
172a、172b：外壳
174a、174b：层
180：导体
185：内连导线
190：内联机结构
190-1、190-2、190-3、190-4：列
192、200、202、204、206、214、216、224、254、259、264a、264b、269a、269b、274a、274b、274c、279a、279b、279c、1004、1014、1204、1314、1324：宽度
194、201、203、205、207、215、217、225、252、257、262、267、272、277、910、1002、1012、1110、1202、1212、1305、1312、1322：长度
250、255、260、265、270、275、810、1000、1010、1200、1210、1310、1320、1510：开口
251a、251b、256a、256b、261a、261b、266a、266b、267a、271a、271b、273a、273b、276a、276b：纵向侧壁
253a、253b、258a、258b、263a、263b、268a、268b、273a、273b、278a、278b：横向侧壁
360：存储器阵列
361：列译码器
363：行译码器
365：总线
366、368：区块
367：数据总线
369：偏压配置状态机
371：数据输入线
372：数据输出线
374：电路
544-1、544-2、544-3、544-4：存储器构件
546：平面译码器
547：接地电压
548：可编程构件
549：整流器
800、900、1100、1300：掩模
1400：绝缘填充物材料
具体实施方式
参看图1至图16，以对本发明的实施例进行详细描述。
图1为包括三维结构的元件的剖面图，其中三维结构包括具有小占据面积的内联机结构190，其中导体180延伸至元件的各层级160-1至160-4。所绘示的实例是以四个层级160-1至160-4为例。一般来说，本文所述的小型内联机结构190可应用于具有层级0至N的结构，其中N至少为2。
导体180排列于内联机结构190内，以接触各层级160-1至160-4上的接地区。如同接下来所详述的，用于每一特定层级的导体180延伸通过上方层级(overlying level)的开口，以接触接地区161-1a、161-1b、161-2a、161-2b、161-3a、161-3b、161-4。此实例的导体180用以将层级160--1至160-4耦接至线路层的内连导线(interconnect lines)185，其中线路层位于层级160-1至160-4上方。
接地区是指层级160-1至160-4中用以接触导体180的部分。接地区的尺寸要足够大，以对导体180提供空间，使导体180能将层级160-1至160-4耦接至上方内连导线185，以及解决诸如用于不同层级的接地区的导体180与一个层级的上方开口之间对不准的问题。
因此接地区的尺寸由许多因子决定，包括所用的导体的尺寸与数量，且在每一实施例中可能不同。此外，用于每一接地区的导体180数目可以不同。
在一实例中，层级160-1至160-4由各个平坦的导体材料层以及分开层级160-1至160-4的绝缘材料层165所组成，其中导体材料例如是掺杂多晶硅。可选地，层级160-1至160--4也可以不是平坦的叠层材料层，也就是材料层在垂直尺寸上可以不同。
接触不同层级160-1至160-4的导体180在沿着图1所示的剖面延伸方向上排列。在此，接触不同层级160-1至160-4的导体180的排列所定义的方向称为「纵向」方向。「横向」方向垂直于纵向方向，且指入并指出图1所示的剖面。纵向与横向都是「侧向尺寸」，也就是指在层级160-1至160-4的平面图的二维区域上的方向。结构或元件的「长度」是指其在纵向上的长度，以及其「宽度」是指其在横向上的宽度。
层级160-1是多个层级160-1至160-4中的最低层级。层级160-1位于绝缘层164。
层级160-1包括用以接触导体180的第一与第二接地区161-1a、161-1b。
在图1中，层级160-1包括在内联机结构190的相对端上的两个接地区161-1a、161-1b。在一些可选实施例中，可以省略接地区161-1a、161-1b之一。
图2A为部分层级160-1的平面图，包括位于内联机结构190的占据面积内的接地区161-1a、161-1b。内联机结构190的占据面积可以与用于导体的通孔(via)尺寸的宽度相近，以及具有比宽度更长的长度。如图2A所示，接地区161-1a在横向上具有宽度200以及在纵向上具有长度201。接地区161-1b在横向上具有宽度202以及在纵向上具有长度203。在图2A所示的实施例中，每一接地区161-1a、161-1b具有矩形剖面。在实施例中，每一接地区161-1a、161-1b的剖面也可以是圆形、椭圆形、方形、矩形或其它不规则形状。
由于层级160-1是最低层级，导体180不需穿过层级160-1至下方层级。因此，在此实例中，层级160-1不具有位于内联机结构190内的开口。
请参照图1，层级160-2位于层级160-1上方。层级160-2包括开口250，开口250位于层级160-1上的接地区161-1a上方。开口250具有远程纵向侧壁251a与近端纵向侧壁251b，远程纵向侧壁251a与近端纵向侧壁251b定义开口250的长度252。开口250的长度252至少等同于下方接地区161-1a的长度201，因此用于接地区161-1a的导体180可以通过层级160-2。
层级160-2亦包括位于接地区161-1b上方的开口255。开口255具有远程纵向侧壁256a与近端纵向侧壁256b，远程纵向侧壁256a与近端纵向侧壁256b定义出开口255的长度257。开口255的长度257至少等同于下方接地区161-1b的长度203，因此用于接地区161-1的导体180可以穿过层级160-2。
层级160-2亦包括分别与开口250、255邻近的第一与第二接地区161-2a、161-2b。第一与第二接地区161-2a、161-2b是层级160-2中用以接触导体180的部分。
图2B为部分层级160-2的平面图，包括第一与第二接地区161-2a、161-2b以及内联机结构190内的开口250、255。
如图2B所示，开口250具有定义长度252的纵向侧壁251a、251b，以及具有定义开口250的宽度254的横向侧壁253a、253b。宽度254至少等同于下方接地区161-1a的宽度200，因此导体180可以通过开口250。
开口255具有定义长度257的纵向侧壁256a、256b，以及具有定义宽度259的横向侧壁258a、258b。宽度259至少等同于下方接地区161-1b的宽度202，因此导体180可以通过开口255。
在图2B的平面图中，每一开口250、255具有矩形剖面。在实施例中，根据用以形成开口250、255的掩模的形状，每一开口250、255的剖面也可以是圆形、椭圆形、方形、矩形或其它不规则形状。
如图2B所示，接地区161-2a邻近开口250且在横向上具有宽度204以及在纵向上具有长度205。接地区161-2b邻近开口255且在横向上具有宽度206以及在纵向上具有长度207。
请参照图1，层级160-3位于层级160-2上方。层级160-3包括开口260，开口260位于层级160-1上的接地区161-1a上方以及层级160-2上的接地区161-2a上方。开口260具有远程纵向侧壁261a与近端纵向侧壁261b，远程纵向侧壁261a与近端纵向侧壁261b定义开口260的长度262。开口260的长度262至少等同于下方接地区161-1a、161-2a的长度201、205的总和，因此用于接地区161-1a、161-2a的导体180可以通过层级160-3。
如图1所示，开口260的远程纵向侧壁261a垂直对准于下方开口250的远程纵向侧壁251a。在接下来所详述的制造实施例中，形成开口的方法可以是使用单一刻蚀掩模的开口与形成于单一刻蚀掩模的开口上的一个额外掩模，以及在无须严苛对准步骤下刻蚀额外掩模的工艺下，而沿着单一刻蚀掩模的周边形成具有远程纵向侧壁(261a、251a、、、)且垂直对准的开口。
层级160-3亦包括开口265，其位于层级160-1上的接地区161-1b上方以及层级160-2上的接地区161-2b上方。开口265具有外侧纵向侧壁266a与内侧纵向侧壁266b，外侧纵向侧壁266a与内侧纵向侧壁266b定义开口265的长度267。开口265的外侧纵向侧壁266a是垂直对准于下方开口255的外侧纵向侧壁256a。
开口265的长度267至少等同于下方接地区161-1b的长度203与下方接地区161-2b的长度207的长度总和，因此用于接地区161-1b、161-2b的导体180可以通过层级160-3。
层级160-3亦包括分别邻近开口260、265的第一与第二接地区161-3a、161-3b。第一与第二接地区161-3a、161-3b是层级160-3用以接触导体180的部分。
图2C为部分层级160-3的平面图，包括第一与第二接地区161-3a、161-3b与位于内联机结构190内的开口260、265。
如图2C所示，开口260具有定义长度262的外侧纵向侧壁261a与内侧纵向侧壁261b，且具有定义开口260的宽度264a、264b的横向侧壁263a、263b。宽度264a至少等同于下方接地区161-1a的宽度200，宽度264b至少等同于下方接地区161-2a的宽度204，因此导体180可以通过开口260。
在所示的实施例中，宽度264a、264b实质上相同。可选地，宽度264a、264b可以不同以配合具有不同宽度的接地区。
开口265具有定义长度267的纵向侧壁266a、266b，且具有定义宽度269a、269b的横向侧壁268a、268b。宽度269a至少等同于下方接地区161-1b的宽度202，且宽度269b至少等同于下方接地区161-2b的宽度206，因此导体180可以通过开口265。
如图2C所示，接地区161-3a邻近开口260，且在横向上具有宽度214及在纵向上具有长度215。接地区161-3b邻近开口265，且在横向上具有宽度216及在纵向上具有长度217。
请参照图1，层级160-4位于层级160-3上方。层级160-4包括开口270，开口270位于层级160-1上的接地区161-1a上方、层级160-2上的接地区161-2a上方以及层级160-3上的接地区161-3a上方。开口270具有纵向侧壁271a、271b，纵向侧壁271a、271b定义开口270的长度272。开口270的长度272至少等同于下方接地区161-1a、161-2a、161-3a的长度201、205、215的总和，因此用于接地区161-1a、161-2a、161-3a的导体180可以通过层级160-4。如图1所示，开口270的远程纵向侧壁271a垂直对准于下方开口260的远程纵向侧壁261a。
层级160-4亦包括开口275，其位于层级160-1上的接地区161-1b上方、层级160-2上的接地区161-2b上方以及层级160-3上的接地区161-3b上方。开口275具有纵向侧壁276a、276b，纵向侧壁276a、276b定义开口275的长度277。开口265的纵向侧壁276a是垂直对准于下方开口265的外侧纵向侧壁266a。
开口275的长度277至少等同于下方接地区161-1b的长度203、下方接地区161-2b的长度207以及下方接地区161-3b的长度217的总和，因此用于接地区161-1b、161-2b、161-3b的导体180可以通过层级160-4。
层级160-4亦包括位于开口270、275之间的接地区161-4。接地区161-4是层级160-4用以接触导体180的部分。在图1中，层级160-4具有一个接地区161-4。可选地，层级160-4可包括一个以上的接地区。
图2D为部分层级160-4的平面图，包括接地区161-4与位于内联机结构190内的开口270、275。
如图2D所示，开口270具有定义长度272的纵向侧壁271a、271b，且具有定义开口270的宽度274a、274b、274c的横向侧壁273a、273b。宽度274a、274b、274c至少等同于下方接地区161-1a、161-2a、161-3a的宽度200、204、214，因此导体180可以通过开口260。
开口275具有定义长度277的纵向侧壁267a、276b，且具有定义宽度279a、279b、279c的横向侧壁278a、278b。宽度279a、279b、279c至少等同于下方接地区161-1b、161-2b、161-3b的宽度202、206、216，因此导体180可以通过开口275。
如图2D所示，接地区161-4位于开口270与开口275之间，且在横向上具有宽度224及在纵向上具有长度225。
请参照图1，开口270、260、250的远程纵向侧壁271a、261a、251a彼此垂直对准，而侧壁271b、261b、251b的水平错位使开口270、260、250具有不同长度。此处，元件或特征为「垂直对准」是指实质上与垂直于横断方向与纵向方向的一假想平面齐平(flush)。此处，词汇「实质上齐平」是指在形成开口的工艺上所能容忍的误差，其中在形成开口时是使用单一刻蚀掩模中的开口与进行多个刻蚀步骤，而这些工艺可能使侧壁在平坦度上有所差异。
如图1所示，开口275、265、255的纵向侧壁276a、266a、256a亦彼此垂直对准。
相似地，各层级的开口的横向侧壁亦彼此垂直对准。请参照图2A至图2D，开口270、260、250的横向侧壁273a、263a、253a彼此垂直对准。此外，横向侧壁273b、263b、253b彼此垂直对准。以开口275、265、255来看，纵向侧壁276a、266a、256a彼此垂直对准，且纵向侧壁276b、266b、256b彼此垂直对准。
在所示的实施例中，各层级160-1至160--4的开口在横向上的宽度实质上相同。可选地，在纵向方向的开口宽度可以改变，举例来说，为了配合具有不同宽度的接地区，纵向方向的开口宽度可以具有阶梯式变化(step-like manner)。
相较于现有技术，本文所述的用于实行内联机结构190的技术能显著地缩小用来接触多个层级160-1至160-4的面积或占据面积。因此，在实行各层级160-1至160-4中的存储器电路时能获得更大的空间。如此一来，相较于现有技术，上层级中的每一位能具有较高的存储器密度与较低的成本。
如图1的剖面所示，内联机结构190内的开口使层级160-4上的接地区161-4的两侧层级具有与阶梯相似的图案。也就是说，每一层级的两个开口对称于与纵向及横向均垂直的轴，以及每一层级的两个接地区亦对称于此轴。此处，词汇「对称」是指在形成开口的工艺上所能容忍的误差，其中在形成开口时是使用单一刻蚀掩模中的开口与进行多个刻蚀步骤，而这些工艺可能使开口的尺寸有所差异。
在其它实施例中，其中每一层级包括单一开口与单一接地区，且仅一侧的层级具有与阶梯相似的图案。
在所示的实例中，是绘示四个层级160-1至160-4。更通常而言，此处所述的小型内联机结构可以用于层级0至层级N，其中N至少为2。一般来说，当(i)等于1至N时，层级(i)位于层级(i-1)上方，且具有邻近于层级(i)上的接地区(i)的开口(i)。开口(i)在层级(i-1)上的接地区(i-1)上方延伸，当(i)大于1时，开口(i)在层级(i-1)的邻近开口(i-1)的上方延伸。开口(i)的远程纵向侧壁与层级(i)的开口(i-1)的远程纵向侧壁对准，且开口(i)的近端纵向侧壁定义开口(i)的长度。开口(i)的长度至少等同于接地区(i-1)的长度加上开口(i-1)的长度。当(i)大于1时，开口(i)的横向侧壁与层级(i-1)中的开口(i-1)的横向侧壁对准，以及开口(i)的横向侧壁定义开口(i)的宽度至少等同于接地区(i-1)的宽度。
在其它实施例中也可以使用其它种类的存储单元与结构。可使用的其它种类存储单元的实例包括介电电荷捕获层(dielectric charge trapping)与浮置栅极存储单元。举例来说，在其它实施例中，元件的层级可以是被绝缘材料分隔的平面存储单元阵列，其具有使用薄膜晶体管或相关技术的存取元件而形成于层级内的存取线。此外，本文所述的内联机结构可以应用于其它种类的三维集成电路元件中，其中导体在较小占据面积内延伸至元件的各层级。
图3A为部分三维叠层集成电路元件100的剖面图，包括存储器阵列区110与具有本文所述的内联机结构190的周边区120。
在图3A中，存储器阵列区110可用于一次编程多层级存储单元，如叙述于Lung的美国专利申请号12/430,290中的一次编程多层级存储单元，其由本申请案的受让人所共有且并入本文。本文以描述代表性的集成电路结构为例，其中可使用3D内联机结构。
存储器阵列区110包括存储器存取层112，存储器存取层112包括水平的场效晶体管存取元件131a、131b，其具有位于半导体基底130中的源极区132a、132b与漏极区134a、134b。基底130可能包括硅基体或绝缘层上硅层或其它已知的用以支撑集成电路的现有结构。沟道隔离结构135a、135b位于基底130中。字线140a、140b作为存取元件131a、131b的栅极。接触插塞142a、142b延伸穿过内层介电层144以将漏极区134a、134b耦接至位线150a、150b。
接触垫152a、152b与下方接触窗146a、146b耦接，以对存取晶体管的源极区132a、132b提供连接。接触垫152a、152b与位线150a、150b位于内层介电层154中。
在所示的实例中，层级由各个平坦的导体层所构成，其中导体层的材料例如是掺杂多晶硅。可选地，层级可以不是平坦的叠层材料层，也就是材料层可以在垂直尺寸上具有变化。
绝缘层165-1至165-3使层级160-1至160-4彼此分离。绝缘层166位于层级160-1至160-4与绝缘层165-1至165-3上方。
多个电极柱171a、171b排列在存储单元存取层112的顶部上，且在层级中延伸。在此图式中，第一电极柱171a包括中心导电核170a，中心导电核170a例如是由钨或其它电极材料所制成且被多晶硅外壳172a环绕。层174a形成于多晶硅外壳172a与多个层级160-1至160-4之间，其中层174a包括反熔(anti-fuse)材料或其它可编程存储器材料。在此实例中，层级160-1至160-4包括相当高度掺杂的n型多晶硅，且多晶硅外壳172a包括相当高度掺杂的p型多晶硅。较佳地，多晶硅外壳172a的厚度大于由p-n接面所形成的空乏区的深度。空乏区的深度部分是由形成空乏区的n型与p型多晶硅的相对掺杂浓度所决定。层级160-1至160-4与外壳172a也可以使用非晶硅。此外，亦可使用其它半导体材料。
第一电极柱171a耦接至接触垫152a。第二电极柱171b包括导电核170b、多晶硅外壳172b，以及反熔丝材料层174b耦接至接触垫152b。
多个层级160-1至160-4与柱171a、171b之间的接口区域包括存储器构件(element)，所述存储器构件包括具有整流器的可编程元件，将在下文中详述。
在原生状态(native state)时，柱171a的反熔丝材料层174a具有高阻抗，其中反熔丝材料可能是二氧化硅、氮氧化硅或其它硅氧化物。可以使用其它反熔丝材料，诸如氮化硅。在将适当的电压施加至字线140、位线150以及多个层级160-1至160-4以进行编程后，反熔丝材料层174a会故障，且位于与对应层级邻近的反熔丝材料内的主动区可能处于低阻抗状态。
如图3A所示，层级160-1至160-4的多个导体层延伸至周边区120，周边区120具有用于层级160-1至160-4的支撑电路与导体180。周边区120可以使用多种元件，以支撑译码逻辑与集成电路100上的其它电路。
导体180排列于内联机结构190内，以接触各层级160-1至160-4上的接地区。如同接下来所详述的，用于每一特定层级160-1至160-4的导体180延伸通过上方层级的开口至包括导电内连导线185的线路层。导电内连导线185提供层级160-1至160-4与周边区120的译码电路之间的内联机。
如图3A中的虚线所示，接触不同层级160-1至160-4的导体180在纵向上排列，所述纵向是指在图3A所示的剖面内与外延伸的方向。
图3B为图3A的内联机结构190沿线图3B-图3B的纵向剖面图，显示如图1所示的内联机结构190。如图3B所示，用于每一特定层级的导体180延伸通过上方层级的开口，以接触接地区。
所绘示的实例是以四个层级160-1至160-4为例。一般来说，本文所述的小型内联机结构可以应用于具有层级0至N的结构，其中N至少为2。
在其它实施例中也可以使用其它种类的存储单元与结构。举例来说，在其它实施例中，元件的层级可以是被绝缘材料分隔的平面存储单元阵列，其具有使用薄膜晶体管或相关技术的存取元件而形成于层级内的存取线。此外，本文所述的内联机结构可以应用于其它种类的三维集成电路元件中，其中导体在较小占据面积内延伸至元件的各层级。
在图3A至图3B中，所绘示的是单一内联机结构190。多个内联机结构可以排列在元件中的各个位置，诸如环绕存储器阵列区110，以提供较平均的电力分布(power distribution)。图4为一实施例的元件100的上视布局，元件100包括两列内联机结构，此两列内联机结构包括在阵列的两侧上的周边区120中的区域190-1、190-2内的列。图5为一实施例的上视布局，其包括在阵列的四边上的周边区120中的四列内联机结构，包括列190-1、190-2、190-3、190-4。举例来说，阵列尺寸包括排成1000列与1000行的存储单元，且具有10个层级，其中定义出字线宽度与位线宽度的为特征尺寸F，其中位于层级上的接地区的尺寸约为F，接着可看出一个内联机结构所占据的区域的长度约为层级数的倍数的2F或20F，而每条字线的线宽约为2F或更大，使阵列的宽度约为2000F。因此，由此实例可知，根据阵列宽度可在诸如列190-3的列中形成约100个内联机结构，且根据阵列长度可在诸如列190-1的列中形成相似数目的内联机结构。
在其它实施例中，除了周边区120具有内联机结构以外，存储器阵列区110中也可以具有一或多个内联机结构，或者是以存储器阵列区110中的内联机结构取代周边区120中的内联机结构。此外，内联机结构可能在对角方向上或任何其它方向延伸，而限制于平行于存储器阵列区110的边缘。
图6为存储器元件的局部示意图，此存储器元件包括本文所述的内联机结构。第一电极柱171a耦接至由位线150a与字线140a所选取的存取晶体管131a。多个存储器构件544-1至544-4连接至柱171a。每一存储器构件包括与整流器549串联的可编程构件548。即使将反熔丝材料层配置在p-n接面处，此列的排列方式代表图3A至图3B所示的结构。以记号来代表可编程构件548，此记号通常用来代表反熔丝。然而，可以理解的是也可以使用其它种类的可编程阻抗材料与结构。
此外，在本实施例中是以位于导电板(plane)与电极柱中的多晶硅之间的p-n接面作为整流器549，但也可以使用其它整流器。举例来说，整流器可以是基于硅化锗的固态电解质或其它合适材料的整流器。请参照美国专利第7,382,647号中所述的其它代表性固态电解材料。
每一存储器构件544-1至544-4耦接至对应的导电层级160-1至160-4。层级160-1至160-4通过通孔导体180与内连导线185而耦接至平面译码器(plane decoder)546。平面译码器546响应地址(addresses)以提供电压(诸如接地电压547)至被选取的层级，因此存储器构件的整流器会被施加正向偏压(forward biased)与导通，以及提供电压至未被选取的层级或使未被选取的层级为浮置状态，因此存储器构件的整流器会被施加反向偏压(reversed biased)与未导通。
图7为集成电路元件300的简化方块图，其包括具有本文所述的内联机结构的3D存储器阵列360。列译码器361耦接至多个字线140，且沿存储器阵列360中的列而配置。行译码器363耦接至沿存储器阵列360中的行而配置的多个位线150，以用于自阵列360中的存储单元读取数据并对其进行编程。平面译码器546经由导体180与内连导线185耦接至存储器阵列360中的多个层级160-1至160-4。地址施加至总线365，而传送至行译码器363、列译码器361以及平面译码器546。区块366中的感测放大器及数据输入结构在此实例中经由数据总线367耦接至行译码器363。数据经由数据输入线371自集成电路300上的输入/输出端供应至区块366中的数据输入结构。在所说明的实施例中，集成电路300上包含其它电路374，诸如通用处理器或特殊应用电路，或提供芯片上***(system-on-a-chip)功能性的模块的组合。数据经由数据输出线372自区块366中的感测放大器供应至集成电路300上的输入/输出端，或供应至集成电路300内部或外部的其它数据目的地。
在此实例中使用偏压配置状态机369构建的控制器控制经由区块368中的电压源产生或提供的偏压配置供电电压(诸如读取及编程电压)的施加。可使用此项技术中已知的特殊用途逻辑电路来构建所述控制器。在替代实施例中，控制器包括可在同一集成电路上构建的通用处理器，其执行计算机程序以控制元件的操作。在又一些实施例中，特殊用途逻辑电路与通用处理器的组合可用于构建所述控制器。
图8A至图15为制造如本文所述的具有相当小的占据面积的内联机结构的步骤流程图。
图8A与图8C为制造流程的第一步骤的剖面图，以及图8B为制造流程的第一步骤的上视图。为了达到此应用的目的，第一步骤为于所提供的存储单元存取层112上方形成多个层级160-1至160-4。在此实施例中，以Lung共有的美国专利申请号12/430,290所述的工艺来形成图8A至8C所示的结构，其中美国专利申请号12/430,290的内容并入本文中。
在其它实施例中，根据本文所述的内联机结构所应用的元件，层级可以所属领域所知的标准工艺来形成且可能包括诸如晶体管与二极管等存取元件、字线、位线以及源极线、导电插塞以及位于基底内的掺杂区。
如同前文所述，在其它实施例中，也可以在存储器阵列区110中使用其它种类的存储单元与结构。
接着，在图8A至图8C所示的结构上形成具有开口810的第一掩模800，以形成分别由图9A与图9B的上视图与剖面图所示的结构。第一掩模800可以通过沉积用以形成第一掩模800的层、以及使用光刻技术来图案化层，以形成开口810。第一掩模800可以包括诸如氮化硅、氧化硅或氮氧化硅等硬掩模材料。
第一掩模800的开口810环绕由层级160-1至160-4上的接地区所组成的区域的周边。因此，开口810的宽度192至少等同于位于层级160-1至160-4上的接地区的宽度，因此而后所形成的导体180可以通过层级的开口。开口810的长度194至少等同于位于层级160-1至160-4上的接地区的长度的总和，因此而后所形成的导体180可以通过层级的开口。
接着，在图9A至图9B所示的结构上形成第二刻蚀掩模900，其中图9A至图9B所示的结构包括位于其中的开口810，以形成分别由图10A与图10B的上视图与剖面图所示的结构。如图所示，第二刻蚀掩模900的长度910小于开口810的长度194，且第二刻蚀掩模900的宽度至少等同于开口810的宽度192。
在此实施例中，第二刻蚀掩模900包括材料，此材料与第一掩模800的材料之间具有选择刻蚀比，因此在接下来所述的接续程序步骤中，在开口810内的第二掩模900的长度可以选择性地减少。在其它字符中，为了能够缩减第二掩模900的长度，第二掩模900的材料的刻蚀率大于第一掩模800的材料的刻蚀率。举例来说，在第一掩模800包括硬掩模材料的实施例中，第二掩模可以包括光刻胶。
接着，以第一与第二掩模800、900为刻蚀掩模，对图10A与图10B所示的结构进行刻蚀工艺，以形成分别由图11A与图11B的上视图与剖面图所示的结构。刻蚀工艺可以通过使用单一刻蚀化学(single etch chemistry)来执行，举例来说，时间模式刻蚀(timing mode etch)。可选地，也可以使用不同的刻蚀化学来进行刻蚀工艺，以分别刻蚀绝缘层166、层级160-4、绝缘材料165-3以及层级160-3。
刻蚀工艺可以在层级160-4中形成开口1000，以暴露层级160-3的一部分。开口1000位于层级160-1上的接地区161-1a上方。开口1000的长度1002至少等同于接地区161-1a的长度，以及开口1000的宽度1004至少等同于接地区161-1a的宽度。
刻蚀工艺亦于层级160-4中形成开口1010，以暴露层级160-3的一部分。开口1010位于层级160-1上的接地区161-1b上方。开口1010的长度1012至少等同于接地区161-1b的长度，以及开口1010的宽度1014至少等同于接地区161-1b的宽度。
接着，减少掩模900的长度910，以形成具有经缩减的长度1110的掩模1100，以形成分别由图12A与图12B的上视图与剖面图所示的结构。举例来说，在掩模900包括光刻胶的实施例中，例如是可以使用基于Cl2或HBr的化学的反应性离子刻蚀来进行修整(trimmed)。
接着，以第一掩模800与具有较小长度的掩模1100为刻蚀掩模，对图12A与图12B所示的结构进行刻蚀工艺，以形成分别由图13A与图13B的上视图与剖面图所示的结构。
刻蚀工艺可将开口1000、1010延伸至层级160-3，以暴露层级160-2的下部分。
刻蚀工艺亦可在部分层级160-4中形成开口1200、1210，且由于掩模1100的长度经缩减，因此开口1200、1210不会被掩模1100覆盖，以此暴露部分层级160-3。在邻近开口1000处形成开口1200，且开口1200位于层级160-2上的接地区161-2a上方。开口1200的长度1202至少等同于接地区161-2a的长度，以及开口1200的宽度1204至少等同于接地区161-2a的宽度。
在邻近开口1010处形成开口1210，且开口1210位于层级160-2上的接地区161-2b上方。开口1210的长度1212至少等同于接地区161-2b的长度，以及开口1210的宽度1204至少等同于接地区161-2b的宽度。
接着，减少掩模1100的长度1110，以形成具有经缩减的长度1305的掩模1300。以第一掩模800与掩模1300为刻蚀掩模，以形成分别由图14A与图14B的上视图与剖面图所示的结构。
刻蚀工艺可将开口1000、1010延伸至层级160-2，以暴露层级160-1上的接地区161-1a、161-1b。刻蚀工艺亦可将开口1200、1210延伸至层级160-3，以暴露层级160-2上的接地区161-2a、161-2b。
刻蚀工艺亦可在部分层级160-4中形成开口1310、1320，且由于掩模1300的长度经缩减，因此开口1310、1320不会被掩模1300覆盖，以此暴露层级160-3上的接地区161-3a、161-3b。
在邻近开口1200处形成开口1310。开口1310的长度1312至少等同于接地区161-3a的长度，以及开口1310的宽度1314至少等同于接地区161-3a的宽度。
在邻近开口1210处形成开口1320。开口1320的长度1322至少等同于接地区161-3b的长度，以及开口1320的宽度1324至少等同于接地区161-3b的宽度。
接着，在图14A与图14B所示的结构上沉积绝缘填充物材料1400且进行诸如化学机械抛光工艺(CMP)等平坦化工艺，以移除掩模800、1300，而形成由图15的剖面图所示的结构。
接着，形成光刻图案，以定义用于导体180而连通接地区的通孔。可以使用反应性离子刻蚀工艺以于绝缘填充物材料1400中形成具有深度与高深宽比的通孔，以提供用于导体180的通孔。在打开通孔后，以钨或其它导电材料填满通孔，以形成导体180。接着进行金属化工艺以形成内连导线185，进而提供导体180与元件上的平面译码电路之间的内联机。最后，进行后段工艺，以完成集成电路，而形成如图3A与图3B所示的结构。
各层级的开口是用来使导体能通过下方层级上的接地区，其形成方法例如是使用单一刻蚀掩模800的开口810来图案化层级，以及以不需要严格对准步骤的工艺来刻蚀额外掩模。因此位于各层级中且具有垂直对准侧壁的开口是以自行对准的方式形成。
在上述的实施例中，掩模800的开口810在平面图中具有矩形的剖面。因此，各层级的开口在横向上具有实质上相同的宽度。可选地，根据各层级的接地区的形状，掩模800的开口的剖面也可以是圆形、椭圆形、方形、矩形或其它不规则形状。
举例来说，为了配合具有不同宽度的接地区，掩模800的开口宽度可以在纵向上改变。图16为掩模800的开口1510的平面图，其中开口1510的宽度在纵向上呈阶梯式变化，因此层级的宽度开口也随之改变。
虽然本发明已以实施例揭露如上，但其并非用以限定本发明，本来领域技术人员在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视权利要求所界定的范围为准。

Claims (10)

1.一种具有内联机结构的三维叠层元件，其特征在于，包括：
包括多个层级的三维结构，包括层级0至N，其中N至少为2，
当(i)等于0至N-1时，其中层级(i)包括在纵向上具有长度以及在横向上具有宽度的接地区(i)，以及
当(i)等于1至N时，其中层级(i)位于层级(i-1)上方且具有开口(i)，以及当(i)等于1至N-1时，所述开口(i)邻近所述层级(i)上的所述接地区(i)，以及当(i)大于1时，所述层级(i)在所述层级(i-1)上的所述接地区(i-1)上方延伸，并在所述层级(i-1)的所述开口(i-1)上方延伸，所述开口(i)具有远程纵向侧壁与近端纵向侧壁，所述开口(i)的所述远程纵向侧壁与所述层级(i-1)中的所述开口(i-1)的所述远程纵向侧壁对准，以及所述开口(i)的所述近端纵向侧壁定义开口(i)的长度，使所述开口(i)的所述长度至少等同于所述接地区(i-1)的长度加上所述开口(i-1)的长度，当(i)大于1时，所述开口(i)的横向侧壁与所述层级(i-1)的所述开口(i-1)的所述横向侧壁对准，以及所述开口(i)的所述横向侧壁定义所述开口(i)在所述接地区(i-1)上方的宽度，使所述开口的所述宽度至少等同于所述接地区(i-1)的宽度；以及
绝缘填充物，位于层级1至N的所述开口中，以及
导体，在所述开口内的所述绝缘填充物中延伸，以接触位于层级0至N-1上的所述接地区。
2.根据权利要求1所述的元件，其特征在于：
当(i)大于1时，所述开口(i)的所述远程纵向侧壁自行对准所述层级(i-1)的所述开口(i-1)的所述远程纵向侧壁；以及
当(i)大于1时，所述开口(i)的所述横向侧壁自行对准所述层级(i-1)的所述开口(i-1)的所述横向侧壁。
3.根据权利要求1所述的元件，其特征在于，所述多个层级中的层级包括导体层。
4.根据权利要求1所述的元件，其特征在于，更包括位于所述多个层级上方的线路层，所述线路层包括与所述导体接触的导线。
5.根据权利要求4所述的元件，其特征在于，所述导线将所述多个层级耦接至译码电路。
6.根据权利要求1所述的元件，其特征在于，所述多个层级中的层级包括各个存储单元阵列。
7.根据权利要求1所述的元件，其特征在于：
当(i)等于0至N-1时，层级(i)包括用以接触导体的额外接地区(i)；以及
当(i)等于1至N时，层级(i)具有额外开口(i)，且当(i)等于1至N-1时，所述额外开口(i)邻近层级(i)上的所述额外接地区(i)，以及层级(i)在层级(i-1)上的所述额外接地区(i-1)上方延伸，以及当(i)大于1时，层级(i)在层级(i-1)中的所述额外开口(i-1)上方延伸。
8.根据权利要求7所述的元件，其特征在于，当(i)等于1至N-1时，所述接地区(i)与所述额外接地区(i)对称于与所述纵向及所述横向均平行的轴，以及所述开口(i)与所述额外开口(i)对称于所述轴。
9.一种制造具有内联机结构的三维叠层元件的方法，其特征在于，包括：
形成包括多个层级的三维结构，所述多个层级包括层级0至N，其中N至少为2，
当(i)等于1至N时，其中层级(i)位于层级(i-1)上方，以及
当(i)等于0至N-1时，其中层级(i)包括在纵向上具有长度以及在横向上具有宽度的接地区(i)；
形成具有开口的第一掩模，所述开口位于所述多个层级上的所述接地区上方，当(i)等于0至N-1时，所述第一掩模的所述开口在纵向上的长度至少等同于所述接地区(i)的所述长度的总和，以及当(i)等于0至N-1时，所述第一掩模的所述开口的位于层级(i)上的接地区(i)上方的宽度至少等同于层级(i)上的所述接地区(i)的所述宽度；
在所述第一掩模的所述开口上方形成第二掩模，所述第二掩模在纵向上的长度小于所述第一掩模的所述开口的所述长度，以及所述第二掩模在横向上的宽度至少等同于所述第一掩模的所述开口的所述宽度；以及
重复下列步骤，其中(j)等于0至N-1：
以所述第一与第二掩模为刻蚀掩模进行刻蚀，以此形成开口，所述开口位于层级(j)上的所述接地区(j)上方；以及
以层级(j+1)上的所述接地区(j+1)的所述长度来缩减所述第二掩模在所述第一掩模的所述开口中的所述长度；
增加j，并对小于或等于N-1的j重复所述刻蚀与所述缩减；
在层级1至N的所述开口内形成绝缘填充物材料；以及
形成在所述开口内的所述绝缘填充物中延伸的导体，以接触位于层级0至N-1上的所述接地区。
10.一种制造元件的方法，其特征在于，包括：
形成多个层级，所述多个层级分别具有接地区，所述接地区分别在纵向上具有长度以及分别在横向上具有宽度，其中形成所述多个层级包括形成第一层级、形成位于所述第一层级上方的第二层级以及形成位于所述第二层级上方的第三层级；
形成位于所述多个层级上方的第一掩模，所述第一掩模具有开口，所述开口在纵向上具有长度以及在横向上具有宽度，所述第一掩模的所述开口的所述长度至少等同于所述第一、第二以及第三层级上的所述接地区的所述长度的总和，以及位于所述多个层级中的特定层级上的所述接地区上方的所述第一掩模的所述开口的所述宽度至少等同于所述特定层级上的所述接地区的所述宽度；
在所述第一掩模的所述开口上方形成第二掩模，所述第二掩模在纵向上的长度小于所述第一掩模的所述开口的所述长度，以及所述第二掩模在横向上的宽度至少等同于所述第一掩模的所述开口的所述宽度；
以所述第一与第二掩模为刻蚀掩模对所述第三层级进行刻蚀，以此于第三层级中形成第一开口，所述第一开口位于所述第一层级上的所述接地区上方，所述第一开口的宽度至少等同于所述第一层级上的所述接地区的所述宽度，以及所述第一开口的长度至少等同于所述第一层级上的所述接地区的所述长度；
缩减位于所述第一掩模的所述开口内的所述第二掩模的所述长度，以形成第三掩模；
以所述第一与第三掩模为刻蚀掩模对所述第二与第三层级进行刻蚀，使所述第一开口延伸于所述第二层级中，以及在所述第三层级中形成邻近所述第一开口的第二开口，所述第二开口位于所述第二层级上的所述接地区上方，所述第二开口的宽度至少等同于所述第二层级上的所述接地区的所述宽度，以及所述第二开口的长度至少等同于所述第二层级上的所述接地区的所述长度；以及
形成延伸于所述第一与第二开口中的导体，以接触所述第一与第二层级上的所述接地区。
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