CN102074548B - 一种电路布局结构 - Google Patents

Abstract

本发明揭示一种电路布局结构，包含环绕金属内连线的金属层间介电层与位于切割道中的金属图形。切割道邻近此金属层间介电层与此金属内连线，而且金属内连线或金属图形被适当地隔离以减低电容效应。

Description

一种电路布局结构

技术领域

本发明涉及一种电路布局结构。特定言之，本发明涉及一种特殊的电路布局结构。在此等电路布局结构中，被金属层间介电层所围绕的金属内连线与位于切割道中的金属图形被适当地隔离，以减低不良的电容效应。

背景技术

在半导体元件的制造过程中，经常要使用蚀刻工艺以在预定的材料层中建立预定的图形。图1-图3例示在已知技术中，使用的传统蚀刻程序以在预定的材料层中建立预定图形的过程。首先，请参考图1，提供晶片100。晶片100上方已经预先建立有多层的材料层。例如，层间介电层110位于硅基材101上，而金属接触插塞(contact plug)111，则位于层间介电层110中并为层间介电层110所包围。金属层间介电层120则位于金属接触插塞111上方，并覆盖层间介电层110。蚀刻掩模130则形成在金属层间介电层120上方，并具有预定图案131。蚀刻掩模130可为复合材料层的导电掩模，例如含有氮化钛的金属掩模与四乙氧基硅烷(Tetraethoxysilane，TEOS)及/或低介电常数材料...等等的复合材料层。

其次，请参考图2，使用适当的蚀刻剂在等离子体环境下来蚀刻下方的金属层间介电层120，好将预定图案131向下转移至金属层间介电层120中形成用来定义金属导线的沟槽121，并暴露出位于层间介电层110中的金属接触插塞111，如图2所示。此等蚀刻程序所形成的沟槽121可以用来形成金属接触插塞111的电连接。

但是，发明人观察到并非所有的沟槽121都可以顺利的暴露出位于层间介电层110中的金属接触插塞111，如图3所示。有些区域，有些带有电荷的蚀刻残留物113，例如高分子化合物，无法在适当的蚀刻剂与等离子体环境下离开沟槽121，因此沟槽121中便堆积了过多的蚀刻残留物113。过多的蚀刻残留物113阻塞了沟槽121的底部，使得位于层间介电层110中的金属接触插塞111无法暴露出来，造成了瞎窗(opening fail)的结果。

发明人推测过多的蚀刻残留物113堆积的原因之一是，在进行蚀刻步骤时，常常使用静电装置(图未示)来固定晶片100。由于静电装置所产生的静电，便很有可能透过基材101诱导导电的金属掩模130，例如氮化钛掩模，与诱导位于切割道103中的金属图形114，而形成一个不利的电容，进而吸引过多带有电荷的蚀刻残留物堆积在芯片区102的沟槽121底部中，进而无法暴露其下方的金属接触插塞111，更无法有效形成电连接。

于是仍然需要一种新颖的电路布局结构，特别是当金属内连线邻近安排有金属图形的切割道时，更要避免过多的蚀刻残留物会阻塞了沟槽而无法暴露出下方的金属接触插塞的潜在问题，以提高蚀刻步骤的良率。

发明内容

本发明即在提出一种新颖的电路布局结构，能够避免过多的蚀刻残留物阻塞在沟槽中，使得下方的金属接触插塞难以暴露出来的困难，尤其是当金属掩模邻近安排有金属图形的切割道时，可以避免过多的蚀刻残留物阻塞在将要形成金属内连线的沟槽中，使得金属内连线与下方的金属接触难以形成电连接的问题。

本发明首先提出一种电路布局结构，包含金属内连线、金属层间介电层、切割道以及金属图形。金属层间介电层环绕金属内连线，使得在给定区域内，金属层间介电层的面积大于金属内连线面积的9倍。同时，金属图形位于切割道中且邻近金属层间介电层与金属内连线，使得切割道距离金属内连线超过250微米。

本发明其次提出一种电路布局结构，包含金属内连线、金属层间介电层、切割道以及金属图形。金属层间介电层环绕金属内连线，使得在给定区域内，金属层间介电层的面积大于金属内连线面积的9倍。同时，金属图形位于切割道中，而金属图形位于邻近金属层间介电层与金属内连线的给定区域内，金属图形的面积小于给定区域面积的1/4倍。

本发明又再提出一种电路布局结构，包含基材、浅沟槽隔离、金属图形、切割道以及层间介电层。浅沟槽隔离位于基材中，又位于切割道中的金属图形则直接位于浅沟槽隔离上，使得层间介电层位于基材上并环绕金属图形。

本发明所提出的多种电路布局结构，均能适当地隔离被金属层间介电层所围绕的金属内连线区域与位于切割道中的金属图形，所以可以有效地降低金属掩模与邻近的金属图形间的电容效应。

附图说明

图1-图3例示在已知技术中，使用的传统蚀刻工艺以在预定的材料层中建立预定图形的过程。

图4A例示本发明电路布局结构的第一实施例的剖视图。

图4B例示本发明电路布局结构的第一实施例的俯视图。

图4C例示本发明电路布局结构的第一实施例的蚀刻时结构的剖视图。

图5A例示本发明电路布局结构的第二实施例的剖视图。

图5B例示本发明电路布局结构的第二实施例的俯视图。

图5C例示本发明电路布局结构的第二实施例的蚀刻时结构的剖视图。

图6例示本发明电路布局结构的第三实施例的剖视图。

附图标记说明

100：晶片

101：基材

102：芯片区

103：切割道

110：层间介电层

111：金属图形

121：接触窗

113：蚀刻残留物

114：金属图形

120：金属层间介电层

130：蚀刻掩模

131：预定图案

200/300/400：电路布局结构

201/301/401：基材

210/310/410：层间介电层

220/320/420：金属接触

230/330/430：切割道

240340/440：金属图形

250/350/450：金属层间介电层

251/351/451：金属内连线

252/352：金属掩模

253/353：沟槽

260/360/370：给定区域

280/380/480：芯片区

354：伪环

402：浅沟槽隔离

具体实施方式

本发明提供多种新颖的电路布局结构。在本发明所提供的电路布局结构中，可以适当地隔离金属掩模与位于切割道中的金属图形，好降低金属掩模与金属图形间的电荷感应。因此可以避免在蚀刻步骤中，过多的蚀刻残留物阻塞在沟槽中，妨碍蚀刻工艺进行，使得下方的金属接触插塞难以暴露出来的困难。尤其是当金属掩模邻近安排有金属图形的切割道时，不会有过多的蚀刻残留物阻塞在制备金属内连线的金属层间介电层的沟槽中，因而能有效避免了金属内连线与下方的金属接触插塞难以形成电连接的问题。

图4A例示本发明电路布局结构的第一实施例的剖视图。在本发明第一实施例中，电路布局结构200包含基材201、层间介电层(ILD)210、金属接触插塞220、切割道230、金属图形240、金属层间介电层(IMD)250以及金属内连线251。基材201可以为半导体基材，例如硅。金属内连线251可以为镶嵌图案，例如单镶嵌图案或是双镶嵌图案，并为金属层间介电层250所环绕。

在电路布局结构200中，切割道230之中具有金属图形240。层间介电层210位于基材210上，并围绕金属图形240。金属图形240可以包含金属，特别是钨。另外，层间介电层210与位于层间介电层210上的金属层间介电层250可以分别包含一种或多种的介电材料，例如氧化硅、氮氧化硅、氮化硅、四乙氧基硅烷与低介电常数材料，等等。

金属图形240的位置虽然位于切割道230之中，但是邻近层间介电层210与金属内连线251。本发明电路布局结构设置较少的金属内连线，举例而言，如图4B所示，在给定区域260内，金属层间介电层250的面积大于金属内连线251面积的9倍以上，金属内连线251只占给定区域260的10％以下，在此情况下，若是使用传统的蚀刻方式，所使用的导电掩模(图未示)的面积极大，造成导电掩模与金属图形240间发生严重的电容效应，进而使得蚀刻时蚀刻残留物阻塞。

因此，为解决电容效应问题，本发明电路布局结构的特征之一在于，安排金属内连线251，使得金属内连线251离切割道230的距离d至少为250微米。如此一来，足够大的距离使得蚀刻时的沟槽，即图4A的金属内连线251被电容效应影响的可能会减到最小。

分析结果显示，如图4C所示，如果蚀刻时的金属掩模252位于邻近切割道230的芯片区280，而切割道230中邻近金属掩模252附近的位置有金属图形240，特别是大块或群聚数量高的钨，因为距离d至少为250微米的结构设计，降低了电荷感应，所以不会在沟槽253底部中堆积了过多的蚀刻残留物，而可以暴露出位于层间介电层210中的金属接触插塞220的结果。

本发明其次提出另一种电路布局结构。图5A例示本发明电路布局结构的第二实施例的剖视图。在本发明第二实施例中，电路布局结构300包含基材301、层间介电层(ILD)310、金属接触插塞320、切割道330、金属图形340、金属层间介电层(IMD)350以及金属内连线351。基材301可以为半导体基材，例如硅。金属内连线351可以为镶嵌结构，例如单镶嵌图案或是双镶嵌图案，而金属层间介电层350为所环绕。

在电路布局结构300里，切割道330的中有金属图形340。层间介电层310则分别围绕金属接触插塞320与金属图形340。金属图形340可以包含金属，特别是钨。另外，层间介电层310与金属层间介电层350可以分别包含一种或多种的介电材料，例如氧化硅、氮氧化硅、氮化硅、四乙氧基硅烷与低介电常数材料，等等。

还有，请参考图5B，例示本发明电路布局结构的第二实施例的俯视图。金属层间介电350环绕金属内连线351。金属内连线351就是使用导电掩模(图未示)蚀刻金属层间介电350步骤加上沉积金属以及平坦化步骤所形成的图案化金属层。金属内连线层351具有弯折的形状。金属图形340的位置位于切割道330之中，而且部分的金属图形340有可能会邻近金属层间介电350与金属内连线351。本发明电路布局结构设置较少的金属内连线，举例而言，如图5B所示，在给定区域360内，金属层间介电层350的面积大于金属内连线351面积的9倍以上，金属内连线351只占给定区域360的10％以下，在此情况下，若是使用传统的蚀刻方式，所使用的导电掩模的面积极大，将造成导电掩模与金属图形340间的发生严重的电容效应，进而使得蚀刻时蚀刻残留物阻塞。

因此，本发明电路布局结构采取降低金属图形340所占面积的方式，来减低电容效应，如图5B所示，在给定区域370内又邻近金属层间介电层350与金属内连线351的金属图形340，金属图形340的面积远小于给定区域370的面积。如此一来，给定区域370中便没有过多的金属图形340会与邻近的金属掩模(图未示)产生不良的电容效应。优选地，金属图形340的面积小于或等于给定区域370面积的1/4倍。所谓的给定区域370，是指包含有金属图形340的预定区域。给定区域370优选者为矩形。

分析结果显示，如图5C所示，如果蚀刻时的金属掩模352位于邻近切割道330的芯片区380，而切割道330中邻近金属掩模352附近的位置有金属图形340，可能是因为前述的电容效应最为明显，所以最容易在沟槽353底部堆积过多的蚀刻残留物。但是本发明结构设计，不会有这样的问题，层间介电层310中的金属接触320可以暴露出来。视情况需要，切割道330中的金属掩模352还可以设计有伪环(dummy ring)354，来减低前述的电容效应。

金属图形340可以是任何会位于切割道330中的金属图形，通常由金属所形成。例如金属图形340可以是用于接触对准的记号(contact alignmentmark)、接触记号(contact AIM mark)、光学记号(SCM mark)、AA标志(activearea box logo)、CD条标志(critical dimension bar logo)或是其他金属制的图形，例如十字记号，等等。以上的多种图形可以使用不同的方式来减少总面积。

例如，接触对准的记号(contact alignment mark)在数量上众多，例如，9个记号时，就可以适当地减少记号的数量，例如从9个减少至7个，而在不影响功能的前提下，来减少记号的总面积，或是完全移除之。另一方面，对于AA标志或是CD条标志，可以减小字型，或是以点状图形来取代实心图形的方式来减少总面积。还有，像是十字记号，则可以使用空心图形来取代实心图形，来减少总面积。换句话说，只要是在不影响功能的前提下，可以使用多种不同的可能方法来减少记号的总面积。

本发明又提出另一种电路布局结构。图6例示本发明电路布局结构的第三实施例的剖视图。在本发明第三实施例中，电路布局结构400包含基材401、浅沟槽隔离402、层间介电层410、金属接触插塞420、切割道430、金属图形440、金属层间介电层450以及金属内连线451。基材401可以为半导体基材，例如硅。

在电路布局结构400里，浅沟槽隔离402位于基材401之中。另外，电路布局结构400里还有切割道430，使得切割道430之中有金属图形440。金属图形440即直接位于浅沟槽隔离402上。金属图形440可以包含金属，特别是钨。层间介电层410则位于基材401之上，并分别包围金属图形440与金属接触插塞420。可以使用已知的步骤来建立浅沟槽隔离402，而只需修改用来建立浅沟槽隔离402的光掩模图案即可，这使得本发明电路布局结构400与传统的半导体工艺相容。

金属内连线451即位于层间介电层410上，并邻近金属图形440。金属内连线451还会被同样位于层间介电层410上的金属层间介电层450所环绕。金属内连线451与金属层间介电层450可能还会一起形成镶嵌结构，例如单镶嵌图案或是双镶嵌图案。

层间介电层410与金属层间介电层450可以分别包含一种或多种的介电材料，例如氧化硅、氮氧化硅、氮化硅、四乙氧基硅烷与低介电常数材料，等等。位于基材401与金属内连线451之间则是金属接触插塞420。金属接触插塞420会直接接触金属内连线451。

分析结果显示，如果金属层间介电层450中的金属内连线451位于邻近切割道430的芯片区480，而切割道430中邻近金属内连线451附近的位置有金属图形440，可能是因为前述的电容效应最为明显，而造成了位于层间介电层410中的金属接触插塞420无法暴露出的结果。

此外，在进行蚀刻步骤时，常常使用静电装置(图未示)来固定晶片。由于静电装置所产生的静电，便很有可能透过基材401诱导导电掩模(图未示)，与位于切割道430之中的金属图形440形成一个不利的电容，进而吸引过多带有电荷的蚀刻残留物堆积在沟槽(图未示)中。由于本发明的金属图形440直接位于浅沟槽隔离402上，浅沟槽隔离402即会隔离基材401与金属图形440，使得金属图形440不容易被基材401诱导。

如此一来，由于浅沟槽隔离402的电性隔绝，导电掩模(图未示)，与位于切割道430之中的金属图形440便不容易形成电容。即使导电光掩模(图未示)与金属图形440形成电容，也因为浅沟槽隔离402的厚度，所产生的电容效应亦相对很小。

本发明提供多种能够减低金属内连线与邻近的金属图形间电容效应的电路布局结构。本发明电路布局结构具有增加蚀刻良率，避免蚀刻残留物堆积，造成瞎窗的优点。

以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的等同变化与修饰，皆应属本发明的涵盖范围。

Claims (8)

1.一种电路布局结构，包含：

金属内连线；

金属层间介电层，环绕该金属内连线，其中在仅包含该金属内连线和该金属层间介电层的给定区域内，该金属层间介电层的面积大于该金属内连线区域面积的9倍；

切割道，距离该金属内连线超过250微米；以及

金属图形，位于该切割道中且邻近该金属层间介电层与该金属内连线。

2.如权利要求1的电路布局结构，其具有镶嵌结构。

3.一种电路布局结构，包含：

金属内连线；

金属层间介电层，环绕该金属内连线，其中在仅包含该金属内连线和该金属层间介电层的第一给定区域内，该金属层间介电层的面积大于该金属内连线面积的9倍；

切割道，邻近该金属层间介电层与该金属内连线；

第二给定区域位于该切割道中且邻近该金属层间介电层与该金属内连线，其中该第一给定区域和该第二给定区域不重叠；以及

金属图形，位于该第二给定区域内，且该金属图形的面积小于该第二给定区域的1/4倍。

4.如权利要求3的电路布局结构，其具有镶嵌结构。

5.如权利要求3的电路布局结构，其中该金属内连线具有弯曲形状。

6.如权利要求3的电路布局结构，其中该金属图形包含空心图形。

7.如权利要求3的电路布局结构，其中该金属图形包含点状图形。

8.如权利要求3的电路布局结构，其中该第二给定区域呈矩形。