CN102054844B - 非易失性存储器及其制造方法 - Google Patents
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Abstract
本发明公开了一种非易失性存储器及其制造方法。该非易失性存储元件包括基底、介电层、浮置栅、源极与漏极区、沟道区以及掺杂层。基底包括为第一区与第二区，第二区的基底具有凹凸表面。介电层位于第一区的基底上，并位于第二区的基底上，覆盖于凹凸表面上。浮置栅位于第一区的介电层上并连续延伸至第二区的介电层上。源极与漏极区位于第一区的浮置栅两侧的基底之中。沟道区位于源极与漏极区之间的基底中。掺杂层位于第二区的凹凸表面上或第二区的基底中，做为控制栅。
Description
技术领域
本发明涉及一种存储器及其制造方法，且特别是涉及一种非易失性存储器及其制造方法。
背景技术
非易失性存储器可多次进行数据的存入、读取、抹除等动作，且存入的数据在断电后也不会消失，已广泛应用于电子产品上。
典型的非易失性存储器具有堆叠式栅极结构，其包括位于基底上的浮置栅(Floating Gate)与控制栅(Control Gate)。浮置栅位于控制栅与基底之间，处于浮置状态，没有和任何电路相连接，而控制栅极则位于浮置栅上方，与字线(Word Line)相接。此外，基底和浮置栅之间以及浮置栅和控制栅之间还分别包括隧穿氧化层(Tunneling Oxide Layer)和栅间介电层(Inter-Gate DielectricLayer)。
非易失性存储器中，浮置栅与控制栅之间的耦合面积愈大，耦合比愈高，所能储存的电容量愈大。然而，随着元件不断小型化的需求，元件的尺寸不断缩小，存储器所能储存的电容量相对变小，因此，亟需能提供一种可以缩小布局面积且能提升耦合效能的非易失性存储器及其制造方法。
发明内容
本发明提供一种非易失性存储元件，其可以增加浮置栅与控制栅之间的耦合面积，以提升存储元件的耦合效能。
本发明提供一种非易失性存储元件，其可以在相同的耦合面积下，缩小布局面积。
本发明提供一种非易失性存储元件的制造方法，可以以简单且低成本的工艺增加浮置栅与控制栅之间的耦合面积，提升存储元件的耦合效能。
本发明提供一种非易失性存储元件的制造方法可以缩小布局面积且能提供足够的耦合面积。
本发明提出一种非易失性存储元件，包括基底、介电层、浮置栅、源极与漏极区、沟道区以及掺杂层。基底包括为第一区与第二区，第二区的基底具有凹凸表面。介电层位于第一区的基底上，并位于第二区的基底上，覆盖于凹凸表面上。浮置栅位于第一区的介电层上并连续延伸至第二区的介电层上。源极与漏极区位于第一区的浮置栅两侧的基底之中。沟道区位于源极与漏极区之间的基底中。掺杂层位于第二区的凹凸表面上或基底中，做为控制栅。
依照本发明实施例所述的非易失性存储元件中，上述基底具有多个沟槽，使得上述第二区的上述基底具有上述凹凸表面。
依照本发明实施例所述的非易失性存储元件中，上述掺杂层包括掺杂的选择性外延层，位于上述凹凸表面上。
依照本发明实施例所述的非易失性存储元件中，上述掺杂的选择性外延层为掺杂的单晶硅外延层或掺杂的半球型硅晶粒(Hemispherical SiliconGrains，HSG)层。
依照本发明实施例所述的非易失性存储元件中，上述掺杂层包括掺杂区，位于上述第二区的上述基底中。
依照本发明实施例所述的非易失性存储元件还包括隔离结构，位于上述第一区与上述第二区之间的上述基底中。
依照本发明实施例所述的非易失性存储元件中，上述隔离结构为浅沟槽隔离结构或场氧化层(FOX)。
依照本发明实施例所述的非易失性存储元件中，上述基底为块状基底(Bulk Substrate)或绝缘体上硅基底(SOI)。
依照本发明实施例所述的非易失性存储元件中，上述浮置栅的材料包括掺杂的多晶硅或多晶硅化金属层(Polycide Layer)。
本发明又提出一种非易失性存储元件的制造方法，包括提供基底，此基底包括第一区与第二区。接着，在第二区的基底上形成凹凸表面。之后，在第二区的基底中形成掺杂层，此掺杂层做为控制栅。其后，在第一区的基底上以及第二区的基底的凹凸表面上形成介电层。继之，在介电层上形成浮置栅，浮置栅从第一区延伸至第二区。之后，在第一区的浮置栅两侧的基底之中形成二源极与漏极区。
依照本发明实施例所述，上述非易失性存储元件的制造方法中，形成上述凹凸表面的方法包括在上述基底中形成多个沟槽。
依照本发明实施例所述，上述非易失性存储元件的制造方法中，形成上述沟槽的方法包括于上述第一区与上述第二区的上述基底中形成第一隔离结构，并于上述第二区的上述基底中形成多个第二隔离结构，之后，移除各上述第二隔离结构中的绝缘材料，以形成上述沟槽。
依照本发明实施例所述，上述非易失性存储元件的制造方法中，上述第一隔离结构与上述第二隔离结构的形成方法包括浅沟槽隔离法。
依照本发明实施例所述，上述非易失性存储元件的制造方法中，上述第一隔离结构与上述第二隔离结构的形成方法包括场氧化法。
依照本发明实施例所述，上述非易失性存储元件的制造方法中，在移除上述第二隔离结构中的绝缘材料之前，还包括在上述基底上形成掩模层，此掩模层具有开口，裸露出上述第二区的基底与上述第二隔离结构，且在移除上述第二隔离结构中的绝缘材料之后，还包括移除上述掩模层。
依照本发明实施例所述，上述非易失性存储元件的制造方法中，形成上述掺杂层的步骤是在形成上述掩模层之后以及移除上述掩模层之前进行。
依照本发明实施例所述，上述非易失性存储元件的制造方法中，形成上述掺杂层的方法包括以上述掩模层为掩模，进行原位(in-situ)掺杂选择区域外延成长工艺，以在上述第一区的基底上形成掺杂的单晶硅外延层。
依照本发明实施例所述，上述非易失性存储元件的制造方法中，形成上述掺杂层的方法包括以上述掩模层为掩模，进行原位掺杂选择性外延成长工艺，以在上述第一区的基底上形成掺杂的半球型硅晶粒层。
依照本发明实施例所述，上述非易失性存储元件的制造方法中，形成上述掺杂层的方法包括以上述掩模层为掩模，进行离子注入工艺，在上述第一区的基底中形成掺杂区。
依照本发明实施例所述，上述非易失性存储元件的制造方法中，上述浮置栅的材料包括掺杂多晶硅或多晶硅化金属层。
本发明透过凹凸表面的形成来增加浮置栅与控制栅之间的耦合面积，因此，通过此方法可以提升存储元件的耦合效能，并可以在相同的耦合面积下，缩小布局面积。此外，由于沟槽可以在制作隔离结构时同时形成，且整个工艺并不需额外增加光掩模，因此，其工艺简单且成本低。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
图1A至1E是依照本发明实施例所绘示的一种非易失性存储元件的制造方法的剖面示意图。
图2A至2E是依照本发明实施例所绘示的另一种非易失性存储元件的制造方法的剖面示意图。
附图标记说明
10：基底
12：垫氧化层
14：氮化硅层
16：掩模层
18、19、20：沟槽
21：凹凸表面
22：绝缘层
24、25、26：隔离结构
28、40：掩模层
30：开口
32：掺杂层
34：离子注入工艺
36：介电层
38：导电层
39：浮置栅
42、44：源极与漏极区
46：沟道区
100、200：区
θ：夹角
具体实施方式
图1E是依照本发明实施例所绘示的一种非易失性存储元件的剖面示意图。图2E是依照本发明另一实施例所绘示的一种非易失性存储元件的剖面示意图。
请参照图1E与2E，本发明实施例的非易失性存储元件包括基底10、介电层36、浮置栅39、源极与漏极区42与44、沟道区46与掺杂层32。基底10例如是块状基底如硅基底，或例如是绝缘体上硅基底(SOI)。基底10包括第一区100与第二区200。第一区100与第二区200之间以隔离结构24隔开。隔离结构24例如是浅沟槽隔离(STI)结构或是场氧化层(FOX)。第一区100为具有平坦表面的基底10；第二区200的基底10具有多个沟槽19、20，使得第二区200的基底10具有凹凸表面21。在本发明中第二区200的基底100具有凹凸的表面21，可以使得存储元件的浮置栅与控制栅之间具有较高的耦合面积。因此，只要能达到可以形成凹凸的表面的目的者均可，故沟槽19、20的形状不以图示者为限，其底部可以是平底、圆底、尖角、多角等，侧壁可以是垂直侧壁、倾角侧壁、弧状侧壁等。介电层36位于第一区100的基底100上，并位于该第二区200的基底10上，覆盖于凹凸表面21上。介电层36的材料例如是氧化硅或是氧化硅/氮化硅/氧化硅堆叠层。浮置栅39位于第一区100的介电层36上并连续延伸至第二区200的介电层36上。亦即，在第一区100上的浮置栅39与第二区200上的浮置栅39电性连接。浮置栅39的材料例如是掺杂多晶硅或是由掺杂多晶硅以及硅化金属层所构成的多晶硅化金属层。硅化金属层的材料例如是耐热金属的硅化物，耐热金属例如是镍、钴、钛、铜、钼、钽、钨、铒、锆、铂与该些金属的合金的其中之一。源极与漏极区42与44，其位于第一区100的浮置栅39两侧的基底10之中。在实施例中，基底10为具有P型掺杂剂的硅基底或绝缘体上硅基底；源极与漏极区42与44为N型掺杂区。在另一实施例中，基底10为具有N型掺杂剂的硅基底或绝缘体上硅基底，源极与漏极区42与44为P型掺杂区。P型掺杂区中的掺杂剂例如是硼。N型掺杂区中的掺杂剂例如是磷或是砷。沟道区46位于源极与漏极区42与44之间的基底10中。掺杂层32位于第二区200的凹凸表面21上或基底10中，做为控制栅，与浮置栅39耦合。掺杂层32中的掺杂剂可以是N型或是P型。掺杂层32的掺杂剂浓度的级数例如是1019至1022/cm3。掺杂层32可以是掺杂区或是掺杂的选择性外延层。掺杂区是以离子注入工艺形成于具有凹凸表面21的基底10之中，如图1C所示。掺杂的选择性外延层可以是单晶硅外延层或掺杂的半球型硅晶粒(HSG)层，其是以外延成长的方式形成于具有凹凸表面21的基底10之上，如图1C-1所示。
图1A至1E是依照本发明实施例所绘示的一种非易失性存储元件的制造方法的剖面示意图。
请参照图1A，基底10包括第一区100与第二区200。基底10例如是块状基底如硅基底，或例如是绝缘体上硅基底。第一区100与第二区200之间预定形成隔离结构。在基底10上形成掩模层16。掩模层16例如是由垫氧化层12以及氮化硅层14所构成。接着，图案化掩模层16，并在第二区200的基底10中形成沟槽18，同时在第二区200的基底100中形成沟槽19与20。在实施例中，沟槽19与20的深度约为2500-3000埃。之后，在沟槽18、19与20之中以及掩模层16上形成绝缘层22。绝缘层22的材料例如是氧化硅，形成的方法例如是化学气相沉积法，如等离子体增强型化学气相沉积法(PECVD)、常压化学气相沉积法(APCVD)或高密度等离子体化学气相沉积工艺(HDPCVD)等方式。
然后，请参照图1B，移除掩模层16上的绝缘层22，留下沟槽18、19、20之中的绝缘层，以形成浅沟槽隔离结构24、25、26。移除的方法例如是化学机械抛光法(CMP)或是回蚀刻法(Etch Back)。之后，移除掩模层16。移除掩模层16的方法例如是湿式蚀刻法或是干式蚀刻法。其后，在基底10上形成另一掩模层28。掩模层28例如是光致抗蚀剂层。掩模层28具有开口30，裸露出第二区的浅沟槽隔离结构25、26。
其后，请参照图1C与1C-1，移除浅沟槽隔离结构25、26的绝缘层，裸露出沟槽19、20，沟槽19、20与基底10形成凹凸表面21。移除浅沟槽隔离结构25、26的绝缘层的方法可以采用蚀刻法，例如是湿式蚀刻法或是干式蚀刻法。之后，在第二区200的基底10中形成掺杂层32，以降低阻值，做为控制栅。掺杂层32例如是掺杂区、掺杂的单晶硅外延层或掺杂的半球型硅晶粒层。掺杂层32中的掺杂剂可以是N型或是P型。N型掺杂剂例如是磷或是砷。P型掺杂剂例如是硼。
在实施例中，请参照图1C，掺杂层32为掺杂区，其形成方法例如是以掩模层28为掩模，进行离子注入工艺34，在第二区200具有凹凸表面21的基底10中形成掺杂区。离子注入工艺34可以是倾斜式离子注入工艺，其与基底10的法线之间的夹角θ例如是15度至60度。
在另一实施例中，请参照图1C-1，掺杂层32为掺杂的单晶硅外延层或掺杂的半球型硅晶粒层，其形成方法例如是以掩模层28为掩模，进行选择区域外延成长工艺(Selective Area Epitaxy Growth Process)，以于第二区200具有凹凸表面21的基底10上形成掺杂的单晶硅外延层或掺杂的半球型硅晶粒层。单晶硅外延层或半球型硅晶粒层中的掺杂剂可以在进行选择区域外延成长工艺时原位掺杂，或是在进行选择区域外延成长工艺之后，再经由离子注入工艺以形成的。
之后，请参照图1D，移除掩模层28。接着，在第一区100的基底10上以及第二区200的基底10的凹凸表面21上形成介电层36。介电层36的材料例如是氧化硅，形成的方法例如是热氧化法或是化学气相沉积法。介电层32的材料也可以是氧化硅/氮化硅/氧化硅堆叠层。然后，在第一区100与第二区200的介电层36上形成导电层38。导电层38的材料例如是掺杂的多晶硅或是由掺杂多晶硅以及硅化金属层所构成的多晶硅化金属层，形成的方法例如是化学气相沉积法。之后，在导电层38上形成另一层掩模层40。掩模层40覆盖住预定形成浮置栅的区域。掩模层40的材料例如是光致抗蚀剂。
其后，请参照图1E，图案化导电层38，以形成浮置栅39。图案化导电层38的方法例如是以掩模层40为掩模，进行蚀刻工艺，移除未被掩模层40覆盖的导电层38及其下方的介电层36，使留下的导电层38做为浮置栅39。浮置栅39位于第一区100的介电层36上，并且连续延伸至第二区200的介电层36上。之后，移除掩模层40。接着，在第一区100的浮置栅39两侧的基底10之中形成源极与漏极区42与44。在源极与漏极区42与44之间为沟道区46。其后，在第二区200的基底10中形成掺杂区48，掺杂区48与掺杂层32具有相同的导电型且与掺杂层32电性连接，做为连接字线的接点。
在以上的实施例中，图1B的隔离结构24、25、26是以典型的浅沟槽隔离法来形成，然而，本发明并不以此为限，隔离结构24、25、26亦可以采用场氧化法来形成。详细说明如下。
图2A至2E是依照本发明实施例所绘示的一种非易失性存储元件的制造方法的剖面示意图。
请参照图2A，依照上述方法在基底10上形成掩模层16，并将掩模层16图案化。之后，进行热氧化工艺，使掩模层16所裸露的基底10氧化，形成场氧化层(绝缘层)，做为隔离结构24、25、26。在实施例中，场氧化层的深度约为4000-5000埃。
之后，请参照图2B，移除掩模层16。其后，在基底10上形成另一掩模层28，移除隔离结构25、26中的场氧化层(绝缘层)，形成沟槽(或称凹槽)19、20。由于本实施例的隔离结构24、25、26是以场氧化法所形成，因此，隔离结构25、26的场氧化层(绝缘层)移除之后，所形成的沟槽19、20大致具有弧状的底部，虽与上述实施例所形成的沟槽19、20略有不同，但目的都是用来形成凹凸表面。之后的步骤均与以上实施例所述者相同，在此不再赘述。
由于本发明透过凹凸表面的形成来增加浮置栅与控制栅之间的耦合面积，因此，通过此方法可以提升存储元件的耦合效能，并可以缩小布局面积。此外，由于沟槽可以在制作隔离结构时同时形成，且整个工艺并不需额外增加光掩模，因此，其工艺简单且成本低。
虽然本发明已以实施例披露如上，然其并非用以限定本发明，任何所属技术领域中的技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视所附的权利要求所界定为准。
Claims (19)
1.一种非易失性存储元件，包括：
基底，该基底包括第一区与第二区，该第二区的该基底具有凹凸表面；
介电层，位于该第一区的该基底上，并位于该第二区的该基底上，覆盖于该凹凸表面上；
浮置栅，位于该第一区的该介电层上并连续延伸至该第二区的该介电层上；
源极区与漏极区，位于该第一区的该浮置栅两侧的该基底之中；
沟道区位于所述源极与漏极区之间的该基底中；以及
掺杂层，位于该第二区的该凹凸表面上或该基底中，做为控制栅。
2.如权利要求1所述的非易失性存储元件，其中该基底具有多个沟槽，使得该第二区的该基底具有该凹凸表面。
3.如权利要求1所述的非易失性存储元件，其中该掺杂层包括掺杂的选择性外延层，位于该凹凸表面上。
4.如权利要求3所述的非易失性存储元件，其中该掺杂的选择性外延层为掺杂的单晶硅外延层或掺杂的半球型硅晶粒层。
5.如权利要求1所述的非易失性存储元件，其中该掺杂层包括掺杂区，位于该第二区的该基底中。
6.如权利要求1所述的非易失性存储元件，还包括隔离结构，位于该第一区与该第二区之间的该基底中。
7.如权利要求1所述的非易失性存储元件，其中该隔离结构为浅沟槽隔离结构或场氧化层。
8.如权利要求1所述的非易失性存储元件，其中该基底为块状基底或绝缘体上硅基底。
9.如权利要求1所述的非易失性存储元件，其中该浮置栅的材料包括掺杂的多晶硅或多晶硅化金属层。
10.一种非易失性存储元件的制造方法，包括：
提供基底，该基底包括第一区与第二区；
于该第二区的该基底上形成凹凸表面；
于该第二区的该基底中形成掺杂层，该掺杂层做为控制栅；
于该第一区的该基底上以及该第二区的该基底的该凹凸表面上形成介电层；
于该介电层上形成浮置栅，该浮置栅从该第一区延伸至该第二区；以及
于该第一区的该浮置栅两侧的该基底之中形成二源极与漏极区。
11.如权利要求10所述的非易失性存储元件的制造方法，其中形成该凹凸表面的方法包括在该基底中形成多个沟槽。
12.如权利要求11所述的非易失性存储元件的制造方法，其中形成该沟槽的方法包括：
于该第一区与该第二区的该基底中形成第一隔离结构，并于该第二区的该基底中形成多个第二隔离结构；以及
移除各该第二隔离结构中的绝缘材料，以形成所述沟槽。
13.如权利要求12所述的非易失性存储元件的制造方法，其中该第一隔离结构与所述第二隔离结构的形成方法包括浅沟槽隔离法。
14.如权利要求12所述的非易失性存储元件的制造方法，其中该第一隔离结构与所述第二隔离结构的形成方法包括场氧化法。
15.如权利要求12所述的非易失性存储元件的制造方法，其中：
在移除所述第二隔离结构中的绝缘材料之前，还包括在该基底上形成掩模层，该掩模层具有开口，裸露出该第二区的该基底与所述第二隔离结构；以及
在移除所述第二隔离结构中的绝缘材料之后，还包括移除该掩模层。
16.如权利要求15所述的非易失性存储元件的制造方法，其中形成该掺杂层的步骤是在形成该掩模层之后以及移除该掩模层之前进行。
17.如权利要求16所述的非易失性存储元件的制造方法，其中形成该掺杂层的方法包括以该掩模层为掩模，进行原位掺杂选择区域外延成长工艺，以在该第一区的该基底上形成掺杂的单晶硅外延层。
18.如权利要求16所述的非易失性存储元件的制造方法，其中形成该掺杂层的方法包括以该掩模层为掩模，进行原位掺杂选择性外延成长工艺，以在该第一区的该基底上形成掺杂的半球型硅晶粒层。
19.如权利要求16所述的非易失性存储元件的制造方法，其中形成该掺杂层的方法包括以该掩模层为掩模，进行离子注入工艺，在该第一区的该基底中形成掺杂区。
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