CN102035540A - 可编程50%占空比分频器 - Google Patents

Abstract

本发明公开了一种可编程50%占空比分频器。其包括：基本可编程分频器、采样电路、D触发器、延时缓冲链、奇偶判定电路和二选一多路选择器。针对可编程分频器奇数分频时，其输出时钟的占空比问题，本发明采用基本的可编程分频器对原始时钟进行分频，当偶数分频时输出50%占空比时钟，当奇数分频时输出高低电平相差一个原始时钟周期的时钟，然后对奇数分频时钟的高低电平分别加减半个原始时钟周期，产生50%占空比的奇数分频时钟，从而实现可编程分频器对任意分频比输出50%占空比时钟。

Description

可编程50%占空比分频器

技术领域

本发明主要涉及到锁相环等需要对时钟进行分频处理的集成电路设计领域，特指一种可编程50%占空比分频器。

背景技术

可编程分频器广泛应用于对时钟进行分频处理的集成电路中，是频率综合锁相环中的关键模块之一。如图1所示，在频率综合锁相环中通过对压控振荡器（VCO）输出的时钟信号进行分频，然后与参考信号进行鉴频鉴相，使分频后的时钟与参考时钟在频率和相位上完全对齐，从而实现频率综合与锁相的功能。通常锁相环的输出时钟需要进行小数倍频，这就需要将VCO的输出时钟经过后分频器进行分频，以达到需要的频率。在实际的应用中，锁相环的输出时钟频率与参考时钟频率的倍频关系会根据应用进行调整，这种倍频关系可调整功能必须通过调整锁相环中可编程分频器的分频比来实现。

分频器的核心模块为计数器，分频的基本原理为：对于一个N分频的分频器，首先对输入时钟周期进行计数，当计数值达到N后，在输出端产生一个时钟，这样就保证了分频器输出时钟频率为输入时钟频率的N分之一。可编程分频器的分频原理与上述分频原理相同，只是在计数时，计数器的计数值可以通过编程进行控制，可编程分频器根据计数控制端给定的编码值进行计数，给定的编码值不同，则计数值不同。对于分频器的输出时钟，占空比是一个非常重要的性能参数，通常基本的分频器输出时钟的占空比通过判断计数器的计数值来控制，在N个原始时钟周期中，如果输出时钟在第M个原始时钟时电平发生跳变，则输出时钟的占空比为M/N。这样，对于偶数分频比，M等于N/2时,占空比为50%，对于奇数分频比，N/2为小数，M只能为N/2±1/2。所以对于基本的分频器在奇数分频时，其输出时钟的占空比不等于50%，分频比越小，占空比越差，在三分频时，其占空比最差，仅为33%或66%。在奇数分频时，要实现50%占空比时钟输出就需要改变计数器的结构，或者增加辅助电路。目前主要的方法可以分为两种：一种是模拟的方法，通过比较分频器输出时钟高低电平的宽度差，产生反馈信号对时钟的高低电平比例进行调节，从而达到50%的占空比。其实现通常为让时钟高低电平分别控制相同大小的电流，对电容进行充放电，将电容的输出电压反馈到占空比调整单元调整时钟的占空比，当电容上的电压稳定后，电容的充放电达到平衡，因为高低电平控制的充放电电流大小相等，所以保证了稳定后时钟的高低电平的宽度相等；另一种是数字的方法，其原理为采用一个可以计0.5周期的小数计数器，让输出时钟的电平在N/2±1/2个原始时钟周期处发生跳变，从而保证了输出时钟的高低电平宽度相等。对于模拟的方法，在比较输出时钟的高低电平差时需要电容，而在集成电路中实现电容的代价一般都比较大，这样将直接增加芯片的面积，而且模拟的方法在输出频率较高时其调节的精度有限。对于数字的方法，需要设计0.5周期的小数计数器，限制了分频器的工作频率，增加了计数器的设计难度，对于可编程分频器，其必然会降低可编程分频器分频系数的调节范围。

发明内容

本发明解决的问题在于：针对现有技术存在的问题，本发明提供一种代价小、易实现、广泛适用于目前已有的基本可编程分频器结构的可编程50%占空比分频器。

为解决上述技术问题，本发明提出的解决方案为：一种可编程50%占空比分频器，其特征在于：基本可编程分频器、采样电路、D触发器、延时缓冲链、奇偶判定电路、二选一多路选择器，其中基本可编程分频器的时钟输入端连接到输入时钟CLKIN，分频比控制端连接到分频比控制信号C[0：N]，采样电路的数据输入端连接到基本可编程分频器的输出端，时钟输入端连接到输入时钟CLK，延时缓冲链的输入端连接到时钟输入端CLK，D触发器的复位端与数据输入端连接到采样电路的输出端，D触发器的时钟输入端连接到延时缓冲链的输出端，奇偶判断电路的输入连接到分频比控制信号C[0：N]，二选一多路选择器的选择输入端连接到奇偶判断电路的输出端，二选一多路选择器的两个选通输入端分别连接到基本可编程分频器的输出端与D触发器的输出端。其基本原理为针对原有的可编程分频器奇数分频时的输出时钟进行调整，消除其高低电平间的宽度差。首先，输入时钟CLK的占空比为50%，当分频比为偶数分频时，基本可编程分频器的输出时钟的占空比为50%，当分频比为奇数时，基本可编程分频器的输出时钟的高低电平相差一个输入时钟周期宽度。然后基本可编程分频器输出的低频时钟经过采样电路的采样，与延时缓冲链输出的高频时钟的边沿对齐。最后采样电路输出的低频时钟的高低电平经过D触发器调整1/2个原始时钟周期，对于奇数分频比则得到50%占空比时钟。奇偶判定电路判断基本可编程分频器的分频比，如分频比为偶数，则控制二选一多路选择器选通基本可编程分频器输出的低频时钟作为输出时钟，如果分频比为奇数，则控制二选一多路选择器选通D触发器输出的低频时钟作为输出时钟。

与现有技术相比，本发明的优点在于：

1．广泛适用于目前已有的可编程分频器结构，可以实现宽分频系数调节范围的50%占空比可编程分频器；

2．由于不需要0.5周期计数器，所以增加了可编程计数器的最高工作频率；

3．对于50%占空比的原始时钟，分频后的时钟占空比理论上可以精确达到50%，对于非50%占空比的原始时钟，奇数分频后的时钟占空比将有所改善；

4．结构简单，实现代价小。

 

附图说明

[0002] 图1是基本的锁相环结构示意图；

图2是可编程50%占空比分频器；

图3是时钟占空比调节理论波形。

具体实施方式

以下将结合附图与具体实施对本发明作进一步说明。

如图2所示，本发明一种可编程50%占空比分频器，它包括：基本可编程分频器、采样电路、D触发器、延时缓冲链、奇偶判定电路、二选一多路选择器。首先，CLKIN为50%占空比的原始时钟，经过基本可编程分频器后，对于偶数分频比其输出为50%占空比的低频时钟，对于奇数分频比其输出为高低电平相差一个原始时钟周期的低频时钟。对于偶数分频比，其输出时钟占空比已达到要求。对于奇数分频比基本可编程分频器的输出时钟的占空比可分为两种情况，第一种为高电平比低电平宽一个原始时钟周期宽度，第二种为低电平比高电平宽一个原始时钟周期宽度。对于第一种情况，采样电路采用原始时钟的上升沿对基本可编程分频器分频后的低频时钟进行采样，由于采样电路本身存在延时，采样电路输出的低频时钟的跳变沿比原始时钟的上升沿仍然要滞后一个采样电路延时，所以将原始时钟经过一个延时缓冲链延时，该延时缓冲链的延时路径与采样电路输出的延时路径匹配，从而延时缓冲链输出的高频时钟的上升沿与采样电路输出的低频时钟的跳变沿完全对齐，如图3所示。然后将采样电路的输出连接到D触发器的复位端与D输入端，将延时缓冲链输出连接到D触发器的时钟输入端，其中该D触发器为下降沿触发，在采样电路输出时钟由低电平跳变为高电平时，D触发器的输出在延时缓冲链输出的高频时钟的下降沿由低电平跳变为高电平，当采样电路的输出时钟由高电平跳变为低电平时，对Ｄ触发器进行复位，所以在采样电路的输出的分频后时钟由高电平跳变为低电平时，D触发器的输出也同时由高电平跳变到低电平。这样就实现了将高电平的宽度减少半个原始时钟周期，将低电平的宽度增加半个原始时钟周期，从而得到奇数分频时50%占空比的时钟。对于第二种低电平比高电平宽一个原始时钟周期的情况，其原理与第一种情况相同，将D触发器的复位端改为置位端即可。这样奇数分频比时，D触发器的输出时钟为50%占空比，偶数分频比时，基本可编程分频器的输出时钟为50%占空比，所以需要对分频比的奇偶进行判断，如果为偶数分频比，则通过多路选择器选择基本可编程分频器的输出直接作为整个分频器的输出，如果为奇数分频比，则选取D触发器的输出为整个分频器的输出。这样对于各个分频比，可编程分频器输出时钟的占空比都为50%。

Claims (2)

1.一种可编程50%占空比分频器，其特征在于：基本可编程分频器、采样电路、D触发器、延时缓冲链、奇偶判定电路、二选一多路选择器，其中基本可编程分频器的时钟输入端连接到输入时钟(CLKIN)，分频比控制端连接到分频比控制信号    (C[0：N])，采样电路的数据输入端连接到基本可编程分频器的输出端，时钟输入端连接到输入时钟(CLKIN)，延时缓冲链的输入端连接到输入时钟(CLKIN)，D触发器的复位端与数据输入端连接到采样电路的输出端，D触发器的时钟输入端连接到延时缓冲链的输出端，奇偶判定电路的输入连接到分频比控制信号(C[0：N])，二选一多路选择器的选择输入端连接到奇偶判断电路的输出端，二选一多路选择器的两个选通输入端分别连接到基本可编程分频器的输出端与D触发器的输出端。

2.根据权利要求1所述的可编程50%占空比分频器，其中输入时钟(CLKIN)的占空比为50%，当分频比为偶数分频时，基本可编程分频器的输出时钟的占空比为50%，当分频比为奇数时，基本可编程分频器的输出时钟的高低电平相差一个输入时钟周期宽度，采样电路与D触发器的触发沿相反，基本可编程分频器输出的低频时钟经过采样电路采样，与延时缓冲链输出的高频时钟的边沿对齐，采样电路输出的低频时钟经过D触发器消除高低电平的宽度差后，得到50%占空比时钟，奇偶判定电路判断基本可编程分频器的分频比，如分频比为偶数，则控制二选一多路选择器选通基本可编程分频器输出的低频时钟作为输出时钟(CLKOUT)，如果分频比为奇数，则控制二选一多路选择器选通D触发器输出的低频时钟作为输出时钟(CLKOUT)。

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