CN102034861A - 电力电子器件、其制造方法及包括其的集成电路模块 - Google Patents
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Abstract
本发明提供一种包括2-维电子气(2DEG)沟道的电力电子器件、其制造方法以及包括该电力电子器件的集成电路模块。电力电子器件包括用于形成2DEG沟道的下材料层和上材料层，以及接触上材料层的上表面的栅极。在2DEG沟道的栅极下方的区域是2DEG的密度减小或为零的关区域。整个上材料层可以是连续的且可具有均匀的厚度。上材料层的在栅极下面的区域包括用于减小或消除下材料层与上材料层之间的晶格常数差的杂质。
Description
技术领域
示例性实施方式涉及电子器件，更具体地，涉及包括2维电子气(2DEG)沟道的电力电子器件，其制造方法以及包括该电力电子器件的集成电路(IC)模块。
背景技术
异质结场效应晶体管(HFET)，也被称为高电子迁移率晶体管(HEMT)，是电力电子器件的实例。HFET可用于高电压器件中，可具有高击穿电压、高热导率、大的饱和电子漂移速度、高功率密度和小尺寸。具有高击穿电压的HFET可包括宽带隙半导体，例如，化合物半导体。具有高热导率的HFET可不需要冷却***。具有大饱和电子漂移速度的HFET可以以高操作频率操作。
当形成HFET时，形成2维电子气(2DEG)沟道。当2DEG沟道可能处于“正常开”状态(例如，耗尽模式HFET)时，2DEG沟道会存在问题。各种方法可用于使2DEG沟道的部分处于“正常关”状态(例如，增强模式HFET)。例如，通过直接去除2DEG沟道的部分、通过将形成在2DEG沟道上的部分材料层蚀刻到极邻近2DEG沟道的范围内并接着以栅填充被蚀刻的部分，或者通过在形成在2DEG沟道上的部分材料层上形成额外的材料层，2DEG沟道的部分可形成为处于正常关状态。
然而，由于将2DEG沟道形成为处于正常关状态的方法可包括蚀刻用于形成HFET的2DEG沟道的材料层并接着以一材料填充被蚀刻的部分，或者在2DEG沟道上形成额外的材料层，所以这些方法会增加HFET制造工艺的复杂性。
发明内容
实例实施方式可提供包括处于正常关状态的2维电子气(2DEG)沟道的区域的电力电子器件。可以实现正常关状态而不用蚀刻用于形成2DEG沟道的材料层的一部分和/或形成额外的材料层。实例实施方式可提供使用简单的工艺制造电力电子器件的方法。实例实施方式可提供包括电力电子器件的集成电路(IC)模块。
根据实例实施方式，电力电子器件可包括基板、依次重叠在基板上的下半导体层和上半导体层以及在上半导体层上彼此分离的栅极、源极和漏极。2维电子气(2DEG)沟道存在于下半导体层的接触上半导体层的表面下方。栅极形成在上半导体层的上表面上。在栅极下方的下半导体层与上半导体层之间的晶格常数差比其它区域中下半导体层与上半导体层的小。
根据实例实施方式，电力电子器件可包括：基板；基板上的第一半导体层和第一半导体层上的第二半导体层，第一半导体层和第二半导体层包括第一区域和第二区域，在第一区域中第一半导体层与第二半导体层之间的第一晶格常数差小于所述第二区域中第一半导体层与第二半导体层之间的第二晶格常数差；在第二半导体层的第一区域上的栅极；以及在第二半导体层的第二区域上且彼此分离开并与栅极分离开的源极和漏极。
整个上半导体层可以是连续的且可具有均匀的厚度。栅极下面的上半导体层可包括用于减小下半导体层与上半导体之间的晶格常数差的杂质。杂质可以是与下半导体和上半导体层的主要组成元素属于元素周期表中的同一族的元素，可具有比主要组成元素大的原子量。下半导体层和上半导体层的每一个均可包括III-V族化合物半导体。
下半导体层可以是氮化镓(GaN)层，上半导体层可以是铝镓氮化物(AlGaN)层。下半导体层可以是氮化铟(InN)层，上半导体层可以是铝铟氮化物(AlInN)层。下半导体层和上半导体层可以形成在基板上。基板可以是硅(Si)基板、蓝宝石基板、碳化硅(SiC)基板和/或氮化镓(GaN)基板。
根据实例实施方式，集成电路(IC)模块包括：电力电子器件；和用于驱动电力电子器件的电路，电力电子器件是上述电力电子器件的其中之一。
根据实例实施方式，制造电力电子器件的方法可包括：依次在基板上形成具有不同晶格常数的下半导体层和上半导体层；在上半导体层中限定其上形成栅极的区域；将杂质注入上半导体层的该区域中；在上半导体层的该区域上形成栅极；以及在上半导体层的上表面上形成源极和漏极。
根据实例实施方式，制造电力电子器件的方法可包括：依次在基板上形成具有不同晶格常数的第一半导体层和第二半导体层；限定第二半导体层的第一区域；将至少一种杂质注入该第一区域中；在该区域上形成栅极；以及在第二半导体层上形成源极和漏极。
附图说明
通过以下结合附图的简要描述，将更清晰地理解实例实施方式。图1-6表示在此所述的非限制性的实例实施方式。
图1是根据实例实施方式的电力电子器件的横截面图；
图2是包括在图1中示出的电力电子器件的集成电路(IC)模块的俯视图；以及
图3-6是示出根据实例实施方式的制造电力电子器件的方法的横截面图。
应该注意的是，这些图意欲示出在特定实例实施方式中使用的方法、结构和/或材料的一般性质，且意欲补充以下提供的书面描述。然而，这些图不是按比例绘制且可不精确地反映任何指定实施方式的精确结构或性能性质，不应理解为限定或限制由实例实施方式包含的值的范围或特性。例如，为了清晰，可减小或夸大分子、层、区域和/或结构元件的相对厚度和定位。在各种图中使用类似或相同的附图标记意欲表示存在类似或相同的元件或特征。
具体实施方式
现将参考其中显示实施实施方式的附图更全面地描述实例实施方式。然而，实例实施方式可以以许多不同的形式实现且不应解释为限于这里阐述的实施方式；而是，提供这些实施方式使得本公开将充分和完整，且向那些本领域的普通技术人员全面地传达实例实施方式的原理。在附图中，为了清晰夸大了层和区域的厚度。附图中相似的附图标记指示相似的元件，且因而将省略它们的描述。
将理解当元件被称为“连接”或“耦接”到另一元件时，它能直接连接或耦接到其它元件，或者可以存在中间的元件。相反，当元件被称为“直接连接”或“直接耦接”到另一元件时，则没有中间元件存在。通篇相似的标记表示相似的元件。这里所用的术语“和/或”包括相关列举项目的一个或更多的任何和所有组合。用于描述元件或层之间的关系的其它词语应该以相似的方式理解(例如，“在......之间”对“直接在......之间”，“邻近”对“直接邻近”，“在......上”对“直接在......上”)。
将理解虽然术语“第一”、“第二”等可以用于此来描述各种元件、部件、区域、层和/或部分，但是这些元件、部件、区域、层和/或部分应不受这些术语限制。这些术语仅用于区分一个元件、部件、区域、层或部分与另一元件、部件、区域、层或部分。因此，以下讨论的第一元件、部件、区域、层或部分可以被称为第二元件、部件、区域、层或部分，而不背离实例实施方式的教导。
在这里为了描述的方便，可以使用空间相对术语，诸如“下面”、“下方”、“下”、“上方”、“上”等，来描述一个元件或特征与另一元件或特征如图中所示的关系。将理解空间相对术语旨在包含除了在图中所绘的方向之外器件在使用或操作中的不同方向。例如，如果在图中的器件被翻转，则被描述为在其他元件或特征“下方”或“下面”的元件将取向在所述其他元件或特征的“上方”。因此，示例性术语“下方”可以包含下方和上方两个方向。器件也可以有其它取向(旋转90度或其它取向)且相应地解释这里所使用的空间相对描述语。
这里所使用的术语是只为了描述特定实施方式的目的且不旨在限制实例实施方式。如这里所用的，单数形式也旨在包括复数形式，除非内容清楚地指示另外的意思。将进一步理解如果在此使用则术语“包括”和/或“包含”说明所述特征、整体、步骤、操作、元件和/或部件的存在，但是不排除存在或添加一个或更多其它特征、整体、步骤、操作、元件、部件和/或其组。
参考横截面图示在这里描述了实例实施方式，该图示是实例实施方式的理想实施方式(和中间结构)的示意图示。同样地，可以预期由于例如制造技术和/或公差引起的图示的形状的变化。因而，实例实施方式不应解释为限于这里所示的区域的特定形状，而是包括由于例如由制造引起的形状的偏离。例如，被示为矩形的注入区可具有修圆或弯曲的特征和/或在其边缘具有注入浓度的梯度而不是从注入区到非注入区的二元变化。相似地，由注入形成的埋入区可以引起在埋入区与通过其进行注入的表面之间的区域中的某些注入。因此，图中示出的区域本质上是示意性的且它们的形状不旨在示出器件的区域的实际形状且不旨在限制实例实施方式的范围。
除非另有界定，这里使用的所有术语(包括技术和科学术语)具有实例实施方式所属的领域的普通技术人员共同理解的相同涵义。还将理解，诸如那些在共同使用的字典中定义的术语应解释为一种与在相关技术的背景中它们的涵义一致的涵义，而不应解释为理想化或过度正式的意义，除非在这里如此表述。
现在将根据实例实施方式描述电力电子器件。电力电子器件可包括例如异质结场效应晶体管(HFET)。
图1是根据实例实施方式的电力电子器件的横截面图。参见图1，缓冲层15可以在基板10上。下半导体层20可以在缓冲层15上。上半导体层30可以在下半导体层20上。根据实例实施方式，缓冲层15、下半导体层20和上半导体层30可以例如依次地层叠在基板10上。钝化层(未示出)可以形成在上半导体层30上，从而保护上半导体层30的表面。
基板10可以是例如硅(Si)基板、氮化镓(GaN)基板、碳化硅(SiC)基板或蓝宝石基板。整个上半导体层30可以是单一层，可以是连续的且可以具有均匀的厚度。钝化层可以例如是绝缘层。绝缘层可以是例如氮化物层(例如，氮化硅(SiN)层)。可以省略缓冲层15。
栅极40、源极50和漏极60可以在上半导体层30上。栅极40、源极50和漏极60可以彼此分离。栅极40可以直接接触上半导体层30的上表面。栅极40可以在氧化层或氮化层(未示出)上。氧化层或氮化层可以在上半导体层30的上表面上。栅极40、源极50和漏极60的每个均可以是单层和多层结构之一。
下半导体层20和上半导体层30可以是具有不同晶格常数的化合物半导体层。例如，上半导体层30可以是晶格常数比下半导体层20小的化合物半导体层。下半导体层20可以是例如GaN层、砷化镓(GaAs)层或氮化铟(InN)层。上半导体层30可以是例如铝镓氮化物(AlGaN)层、铝镓砷化物(AlGaAs)层或铝铟氮化物(AlInN)层。下半导体层20和上半导体层30可以是具有晶格常数差的其它化合物半导体层或材料层，该晶格常数差导致下半导体层20与上半导体层30之间的2-维电子气(2DEG)。下半导体层20和上半导体层30不限于上述化合物半导体层。
根据下半导体层20与上半导体层30之间的晶格常数差，当形成下半导体层20和上半导体层30时，在上半导体层30中产生极化场。由于该极化场，2DEG会在下半导体层20的上表面下。在图1中，附图标记25表示存在2DEG的区域，在以下文中称为2DEG区域25。虽然在下半导体层20与上半导体层30之间的2DEG区域25可以不是分离下半导体层20与上半导体层30的物理层，但是为了便于解释，在附图中示出了2DEG区域25。
2DEG区域25可以在电力电子器件中用作沟道。2DEG区域25的相应于栅极40的第一部分25A可以是2DEG的密度减小处的关区域(off region)。例如，2DEG区域25的密度在第一部分25A中可以是零。上半导体层30的在栅极40与第一部分25A之间的第一区域30A可以包含一种或多种杂质。由于包含在第一区域30A中的一种或多种杂质，所以可以在第一区域30A中减小下半导体层20与上半导体层30之间的晶格常数差。根据一种或多种杂质的量，在第一区域30A中下半导体层20与上半导体层30之间可不存在晶格常数差。
例如，根据第一区域30A中包含的杂质，可以减小下半导体层20与上半导体层30之间在第一区域30A中的晶格常数差或者可以使第一区域30A中下半导体层20与上半导体层30之间的晶格常数差消失。极化场可以在第一区域30A中具有减小的强度。极化场可以不在第一区域30A中产生。因为2DEG的密度在2DEG区域25的第一部分25A中减小或者是零，所以第一部分25A可以是正常关区域。
一种或多种杂质可以掺入下半导体层20和上半导体层30的至少之一的区域中，从而改变下半导体层20与上半导体层30之间的晶格常数差。2DEG区域25的第一部分25A可以是正常关。电力电子器件的基本性质可以保持，电力电子器件的制造工艺可以简化和/或改善。
一种或多种杂质可以通过使用各种方法例如掺杂方法而结合入第一区域30A中。例如，可以通过使用离子注入方法、等离子体处理方法和/或热退火和扩散方法来结合一种或多种杂质。一种或多种杂质以及下半导体层20和上半导体层30的主要组成元素可属于元素周期表中的相同族。一种或多种杂质可包括原子量比下半导体层20和上半导体层30的主要组成元素的原子量大的元素。一种或多种杂质可以是例如惰性气体(例如，氩(Ar)气体)或可以是过渡金属元素。
下半导体层20和上半导体层30的每一个均可包括III-V族化合物半导体。例如，下半导体层20可以是GaN层，上半导体层30可以是AlGaN层。下半导体层20和上半导体层30的主要组分可以是镓(Ga)和氮(N)。一种或多种杂质可以包括与Ga属于同一族且原子量比Ga大的元素。例如，杂质可以是铟(In)。一种或多种杂质可以包括与N属于同一族且原子量比N大的元素。例如，一种或多种杂质可以包括磷(P)和/或砷(As)。一种或多种杂质可以根据在下半导体层20和上半导体层30中使用的材料来确定。
图2是根据实例实施方式的集成电路(IC)模块100的平面图。参见图2，IC模块100可包括电力电子器件110和用于控制电力电子器件110的操作的电路120。电力电子器件110可包括图1中所示的电力电子器件。
图3-6是示出根据实例实施方式的电力电子器件的制造方法的横截面视图。参见图3，缓冲层15、下半导体层20和上半导体层30可依次地形成在基板10上。下半导体层20和上半导体层30可以通过使用例如外延生长方法形成。整个上半导体层30可以例如形成为均匀的厚度且形成为连续的单一层。
上半导体层30可以具有比下半导体层20小的晶格常数。当上半导体层30生长在下半导体层20上时，极化场会在上半导体层30上产生。由于该极化场，2DEG区域25可形成在下半导体层20的接触上半导体层30的表面下方。钝化层可形成在上半导体层30上，从而保护上半导体层30的表面。钝化层可以是例如绝缘层。绝缘层可以是例如氮化层(例如，SiN层)。
参见图4，源极50和漏极60可以以指定的间隔形成在上半导体层30的上表面上。如在图5中所示，用于覆盖源极50和漏极60且暴露出被限定用于形成栅极40的区域的掩模M1可形成在上半导体层30上。通过使用离子注入方法在其上形成有掩模M1的所得结构的整个表面上可以注入一种或多种杂质70。由于该掩模M1，一种或多种杂质70可以注入在上半导体层30的仅第一区域30A中。下半导体层20与上半导体层30之间的晶格常数差由于所注入的一种或多种杂质70而在第一区域30A中较小。
如果所注入的一种或多种杂质70的量足够大，则在第一区域30A中可不存在晶格常数差。在2DEG区域25的相应于第一区域30A的第一部分25A中2DEG密度可以小于其它区域的密度，或者可以是零。第一部分25A可以处于关状态。一种或多种杂质70还可以通过使用离子注入方法之外的方法而掺入上半导体层30中。例如，可以使用等离子体处理方法和/或热退火和扩散方法引入一种或多种杂质。可以去除掩模M1。
如在图6中所示，栅极40可以形成在上半导体层30上。栅极40可形成在第一区域30A上。栅极40可以在氧化层或氮化层(未示出)形成在上半导体层30的上表面上之后形成。栅极40可以在例如引入一种或多种杂质70之后且在去除掩模M1之前形成。例如，在执行图4中的离子注入工艺之后且在去除掩模M1之前，栅极材料可以形成在掩模M1上，从而填充由掩模M1限定的区域80。当去除掩模M1时，还可以去除形成在掩模M1上的栅极材料。栅极40可以形成在上半导体层30上的由掩模M1限定的区域80中。然而，实例实施方式不受限制，且栅极40可以在例如去除掩模M1之后形成。
栅极40可以先于源极50和漏极60形成。如果使用相同的材料，则可以同时形成栅极40、源极50和漏极60。绝缘层可以形成在即将形成第一部分25A的区域中。例如，可以在上半导体层30生长在下半导体层20上之前形成绝缘层，且可省略一种或多种杂质70的离子注入工艺(例如，如在图5中所示)。
虽然已经具体示出并描述了实例实施方式，但是本领域的普通技术人员将理解在不脱离权利要求书的精神和范围下可以在其中进行形式和细节的变化。
Claims (18)
1.一种电力电子器件，包括：
基板；
在所述基板上的第一半导体层；
在所述第一半导体层上的第二半导体层，所述第一半导体层和所述第二半导体层包括第一区域和第二区域，在所述第一区域中所述第一半导体层与所述第二半导体层之间的第一晶格常数差小于所述第二区域中所述第一半导体层与所述第二半导体层之间的第二晶格常数差；
在所述第二半导体层的所述第一区域上的栅极；以及
在所述第二半导体层的所述第二区域上且彼此分离开并与所述栅极分离开的源极和漏极。
2.根据权利要求1所述的电力电子器件，其中整个第二半导体层是连续的且厚度均匀。
3.根据权利要求1所述的电力电子器件，其中
在所述第一区域中的所述第二半导体层包括至少一种杂质，以及
在所述第二区域中的所述第一半导体层包括2维电子气。
4.根据权利要求3所述的电力电子器件，其中
所述至少一种杂质包括原子量比所述第一半导体层和所述第二半导体层的主要组成元素的原子量大的至少一种元素，以及
所述至少一种杂质与所述主要组成元素属于元素周期表中的同一族。
5.根据权利要求1所述的电力电子器件，还包括：
缓冲层，在所述基板与所述第一半导体层之间。
6.根据权利要求3所述的电力电子器件，其中所述至少一种杂质是惰性气体和过渡金属元素的至少之一。
7.根据权利要求1所述的电力电子器件，其中所述第一半导体层和所述第二半导体层的每一个均包括III-V族化合物半导体。
8.根据权利要求7所述的电力电子器件，其中
所述第一半导体层包括氮化镓(GaN)，以及
所述第二半导体层包括铝镓氮化物(AlGaN)。
9.根据权利要求3所述的电力电子器件，其中所述至少一种杂质是铟(In)、磷(P)和砷(As)的至少之一。
10.根据权利要求1所述的电力电子器件，还包括：
钝化层，在所述第二半导体层上。
11.一种集成电路模块，包括：
权利要求1所述的电力电子器件；以及
用于驱动所述电力电子器件的电路。
12.一种制造电力电子器件的方法，该方法包括：
依次在基板上形成具有不同晶格常数的第一半导体层和第二半导体层；
限定所述第二半导体层的第一区域；
在所述第一区域中掺入至少一种杂质；
在所述第一区域上形成栅极；以及
在所述第二半导体层上形成源极和漏极。
13.根据权利要求12所述的方法，其中
所述至少一种杂质包括原子量比所述第一半导体层和所述第二半导体层的主要组成元素的原子量大的至少一种元素，以及
所述至少一种杂质与所述主要组成元素属于元素周期表中的同一族。
14.根据权利要求12所述的方法，其中
限定所述第一区域包括通过在所述第二半导体层上形成掩模而限定所述第一区域；
在所述第一区域中掺入所述至少一种杂质包括利用离子注入方法将至少一种杂质注入所述第一区域中；以及
在所述第一区域上形成所述栅极包括去除所述掩模。
15.根据权利要求12所述的方法，其中形成所述栅极和形成所述源极和所述漏极是同时进行的。
16.根据权利要求12所述的方法，其中形成所述栅极和形成所述源极和所述漏极是不同时地进行的。
17.根据权利要求12所述的方法，其中所述至少一种杂质是惰性气体和过渡金属元素的至少之一。
18.根据权利要求12所述的方法，其中将所述至少一种杂质掺入所述第一区域中包括利用离子注入方法、等离子体处理方法以及热退火和扩散方法的其中之一掺杂所述第二半导体层。
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