CN102024823A - 具有嵌入式静态随机存取存储器的集成电路及其工艺方法 - Google Patents

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Abstract

一种具有嵌入式静态随机存取存储器的集成电路及其工艺方法，该集成电路包括一第一核心，包括一第一逻辑区域，具有一第一栅极介电层厚度和多个第一NMOS晶体管，其中第一NMOS晶体管具有以一第一轻掺杂漏极光掩模所注入的轻掺杂漏极区域；一单端口型的嵌入式静态随机存取存储器区域，具有第一栅极介电层厚度和多个第二NMOS晶体管，其中第二NMOS晶体管具有以一第二轻掺杂漏极光掩模所注入的轻掺杂漏极区域；以及一第一双端口型的嵌入式静态随机存取存储器区域，具有第一栅极介电层厚度和至少一第三NMOS晶体管，第三晶体管具有以第一轻掺杂漏极光掩模所注入的轻掺杂漏极区域。本发明降低待机耗电、与改善的存取速度。

Description

具有嵌入式静态随机存取存储器的集成电路及其工艺方法
技术领域
本发明涉及集成电路元件，尤其涉及具有低功耗的静态随机存取存储器(Static random access memory；以下简称SRAM)的位元单元(bit cell)结构。
背景技术
在半导体工艺中，目前用在电子电路，特别是制作成集成电路的电子电路，所需的元件最常见的是属于存储器存储元件的板上式(on-board)或嵌入式(embedded)阵列。这些元件可成为动态随机存取存储器(dynamic random access memory；以下简称DRAM)单元或SRAM单元。DRAM和SRAM存储器称为易失式(volatile)存储器单元，换言之，如果移除集成电路的电源，则已存储的数据将会遗失。DRAM单元是非常稠密的阵列，因为DRAM单元只需一个单存取晶体管和一个存储电容，然而DRAM电路有比较慢的读取(read)和写入(write)存取时序，而且需要一些复杂的控制电路，以至于DRAM阵列须周期性的刷新(refresh)来维持状态。这样会使处理器周期性停止其他操作和执行刷新周期(refresh cycle)，或专用型存储器控制器(dedicated memory controller)(较常使用于近期的制造设备中)执行刷新周期。
相反地，SRAM存储器阵列存储时不需要刷新周期。由于每个位元单元是由六晶体管(six transistors，6T)或者更多晶体管所构成的闩锁电路，因此SRAM阵列须要较多的硅芯片面积。然而只要有足够的供应电压，SRAM单元可保留数据很久。相较于DRAM单元，SRAM单元更具有优势在于非常快的存取时序，使得SRAM单元特别具吸引性在于高速暂存(scratchpad)或工作数据存储，例如处理器的快取存储器(cache memory)。目前***整合芯片(system on a chip；以下简称为SOC)设计常合并成单核心、双核心或多核心。将这些多核心预设计成热门的处理器，例如数字信号处理器(digital signal processing processor；以下简称DSP)、高阶精简指令集(Advanced RISO Machine；以下简称ARM)、精简指令集电脑(Reduced Instruction Set Computer；以下简称RISC)或微处理器，并且与该处理器邻接或在附近配置了一个SRAM单元的第1级(L1)快取存储器，使得运算处理速度能够更快。在许多装置中使用双核心(dual-core)，举例来说，无线电收发器(radio transceiver)核心具备微处理器核心。SRAM阵列可使用在上述集成电路中。
集成电路使用于电池驱动装置的情况日渐提高。举例而言，SOC可能用于提供全部或大部分用来实现移动电话、手提电脑、笔记本电脑、音像播放器、摄录像机、相机、智能型电话、或个人数字助理(Personal Digital Assistant，PDA)主要功能的电路。在这些装置中，客户定义的逻辑或许可的处理器核心设计会与其他预定的或巨集的单元(如微处理器、数字信号处理器、核心(如ARM、RISC、或相似核心功能)、移动电话模块等)整合在一起。
在SRAM单元中，数据会存储在两个逆相关的存储节点中。一对CMOS反相器(由四个MOS晶体管组成)被配置作为一拴锁单元。在互补式MOS(CMOS)技术中，每一个存储节点是由两个MOS晶体管的栅极端子所形成，并且接收由两个MOS晶体管组成的反相器的输出。
图1显示一典型六晶体管配置的SRAM单元10。在图1中，一对传递栅(pass gate)晶体管PG1、PG2电性分别连接一对数据线(也称为位元线BL与BLB)至存储接点SN1与SN2。在公知技术中，传递栅晶体管PG1与PG2通常是由NMOS晶体管所组成。图中显示一正的供应电压Vdd，其范围在0.6伏特到3.0伏特或更高，主要视技术而定。上拉(pull up)晶体管PU1与PU2由PMOS晶体管组成，并且会将正的供应电压电性连接至一个或另一个存储节点，依SRAM位元单元10的状态而定。图中也显示第二个供应电压Vss，通常是接地。
两个下拉(pull down)晶体管PD1与PD2(也是NMOS晶体管)将负的或供应电压Vss(接地电压)电性连接至一个或另一个存储节点SN1与SN2，依SRAM单元10的状态而定。SRAM单元10是一个锁相器，只要供应电源足以正确地操作电路，该锁相器会无限时地保存数据状态。两个分别由上拉晶体管PU1与PU2和上拉晶体管PD1与PD2所组成CMOS反相器彼此交叉错耦合(cross-coupled)，而他们的操作用来连续地增强存储于存储节点SN1与SN2的电荷。如图所示，这两个存储节点彼此反相。当存储节点SN1为逻辑状态1(通常为高电位)，存储节点SN2在同一时间会为逻辑状态0(通常是低电位)，反之亦然。
当SRAM单元10进行写入时，互补的写入数据会分别输入位元线BL与BLB。字元线WL上正的控制信号会电性连接至两个传递栅晶体管PG1与PG2的栅极。上拉晶体管PU1与PU2和下拉晶体管PD1与PD2的所订定的尺寸能够使位元线上的数据覆写存储的数据，借此写入SRAM位元单元10中。
当SRAM单元10进行读取时，正的电压施加于字元线WL，传递栅晶体管PG1与PG2允许位元线BL与BLB电性连接至存储节点SN1与SN2来接收数据。不同于动态存储单元，如果供应电压Vdd维持在足够的高电平下，SRAM单元10在读取期间不会丧失其存储的状态。因此，读取动作结束后就不需要进行写回(write back)的动作。
位元线BL与BLB构成一对互补的数据线对。这两条成对的数据线可电性连接至一差动感应放大器(未表示于图中)，而差动电压可以被感应且放大，此为本领域普通技术人员所熟知的设计。这个既放大且感应的输出信号可以作为数据输出至该装置中其他的逻辑电路。
图2是另一种传统形式的SRAM单元12，其中使用了八晶体管(8T)并且读取端口14的配置有附加的功能。在图2中，SRAM单元12使用如图1所示的SRAM单元10的六晶体管。而SRAM单元12另外具有一个由两个NMOS晶体管组成的读取端口14，这两个晶体管分别为读取端口下拉晶体管RPD与读取端口传递栅晶体管RPG。读取端口14还具有一条只供读取使用的读取字元线RWL。先前在图1中的字元线WL在图2的SRAM单元12中是仅供写入的写入字元线WWL。将读取端口分离出来的好处是减低了读取干扰的机率，因为存储于位元单元的数据会被读取动作所影响。相对地，读取端口下拉晶体管RPD会根据电性连接至其栅极的存储节点SN2来导通或截止。因为NMOS晶体管具有增益，存储在节点SN2的数据信号会被读取端口下拉晶体管RPD的增益放大。因此当读取字元线RWL被施加正电压时，读取端口传递栅晶体管RPG会导通并且将读取位元线RBL电性连接至读取下拉晶体管，因此读取端口会输出一个对应的数据位元在读取位元线RBL上。
在许多应用当中，具有许多位元单元的SRAM阵列被用来存储恢复用与稍后使用的数据或程序。SRAM单元在同样的时间内经历的读取动作会比写入动作多。因此，通过读取端口14将读取动作与位元单元分离是相当有帮助的，纵使八晶体管的单元要使用较多的硅布局面积来完成。另外，当尝试节省电力(供应电压Vdd)时，最小的特性测量(minimal characteristic measurement)对读取电路而言变得更为重要，因为那是电路中最常动作的部分。
图3是另一种公知的SRAM单元20，其中使用了十个晶体管(10T)。在这个配置中，电路具备两个读取端口，分别电性连接至SRAM单元10的存储节点SN1与SN2。读取端口22与24分别具有各自的控制线RWL1与RWL2、下拉NMOS晶体管以及传递栅NMOS晶体管。两条读取位元线RBL1与RBL2分别通过读取端口传递栅晶体管RPG1与RPG2电性连接至读取端口下拉晶体管RPD1与RPD2。下拉晶体管RPD1与RPD2分别具有一连接至存储节点SN1与SN2的栅极。读取动作可以独立或同时地进行。使用两个读取端口提供了附加的弹性并且能够使两个输出同时从SRAM单元20读取出来。
图4是SRAM单元10的布局图(layout)。如图4所示，N型阱(N type well)1001形成在在半导体基板中，举例来说，半导体基板可以是P型基板或P掺杂硅覆盖绝缘层(silicon-on insulator；SOI)。阴影线部分是多晶硅栅极(polysilicon gate)，图中也显示接触窗，而有源区(active area)31用来显示NMOS晶体管和PMOS晶体管。构成单端口型的六晶体管SRAM单元的晶体管使用PG-1、PG-2、PU-1、PU-2、PD-1和PD-2标记在晶体管的栅极。SRAM单元10在Y方向标记Y1-pitch和X方向标记X1-pitch。接触窗使用适当的信号线标记，例如字元线接触窗(word line contact；WLC)是由晶体管PG-1与PG-2所构成。而SRAM单元10的面积定义为字元线接触窗WLC、位元线接触窗BLC及供应电源接触窗(power contact)VccC与VssC所涵括的区域。两个存储节点位于SRAM单元10内。图4的布局图对应于图1的SRAM单元10。
相似地，图5具有八晶体管的双端口型的SRAM单元12的布局图。在此布局图中，增加读取端口至六晶体管的单端口型的SRAM单元10中。图中显示有源区31，相同地，传递栅晶体管PG1与PG2、上拉晶体管PU1与PU2、下拉晶体管PD1和PD2用以构成写入端口1202，此外增加读取端口传递栅晶体管RPG1与读取端口下拉晶体管RPD1所构成的读取端口1203。读取位元线接触窗RBLC和读取字元线接触窗RWLC显示于SRAM位元单元12的右侧末端。N型阱1201用以构成两个PMOS上拉晶体管的途径(channel)，其余的NMOS晶体管建立在P型基板中。SRAM位元单元12的Y方向标记为Y2-pitch和X方向标记为X2-pitch。
SRAM阵列(区域)结合其他功能而成为核心(core)。设计核心为一功能区块(functional block)，可以用于设计一种标准化的方式，借由组合其他种功能置于集成电路上成为新的集成电路。因为设计核心完全了解和已证实可制造，并在所提供的传统半导体工艺标准化，举例来说，半导体代工(semiconductor foundry)，使用设计核心使新功能装置可快速和廉价的实现。因为许多设计核心包括处理器、微处理器、数字信号处理器或其他计算功能，SRAM存储器也常被包含进去。SRAM可分成一般用途数据存储和第一级(L1)快取，快取存储器(cache memory)可存储处理器已使用、即将使用或重复使用的指定(instruction)或数据，举例来说，上述状况发生在执行回路操作时。使用快取存储器降，低处理器等待从关闭芯片存储位置找出字元的时间。使用嵌入式SRAM快取存储器在设置在集成电路中靠近处理器或逻辑功能电路，可快速找到必要的数据字元或程序指令，因此增加了处理器的效能。
图6是具有单核心的集成电路41的功能区块方框图，其中集成电路41具有嵌入式SRAM阵列。如图所示，晶体管元件(在公知集成电路中，具有上千个晶体管)的第一部分用以形成输入输出端或输入输出(I/O)区域43。因为输入输出装置耦接至外部脚位(external pin)和信号路径(signal trace)，用以驱动较大电流，这些晶体管具有较高增益及较厚的栅极介电层，形成较大面积装置用以装载额外的电流。集成电路41的第二部分是逻辑区域45。因为逻辑晶体管需要高速和低功率损耗，这些装置通常比较小，具有较低的阈电压，并且相较于输入输出区域下，具有较薄的介电层厚度。阈电压可使用掺杂物注入(implant)来调整，举例来说，轻掺杂漏极(lightly doped drain；LDD)离子注入(ion implant)和额外袋型注入(pocket implant)用以特制元件特性，此均为公知技艺。
图6显示单端口型的嵌入式SRAM阵列47。公知处理方法使用与逻辑区域45相同栅极介电层材料和注入程序来制造SRAM单元。如图所示，嵌入式SRAM阵列49是双端口型的八晶体管SRAM存储器单元阵列(2P-8T)。再次说明，公知处理单核心集成电路方法使用相同栅极介电层和相同轻掺杂漏极和袋型离子注入光掩模，用以完成元件的所有部分。
图7是另一种具有嵌入式SRAM存储器的公知单核心集成电路。在此方框图中，集成电路51具有输入输出区域43和逻辑区域45，其中晶体管使用栅极介电层(具有第一栅极氧化厚度)的逻辑规则(logic rule)所构成，以及使用轻掺杂漏极离子注入(LDD ion implantation)和袋型注入步骤(pocket implant step)中的第一NMOS轻掺杂漏极光掩模NLDD-1所构成。在图7中，SRAM阵列53是嵌入SRAM阵列。SRAM阵列53(嵌入式SRAM阵列)是使用一组SRAM设计规则产生单端口型的SRAM，包括如前所述的相同栅极介电层，但不同的是，在SRAM晶体管中使用第二NMOS轻掺杂漏极光掩模NLDD-2，以达到形成轻掺杂漏极区域和袋型离子注入步骤。在图7中，SRAM阵列55具有嵌入式SRAM阵列，其中在六晶体管写入端口晶体管和双晶体管(2T)读取端口晶体管使用相同栅极介电层厚度(thickness)，并具有第二NMOS轻掺杂漏极光掩模NLDD-2步骤。在轻掺杂漏极和袋型注入中使用不同注入光掩模，可在半导体工艺中产生同一核心内具有不同性能特点的逻辑区域晶体管和SRAM区域的晶体管。
以双端口型的八晶体管SRAM单元实现核心的第一级(level 1；L1)快取存储器在近期是非常热门的。于此，须降低SRAM阵列的能耗，尤其是待命电源的能耗变成新的课题。因半导体工艺的发展使得元件的尺寸变小，降低电源损耗的能力已经达到临界限制。SRAM阵列需要稳定及保存数据，然而一般降低供应电源以达到供应电压最小值Vcc，min的方法难以兼容稳定性和降低待命渗漏电流Isb。
由于低耗电集成电路需求的持续与增加(特别是更复杂的电池供电型携带装置)，SRAM单元需要具有良好的省电特性。电力消耗的限制方法之一必须倚靠待渗漏电流Isb。当SRAM单元没有正在使用，SRAM阵列会处于待机模式。待命时的渗漏电流Isb必须被减小。在公知的技术中，尽可能地降低待命模式时的正电源供应来减低CMOS电路的电力消耗的方法广为知晓。用来决定供应电压Vcc电平的公制是供应电压最小值Vcc，min。提供一个具备低供应电压最小值Vcc，min的SRAM单元是很明显有利的。然而，这对于六晶体管存储单元而言很难有效地去实施，这是因为装置尺寸的缩小以及工艺的进步所导致的工艺变动与其他限制渐增。
因此，我们需要一个改良的SRAM单元结构，该结构具有较低待机漏电流Isb、改善的供应电压最小值Vcc，min用以降低待机耗电、与改善的存取速度(特别是读取动作时)，同时维持公知半导体工艺技术用来制造集成电路的相容性，并且不明显地增加工艺步骤与成本。
发明内容
有鉴于此，本发明提供一种具有嵌入式静态随机存取存储器的集成电路，包括一半导体基板；一输入输出区域，包括多个第一晶体管，上述第一晶体管具有一第一栅极介电层厚度；一第一核心，包括一第一逻辑区域，具有多个第二晶体管，其中上述第二晶体管具有一第二栅极介电层厚度以及以一第一轻掺杂漏极光掩模所注入的轻掺杂漏极区域；一第一静态随机存取存储器区域，具有多个第三晶体管，其中上述第三晶体管具有上述第二栅极介电层厚度以及以一第二轻掺杂漏极光掩模所注入的轻掺杂漏极区域；以及一第二静态随机存取存储器区域，具有多个第四晶体管和至少一第五晶体管，其中上述第四晶体管具有上述第二栅极介电层厚度，上述第五晶体管具有以上述第一轻掺杂漏极光掩模所注入的轻掺杂漏极区域。
本发明也提供一种具有嵌入式静态随机存取存储器的集成电路，包括：一第一核心，包括：一第一逻辑区域，具有一第一栅极介电层厚度和多个第一NMOS晶体管，其中上述第一NMOS晶体管具有以一第一轻掺杂漏极光掩模所注入的轻掺杂漏极区域；一单端口型的嵌入式静态随机存取存储器区域，具有上述第一栅极介电层厚度和多个第二NMOS晶体管，其中上述第二NMOS晶体管具有以一第二轻掺杂漏极光掩模所注入的轻掺杂漏极区域；以及一第一双端口型的嵌入式静态随机存取存储器区域，具有上述第一栅极介电层厚度和至少一第三NMOS晶体管，上述第三晶体管具有以上述第一轻掺杂漏极光掩模所注入的轻掺杂漏极区域。
本发明也提供一种具有嵌入式静态随机存取存储器的集成电路的工艺方法，包括提供一半导体基板；形成一输入输出区域，上述输入输出区域包括多个第一NMOS晶体管，具有一第一栅极介电层厚度；形成一第一逻辑区域，上述第一逻辑区域包括多个第二NMOS晶体管，上述第二NMOS晶体管具有一第二栅极介电层厚度以及以一第一轻掺杂漏极光掩模所形成的轻掺杂漏极区域；形成一第一静态随机存取存储器区域，上述第一静态随机存取存储器区域包括多个第三NMOS晶体管，上述第三NMOS晶体管具有一第二栅极介电层厚度以及以一第二轻掺杂漏极光掩模所形成的轻掺杂漏极区域；以及形成一第二静态随机存取存储器区域，上述第一静态随机存取存储器区域包括至少一第四NMOS晶体管，具有一第二栅极介电层厚度以及以上述第一轻掺杂漏极光掩模所形成的轻掺杂漏极区域。
本发明能够降低待机耗电、与改善的存取速度。
为了让本发明的上述和其他目的、特征、和优点能更明显易懂，下文特举一优选实施例，并配合所附附图，作详细说明如下：
附图说明
图1是典型六晶体管配置的SRAM单元。
图2是另一种形式的传统SRAM单元，其使用了八个晶体管。
图3是另一种公知的SRAM单元，其使用了十个晶体管。
图4是SRAM单元的布局图。
图5是具有八晶体管的双端口型的SRAM单元的布局图。
图6是显示具有单核心的集成电路41的功能区块方框图。
图7是具有嵌入式SRAM存储器的单核心集成电路的另一公知方法。
图8是本发明的具有嵌入式SRAM的集成电路的一方框图。
图9是本发明的具有嵌入式SRAM的集成电路的另一方框图。
图10是本发明的具有嵌入式SRAM的集成电路的另一方框图。
图11是本发明的具有嵌入式SRAM的集成电路的另一方框图。
图12是本发明的具有嵌入式SRAM的集成电路的另一方框图。
图13是本发明的具有嵌入式SRAM的集成电路的另一方框图。
图14是本发明的集成电路的另一方框图，其中集成电路140具有第一核心Core-1和第二核心Core-2的双核心阵列。
图15是本发明的具有嵌入式SRAM的集成电路的工艺方法的步骤流程图。
图16是本发明的具有嵌入式SRAM的集成电路的工艺方法的另一步骤流程图，用以产生前述的三栅极氧化物元件。
其中，附图标记说明如下：
Vdd、Vss：供应电压；WL：字元线；
BL、BLB：位元线；PU1、PU2：上拉晶体管；
PD1、PD2：下拉晶体管；SN1、SN2：存储节点；
10、12、20：SRAM单元；14、22、24：读取端口；
PG1、PG2：传递栅晶体管；31：有源区；
RBL1、RBL2：读取位元线；WWL：写入字元线；
WLC：字元线接触窗；BLC：位元线接触窗；
1001、1201：N型阱；X1-pitch：X方向；
1202：写入端口；1203：读取端口；
43：输入输出区域；45、101、107：逻辑区域；
Core-1：第一核心；Core-2：第二核心；
RPG1、RPG2：读取端口传递栅晶体管；
RPD1、RPD2：读取端口下拉晶体管；
WBL、WBLB：写入位元线；
RWL、RWL1、RWL2：读取字元线；
SNBC、SNC：存储节点接触窗；
VssC、VccC：供应电压接触窗；
RBLC：读取位元线接触窗；
RWLC：读取字元线接触窗；
Y1-pitch、Y2-pitch：Y方向；
47、49：嵌入式SRAM阵列；
53、55：SRAM阵列；
41、51、81、91、102、110、120、130、140：集成电路；
73、103、71、77、105、106、108、109、111、112：嵌入式SRAM区域；
1501～1514、1601～1617：步骤；
具体实施方式
本发明优选的实施例的制作与使用方法将详述如下。本发明所提供的许多发明应用概念可以实施于种类广泛的特定内容中。以下所讨论的特定实施例仅是描述制作与使用本发明的特定方法而非限制本发明的范畴。
本发明的SRAM阵列(区域)具有多种存储器单元类型，嵌入在具有逻辑电路、处理器等集成电路中。混合晶体管类型的SRAM位元单元用以达到低待命电流渗漏(standby current leakage)，以及在低功耗时具有高存取速度，并且兼容于现有及未来的半导体工艺。本发明提供一种提供SRAM存储器位元单元的方法和电路，用以改善待命渗漏电流(standby leakage current，Isb)，也改善待命操作、电压源Vcc、较低供应电平(lowered supply level)的最小功率(min power)和高速读存时序(high speed read access times)。本发明对于逻辑电路和使用者特制电路的多核心集成电路具有优势，而SRAM单元具有改良后的稳定性，使得在广泛的条件下提供可靠的操作。
图8是本发明的具有嵌入式SRAM的集成电路的一方框图，其中集成电路81为单核心集成电路，并且使用逻辑晶体管设计规则和嵌入式SRAM阵列(区域)的SRAM晶体管设计规则。在图8中，输入输出区域43具有多个晶体管，其中上述晶体管具有以输入输出区域的设计规则所形成的栅极介电层(gate oxide)厚度，逻辑区域45以第一设计规则Device-1所形成，其中第一设计规则Device-1用以规范第一栅极介电层(其中包括氧化物、氮化物、氮氧化物、二氧化硅、或者其他介电层材料)厚度。此外，逻辑区域45具有以第一NMOS轻掺杂漏极(LDD)光掩模NLDD-1所形成的轻掺杂漏极区域，在此称为之为双栅极氧化物(DGO)工艺。使用不同轻掺杂漏极光掩模和注入步骤可控制晶体管的阈电压Vt(threshold voltage)。在SRAM单元中，双端口单元的读取端口具有较高的阈电压Vt的元件，而较低的阈电压Vt元件则有较快的速度和使用较低的功率。双端口型的嵌入式SRAM区域71为双端口型SRAM单元所构成的阵列，每一双端口SRAM单元包括六晶体管(6T)单元和双晶体管(2T)读取端口，在某些实施例中，双端口型的嵌入式SRAM区域71可以是SRAM区域。双端口型的嵌入式SRAM区域71使用第一设计规则Device-1和第一NMOS轻掺杂漏极光掩模NLDD-1。然而，在单端口型的嵌入式SRAM区域73中，嵌入式单端口SRAM区域使用标示“Device-2”的设计规则所构成。当逻辑区域使用注入掩模和步骤时，SRAM阵列的逻辑区域具有额外的效能、设计灵活性与低附加费用。
因此，在此实施例的集成电路的单核心内，使用不同NMOS轻掺杂漏极光掩模和注入步骤，则产生具有不同晶体管特性的嵌入式SRAM单元。借由使用SRAM区域的不同工艺和设计规则来设计嵌入式SRAM，用以优化SRAM单元的阈电压(threshold voltage)、速度、待命渗漏电流Isb和稳定性，尤其在低功率和高速度下，SRAM的稳定性特别重要。
图9是本发明的具有嵌入式SRAM的集成电路的另一方框图，其中集成电路91具有多种设计规则的嵌入式SRAM单元于单核心中。在图9中，再次使用如前所述的输入输出区域43，并且逻辑区域45具有多个晶体管，其中这些晶体管以第一设计规则Device-1来规范栅极介电层厚度、NMOS轻掺杂漏极注入和袋型注入。具有单端口型的嵌入式SRAM区域73的SRAM单元阵列是由第二设计规则Device-2所提供，而在双端口型的嵌入式SRAM区域77中使用不同方法则使用不同的方法来提供。在此实施例中，双端口型的嵌入式SRAM区域77具有两不同NMOS轻掺杂漏极光掩模和注入。在集成电路的“写入(write)”端口中，六晶体管存储单元使用第二设计规则Device-2或SRAM设计规则。这些晶体管具有和逻辑区域45相同的栅极介电层厚度，但使用轻掺杂漏极注入和袋型注入的第二NMOS轻掺杂漏极光掩模NLDD-2。第二NMOS轻掺杂漏极光掩模NLDD-2和单端口型的嵌入式SRAM区域73所使用的光掩模一样。然而，在双端口型的嵌入式SRAM区域77中，SRAM单元的双晶体管读取端口是以第一设计规则Device-1或逻辑设计规则所形成，其中逻辑设计规则是以第一NMOS轻掺杂漏极光掩模NLDD-1进行轻掺杂漏极离子注入和袋型离子注入，以便注入轻掺杂漏极区域，这些和逻辑区域45所使用的是相同的光掩模。这些方法中，双端口型的嵌入式SRAM区域77在每个SRAM单元中，具有两不同晶体管元件特性，一种晶体管形式是六晶体管存储单元的写入端口特性，另一种晶体管形式是八晶体管单元中的双晶体管读取端口的特性。这些特征具有优势，在于读取端口晶体管可为较高速元件，而存储节点晶体管在低待命渗漏电流下保持可靠度和稳定度。
图10是本发明的具有嵌入式SRAM的集成电路的另一方框图，其中集成电路102具有双核心元件，分别包括第一核心Core-1与第二核心Core-2。在双核心元件中，第一核心Core-1具有三个区域。第一核心Core-1具有一逻辑区域101，并且逻辑区域101具有第一设计规则Device-1，第一设计规则Device-1用以规范栅极介电层厚度和第一NMOS轻掺杂漏极光掩模NLDD-1，以便进行轻掺杂漏极注入和袋型注入。第一核心Core-1也具有两嵌入式SRAM阵列，分别为单端口型的嵌入式SRAM区域103和双端口型的嵌入式SRAM区域105，单端口型的嵌入式SRAM区域103和双端口型的嵌入式SRAM区域105的晶体管使用第二设计规则Device-2所形成。在第二核心Core-2中，逻辑区域107具有不同于第一栅极介电层厚度的第二栅极介电层厚度，并且具有第三NMOS轻掺杂漏极光掩模NLDD-3，其中第三NMOS轻掺杂漏极光掩模NLDD-3用以决定轻掺杂漏极和注入工艺。最后，双端口型的嵌入式SRAM区域109在第二核心Core-2的区域中。双端口型的嵌入式SRAM区域109是双端口八晶体管单元的嵌入式SRAM，其中晶体管具有第二栅极介电层厚度，并且在轻掺杂漏极和袋型注入工艺中使用第四NMOS轻掺杂漏极光掩模NLDD-4。以这方法下，集成电路102提供具有第一、第二栅极介电层厚度和不同NMOS轻掺杂漏极光掩模的嵌入式SRAM阵列。每个嵌入至集成电路中的SRAM阵列，均具有不同晶体管特性于另一者，以便优化待命渗漏电流Isb、最小供应电压Vcc，min和读取存取速度。由于本发明实施例使用三个不同栅极介电层(氧化层)厚度，因此这是一个三栅极氧化层(triple gate oxide；TGO)工艺。
图11是本发明的具有嵌入式SRAM的集成电路的另一方框图，其中集成电路110具有第一核心Core-1和第二核心Core-2。第一核心Core-1具有逻辑区域101、单端口型的嵌入式SRAM区域103和双端口型的嵌入式SRAM区域106。逻辑区域101具有第一设计规则Device-1，第一设计规则Device-1用以规范栅极介电层厚度，并以第一NMOS轻掺杂漏极光掩模NLDD-1，进行轻掺杂漏极注入和袋型注入。单端口型的嵌入式SRAM区域103具有第二设计规则Device-2，使得晶体管具有相同第一栅极介电层厚度，并且使用第二NMOS轻掺杂漏极光掩模NLDD-2进行轻掺杂漏极注入和袋型注入。双端口型的嵌入式SRAM区域106具有第一栅极介电层厚度，并且以第二NMOS轻掺杂漏极光掩模NLDD-2形成双端口型的SRAM单元的六晶体管存储单元的写入端口和以第一NMOS轻掺杂漏极光掩模NLDD-1形成双晶体管读取端口。在集成电路110中，第二核心Core-2是由逻辑区域107和双端口型的嵌入式SRAM区域111所构成。逻辑区域107具有第二栅极介电层(也称氧化层)厚度，并且在轻掺杂漏极注入和袋型注入中使用具有“Device-3”设计规则所规范的第三NMOS轻掺杂漏极光掩模NLDD-3。双端口型的嵌入式SRAM区域111是具有六晶体管存储单元(写入端口)的双端口SRAM单元，在六晶体管(写入端口)存储单元是使用第一栅极介电层厚度和第二NMOS轻掺杂漏极光掩模NLDD-2所形成，在双晶体管读取端口中使用第二栅极介电层(也称氧化层)厚度和第三NMOS轻掺杂漏极光掩模NLDD-3。在此实施例中，第二核心Core-2的嵌入式SRAM单元的读取端口以“Device-3”设计规则来规范栅极介电层厚度，双端口型的嵌入式SRAM区域111具有栅极介电层厚度和第二NMOS轻掺杂漏极光掩模NLDD-2，使得在SRAM单元内的写入端口和存储节点有较好的稳定性和低待命电流渗漏Isb，而第三NMOS轻掺杂漏极光掩模NLDD-3使用在双晶体管读取端口上。
图12是本发明的具有嵌入式SRAM的集成电路的另一方框图。在第一核心Core-1中，逻辑区域101具有第一栅极介电层厚度和以第一NMOS轻掺杂漏极光掩模NLDD-1形成轻掺杂漏极区域和袋型注入区域。单端口型的嵌入式SRAM区域103具有第一栅极介电层厚度，但以第二NMOS轻掺杂漏极光掩模NLDD-2以进行轻掺杂漏极注入和袋型注入。双端口型的嵌入式SRAM区域105具有第一栅极介电层厚度。六晶体管(写入端口)和双晶体管读取端口是以第二NMOS轻掺杂漏极光掩模NLDD-2光掩模形成轻掺杂漏极区域和袋型离子注入。集成电路120具有第二核心Core-2，其中包括逻辑区域107，具有第二栅极介电层厚度和使用第三NMOS轻掺杂漏极光掩模NLDD-3，以形成轻掺杂漏极区域和袋型注入。第二核心Core-2也包括嵌入式双端口SRAM单元阵列，即双端口型的嵌入式SRAM区域108。双端口型的嵌入式SRAM区域108包括第二栅极介电层厚度，并在SRAM写入端口和读取端口的晶体管中使用第三NMOS轻掺杂漏极光掩模NLDD-3。因此，集成电路120包含两具有相同读取端口和写入端口的双端口型的嵌入式SRAM区域，但两嵌入式双端口SRAM区域具有不同栅极介电层厚度和不同轻掺杂漏极区域和袋型注入，用以优化集成电路120的每个区域的晶体管特性，例如阈电压(threshold voltage)。
图13是本发明的具有嵌入式SRAM的集成电路的另一方框图。在此实施例中，也属于双核心阵列。第一核心Core-1包括逻辑区域101、单端口型的嵌入式SRAM区域103和双端口型的嵌入式SRAM区域106，其中逻辑区域101具有第一栅极介电层(氧化层)厚度且以第一NMOS轻掺杂漏极光掩模NLDD-1形成轻掺杂漏极区域和袋型注入。单端口型的嵌入式SRAM区域103具有第一栅极介电层(氧化层)厚度，但以第二NMOS轻掺杂漏极光掩模NLDD-2形成轻掺杂漏极区域和袋型注入。双端口型的嵌入式SRAM区域106具有第一栅极介电层(氧化层)厚度，然而在此阵列中，当读取端口(即双晶体管)的逻辑设计使用第一NMOS轻掺杂漏极光掩模NLDD-1时，嵌入式双端口SRAM阵列的写入端口晶体管(即六晶体管)以第二NMOS轻掺杂漏极光掩模NLDD-2形成轻掺杂漏极区域和袋型注入。在第二核心Core-2中，双端口型的嵌入式SRAM区域108和逻辑区域107均使用第二栅极介电层(氧化层)厚度，并且双端口型的嵌入式SRAM区域108的写入端口和读取端口均使用第三NMOS轻掺杂漏极光掩模NLDD-3。因此，集成电路130的第一核心Core-1中，在双端口型的嵌入式SRAM区域106内具有不同NMOS轻掺杂漏极光掩模，使得写入端口的晶体管和读取端口的晶体管具有不同晶体管特性，而第二核心Core-2的SRAM阵列的第二栅极介电层(氧化层)厚度不同于第一核心Core-1的SRAM阵列的第一栅极介电层(氧化层)厚度。
图14是本发明的集成电路的另一方框图，其中集成电路140具有第一核心Core-1和第二核心Core-2的双核心阵列。在第一核心Core-1中，逻辑区域101如前所述，就不在赘述。单端口型的嵌入式SRAM区域103具有第一栅极介电层(氧化层)厚度，但具有第二NMOS轻掺杂漏极光掩模NLDD-2。在双端口型的嵌入式SRAM区域106中，SRAM单元的双端口SRAM阵列使用第一栅极介电层(氧化层)厚度但以第二NMOS轻掺杂漏极光掩模NLDD-2形成双端口型的嵌入式SRAM区域106的写入端口，并以第一NMOS轻掺杂漏极光掩模NLDD-1形成双端口型的嵌入式SRAM区域106的读取端口。在此实施例中，集成电路140的第二核心Core-2内的逻辑区域107具有第二栅极介电层(氧化层)厚度和第三NMOS轻掺杂漏极光掩模NLDD-3，并且双端口型的嵌入式SRAM区域112是一个八晶体管的双端口型的SRAM单元阵列。双端口型的嵌入式SRAM区域112也具有第二栅极介电层(氧化层)厚度和使用不同NMOS轻掺杂漏极光掩模，写入端口(六晶体管)以第二NMOS轻掺杂漏极光掩模NLDD-2(或SRAM光掩模)形成轻掺杂漏极区域和袋型注入，读取端口的双晶体管使用第三NMOS轻掺杂漏极光掩模NLDD-3，也相同于第二核心Core-2的逻辑区域107所使用的第三NMOS轻掺杂漏极光掩模NLDD-3。因此，在此实施例中，集成电路140具有两嵌入式SRAM阵列，其中上述嵌入式SRAM均为双端口阵列，每个嵌入式SRAM均具有读取端口具有两不同NMOS轻掺杂漏极光掩模，其中一个用以产生写入端口和存储节点，另一个用以产生读取端口，用以优化双端口SRAM阵列而具有低待命电流渗漏Isb和快速存取时间。
图8～图14用以表示本发明实施例的组合及所产生的特征。而其他组合的特征，需使用额外的描述来表示，并成为本发明实施例的一部分。
图15是本发明的具有嵌入式SRAM的集成电路的工艺方法的步骤流程图，用以使双核心装置实现本发明的特征。在图15中，提供一半导体基板。于步骤1501，形成浅沟槽隔离(shallow trench isolation，STI)，用以在基板中定义出有源区(active areas)。于步骤1502，执行掺杂，用以在NMOS元件中形成阱(well)和控制阈电压(Vt)。于步骤1503，形成PMOS掺杂物(dopant)和PMOS阱。于步骤1504，于输入输出I/O区域上沉积(deposited)第一栅极介电层(厚度)。于步骤1505，形成一第二栅极介电层(厚度)，因此这是一个双栅极氧化物(DGO)工艺。栅极介电层或栅极氧化物可以是任何用于现在半导体工艺和任何适用于未来工艺，包括氧化硅、二氧化硅、氮氧化硅和高介电常数(high K)的介电层，例如铪(hafnium)和锆(zirconium)等。于步骤1506，沉积栅极导电层。传统上使用多晶硅，但是金属栅极和其他栅极导体也可使用。于步骤1507，执行栅极图案化(gate patterning)步骤，其中是以光阻(photo resist)和蚀刻(etch)步骤来形成栅极导体(gate conductor)。于步骤1508，以第一NMOS轻掺杂漏极光掩模NLDD-1形成第一NMOS轻掺杂漏极区域，也使用离子注入和第一NMOS轻掺杂漏极光掩模NLDD-1执行角度注入(angled implant)和袋型注入。于步骤1509中，使用第一NMOS轻掺杂漏极光掩模NLDD-1形成逻辑区域的NMOS晶体管轻掺杂漏极区域。于步骤1510，使用第一PMOS轻掺杂漏极光掩模PLDD-1形成PMOS SRAM的轻掺杂漏极区域。于步骤1511，以第一PMOS轻掺杂漏极光掩模PLDD-1形成逻辑区域的PMOS晶体管轻掺杂漏极区域。步骤1512是一个选择性的步骤，但在一些设计中亦使用输入输出区域的光掩模NLDD和光掩模PLDD，其不同于形成逻辑区域和轻掺杂漏极区域的SRAM轻掺杂漏极光掩模。形成轻掺杂漏极区域和袋型注入完成后，于步骤1513，使用氧化物、氮化物和氮氧化物产生栅极间隙壁(gate spacer)，用以保护栅极导体的侧壁(sidewall)。于步骤1514，执行深注入(deeper implants)，用以形成源极和漏极区域来完成晶体管。
图15提供一种双栅极介电层(氧化物)装置的制造方法。输入输出区域和集成电路的其余的部分具有两不同介电层厚度。图16是本发明的具有嵌入式SRAM的集成电路的工艺方法的另一步骤流程图，用以产生如上所述的三栅极氧化物(介电层)(TGO)元件。在图16中，工艺启始于步骤1601，用以形成浅沟槽隔离(STI)，接着于步骤1602，执行掺杂，用以在特定区域形成NMOS的阈电压(Vt)和阱(well)掺杂物。于步骤1603，形成PMOS的阈电压(Vt)和阱(well)掺杂物。于步骤1604，于输入输出区域上沉积介电层(厚度)。于步骤1605，于第一核心Core-1上沉积栅极介电层(厚度)。于步骤1606，是一个新的步骤，于第二核心Core-2上沉积栅极介电层(厚度)。于步骤1607，沉积栅极导电层(gate conductive layer)，例如多晶硅。于步骤1608，执行栅极图案化(gate patterning)。于步骤1609，以第二NMOS轻掺杂漏极光掩模NLDD-2形成轻掺杂漏极区域和袋型注入。于步骤1610，以第一NMOS轻掺杂漏极光掩模NLDD-1形成第一核心Core-1的逻辑区域的轻掺杂漏极区域。于步骤1611，以第三NMOS轻掺杂漏极光掩模NLDD-3执行第二核心Core-2的逻辑区域的轻掺杂漏极工艺。于步骤1612，在SRAM单元中以第二PMOS轻掺杂漏极光掩模PLDD-2执行第一PMOS轻掺杂漏极工艺。于步骤1613，以第一PMOS轻掺杂漏极光掩模PLDD-1执行第一核心Core-1的逻辑区域的PMOS轻掺杂漏极工艺。于步骤1614，以第三PMOS轻掺杂漏极光掩模PLDD-3执行第二核心Core-2的逻辑区域的PMOS轻掺杂漏极工艺。选择性的步骤1615在输入输出区域的轻掺杂漏极区域中使用额外轻掺杂漏极光掩模。或者输入输出区域的轻掺杂漏极区域可在其他轻掺杂漏极步骤中产生。于步骤1616，在栅极导体上产生栅极间隙壁。于步骤1617，执行深源极和漏极(S/D)注入，以完成整个晶体管。
虽然上述步骤中描述的顺序，在步骤上可能会重新排序和结合，以成为本发明的另一个实施方式，然而这些仍适用在本发明的范围上。
栅极介电层可以是任何公知介电质，例如氧化硅、二氧化硅、氮化硅、氮氧化硅和其他公知含硅介电质。也可使用高介电常数(high-K)的介电质，举例来说，本发明实施例中，介电质包括铪(hafnium)、锆(zirconium)、硅酸盐和氧或不具有硅酸盐和氧。
虽然本发明的实施例与其优点已详述地说明，然而在不脱离本发明如权利要求所定义的精神与范畴下，不同形式的变更、置换与更动均可实行。例如，本领域普通技术人员可轻易地了解在本发明的范畴下仍有许多可变动的地方。
此外，本发明应用的观点并没有限制于说明书中所述的特定方法或步骤的实施例。任何本领域普通技术人员可从本发明揭示内容中理解现行或未来所发展出的工艺及步骤，只要可以在此处所述实施例中实施大体相同功能或获得大体相同结果均可使用于本发明中。因此，本发明的保护范围包括上述工艺及步骤。

Claims (10)

1.一种具有嵌入式静态随机存取存储器的集成电路，包括：
一半导体基板；
一输入输出区域，包括多个第一晶体管，上述第一晶体管具有一第一栅极介电层厚度；
一第一核心，包括：
一第一逻辑区域，具有多个第二晶体管，其中上述第二晶体管具有一第二栅极介电层厚度以及以一第一轻掺杂漏极光掩模所注入的轻掺杂漏极区域；
一第一静态随机存取存储器区域，具有多个第三晶体管，其中上述第三晶体管具有上述第二栅极介电层厚度以及以一第二轻掺杂漏极光掩模所注入的轻掺杂漏极区域；以及
一第二静态随机存取存储器区域，具有多个第四晶体管和至少一第五晶体管，其中上述第四晶体管具有上述第二栅极介电层厚度，上述第五晶体管具有以上述第一轻掺杂漏极光掩模所注入的轻掺杂漏极区域。
2.如权利要求1所述的具有嵌入式静态随机存取存储器的集成电路，其中上述第二静态随机存取存储器区域为多个双端口SRAM单元所构成的一阵列，每一双端口SRAM单元包括一六晶体管存储单元和一双晶体管读取端口，上述六晶体管存储单元具有上述第四晶体管，上述第四晶体管具有以上述第二轻掺杂漏极光掩模所注入的轻掺杂漏极区域。
3.如权利要求1所述的具有嵌入式静态随机存取存储器的集成电路，其中第二静态随机存取存储器区域具有一读取端口，上述读取端口具有二NMOS晶体管，上述NMOS晶体管具有以第一轻掺杂漏极光掩模所注入的轻掺杂漏极区域。
4.如权利要求1所述的具有嵌入式静态随机存取存储器的集成电路，还包括：
一第二核心，上述第二核心包括：
一第二逻辑区域，具有多个第六晶体管，其中上述第六晶体管具有一第三栅极介电层厚度以及以一第三轻掺杂漏极光掩模所注入的轻掺杂漏极区域；以及
一第三静态随机存取存储器区域，具有多个第七晶体管和至少一第八晶体管，其中上述第七晶体管具有一第三栅极介电层厚度，以及以一第三轻掺杂漏极光掩模所注入的轻掺杂漏极区域。
5.一种具有嵌入式静态随机存取存储器的集成电路，包括：
一第一核心，包括：
一第一逻辑区域，具有一第一栅极介电层厚度和多个第一NMOS晶体管，其中上述第一NMOS晶体管具有以一第一轻掺杂漏极光掩模所注入的轻掺杂漏极区域；
一单端口型的嵌入式静态随机存取存储器区域，具有上述第一栅极介电层厚度和多个第二NMOS晶体管，其中上述第二NMOS晶体管具有以一第二轻掺杂漏极光掩模所注入的轻掺杂漏极区域；以及
一第一双端口型的嵌入式静态随机存取存储器区域，具有上述第一栅极介电层厚度、至少一第三NMOS晶体管和多个第四NMOS晶体管，上述第三晶体管具有以上述第一轻掺杂漏极光掩模所注入的轻掺杂漏极区域，上述第四NMOS晶体管位于一写入端口中，上述第四NMOS晶体管具有上述第一栅极介电层厚度以及以上述第二轻掺杂漏极光掩模所注入的轻掺杂漏极区域。
6.如权利要求5所述的具有嵌入式静态随机存取存储器的集成电路，还包括：
一第二核心，包括：
一第二逻辑区域，具有一第二栅极介电层厚度以及多个第五NMOS晶体管，其中上述第五NMOS晶体管具有以一第三轻掺杂漏极光掩模所注入的轻掺杂漏极区域；
一第二双端口型的嵌入式静态随机存取存储器区域，具有上述第二栅极介电层厚度以及至少一第六NMOS晶体管，上述第六晶体管具有以上述第三轻掺杂漏极光掩模所注入的轻掺杂漏极区域。
7.如权利要求5所述的具有嵌入式静态随机存取存储器的集成电路，还包括：
一第二核心，包括：
一第二逻辑区域，具有一第二栅极介电层厚度以及多个第五NMOS晶体管，其中上述第五NMOS晶体管具有以一第三轻掺杂漏极光掩模所注入的轻掺杂漏极区域；
一第二双端口型的嵌入式静态随机存取存储器区域，具有上述第二栅极介电层厚度以及至少一第六NMOS晶体管，上述第六晶体管具有以上述第二轻掺杂漏极光掩模所注入的轻掺杂漏极区域。
8.一种具有嵌入式静态随机存取存储器的集成电路的工艺方法，包括：
提供一半导体基板；
形成一输入输出区域，上述输入输出区域包括多个第一NMOS晶体管，具有一第一栅极介电层厚度；
形成一第一逻辑区域，上述第一逻辑区域包括多个第二NMOS晶体管，上述第二NMOS晶体管具有一第二栅极介电层厚度以及以一第一轻掺杂漏极光掩模所形成的轻掺杂漏极区域；
形成一第一静态随机存取存储器区域，上述第一静态随机存取存储器区域包括多个第三NMOS晶体管，上述第三NMOS晶体管具有一第二栅极介电层厚度以及以一第二轻掺杂漏极光掩模所形成的轻掺杂漏极区域；
形成一第二静态随机存取存储器区域，上述第一静态随机存取存储器区域包括至少一第四NMOS晶体管，具有一第二栅极介电层厚度以及以上述第一轻掺杂漏极光掩模所形成的轻掺杂漏极区域；以及
在上述第二静态随机存取存储器区域中形成多个第五NMOS晶体管，具有一第二栅极介电层厚度以及以上述第二轻掺杂漏极光掩模所形成的轻掺杂漏极区域。
9.如权利要求8所述的具有嵌入式静态随机存取存储器的集成电路的工艺方法，还包括：
形成一第二逻辑区域，上述第二逻辑区域包括多个第六NMOS晶体管，上述第六NMOS晶体管具有一第三栅极介电层厚度以及以一第三轻掺杂漏极光掩模所形成的轻掺杂漏极区域；以及
形成一第三静态随机存取存储器区域，上述第三静态随机存取存储器区域包括至少一第七NMOS晶体管，上述第七NMOS晶体管具有上述第三栅极介电层厚度以及以上述第三轻掺杂漏极光掩模所形成的轻掺杂漏极区域。
10.如权利要求8所述的具有嵌入式静态随机存取存储器的集成电路的工艺方法，还包括：
形成一第二逻辑区域，上述第二逻辑区域包括多个第六NMOS晶体管，上述第六NMOS晶体管具有一第三栅极介电层厚度，以及以一第三轻掺杂漏极光掩模所形成的轻掺杂漏极区域；以及
形成一第三静态随机存取存储器区域，上述第三静态随机存取存储器区域包括至少一第七NMOS晶体管，上述第七NMOS晶体管具有上述第三栅极介电层厚度以及以上述第二轻掺杂漏极光掩模所形成的轻掺杂漏极区域。
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