CN101943735A - 内置式线路测试方法 - Google Patents

Abstract

本发明提出一种廉价的内置式线路测试方法，该方法呈现出有限的假报警率。本发明还提出一种线路测试方法，该方法能够以良好的性能级别确定所测得故障的原因。本发明还提供能够实现所发明的方法的线路。

Description

内置式线路测试方法

本发明的技术领域涉及内置式线路测试(BIT)方法，也称为线路自测试，包括连接到至少一个***元件的可编程逻辑电路的输入/输出引脚。术语“自测试方法”应该理解成是指该线路可以实现能够检测该线路的故障并且可能确定此线路故障的原因的测试方法。

可以在包括被测线路的设备的生产阶段或者甚至在被测线路的操作阶段(在操作中或是在操作起始)实施这些测试。

用于把逻辑信号施加在第一电路的第一输出引脚和把该逻辑电平记录在连接到该第一输出引脚的第二电路输入引脚的线路测试方法是已知的。把在第二部件的该输入引脚所测量的该逻辑电平与预期电平相比较。如果这些电平不同，则认为该线路是有故障的。然而，这种方法类型是昂贵的，因为它需要重型的测试设备。实际上，把能够产生输出逻辑信号的元件、能够测量该输入逻辑电平的元件以及用于将第一和第二电路的输入和输出引脚同步的元件集成在被测线路中是必要的，以使得将来自输入引脚的响应归入到施加在输出引脚的逻辑信号中。术语“假警报”用来表示当该线路没有故障时却检测到被测线路故障。之前描述的方法存在高的假报警率。实际上由于测试设备的元件之一的故障从而导致检测出线路故障是确实可能的。

本发明的目的是提出廉价的内置式线路测试方法，并且呈现出有限的假报警率。本发明的另一目的是提出一种线路测试方法，该方法能够以良好的性能级别确定所测得故障的原因。而本发明的再一个目的是提供能够实现所发明的方法的线路。

本发明的主题是测试包括可编程逻辑电路的输入/输出引脚的线路的方法，所述线路包括至少一个从该输入/输出引脚延伸到***元件的独立线，所述输入/输出引脚能够处在逻辑高电平或者处在与该逻辑高电平相反的逻辑低电平，所述方法包括以下步骤：

在初始驱动时刻和最终驱动时刻之间，一个步骤用于驱动该输入/输出引脚，其中驱动电压施加在该输入/输出引脚的接线端，所述方法也包括以下步骤：

-从最终驱动时刻开始，一个步骤用于测量该输入/输出引脚的电平，在该步骤期间不再驱动该引脚并且在该步骤期间在至少一个测量时刻为输入/输出引脚记录下所测得的逻辑电平，

-处在(各自的)测量时刻，将所测得的逻辑电平与理论逻辑电平相比较，在该理论逻辑电平时输入/输出引脚应当处于(各自的)测量时刻而没有任何线路故障，

-当在测量时刻所测得的至少一个逻辑电平与所述测量时刻的理论逻辑电平不同时，线路故障被检测出。

该发明方法也能呈现出同时或分别获得的以下特性中的一种或多种：

-其定义为，当未驱动该输入/输出引脚时：

-当在其接线端的电压大于最小高电平输入电压时其处在逻辑高电平，并且当在其接线端的电压小于最大低电平输入电压时其处在逻辑低电平，

-当其处在稳定工作状态时，也就是说当固定电压施加在其接线端时，其处于数值大小取决于该固定电压值的第一逻辑电平，并且在该测试方法的驱动阶段期间所施加的该驱动电压的数值被选择，以使得该引脚被置于与第一逻辑电平相对的第二逻辑电平，在该测量阶段，该线路形成RC电路以使得该输入/输出引脚的接线端的理论电压以理论无驱动时间常数而从该驱动电压转变为该固定电压，在该引脚的理论电压没有处在最大低电平输入电压和最小高电平输入电压之间的至少一个测量时刻，该输入/输出引脚的测得逻辑电平被记录，

-该RC电路的理论无驱动时间常数等于该RC电路的理论电阻和理论电容的乘积，

-该RC电路的理论电阻和理论电容在没有驱动和线路故障时分别等于该线路的电阻和电容或者分别等于这些数值的近似值，

-在该理论逻辑电平为第二逻辑电平的至少一个测量时刻和在该理论逻辑电平等于第一理论逻辑电平的至少一个测量时刻，该测得逻辑电平被记录，

-在该理论逻辑电平为第二逻辑电平的至少两个测量时刻和在该理论逻辑电平等于第一理论逻辑电平的至少两个测量时刻，该测得逻辑电平被记录，

-当检测出故障时，也包括用于根据在各自测量时刻的测得逻辑电平和理论逻辑电平而确定故障原因的一个步骤，

-该引脚的逻辑电平在该理论逻辑电平为第二逻辑电平的第一时刻以及接着的第二时刻，然后在该理论逻辑电平为第一理论逻辑电平的第三时刻和第四时刻被记录，并且，相对于该理论逻辑电平，如果测得的逻辑电平延迟或者相应地提前从该第二逻辑电平转变为第一逻辑电平，那么故障的原因归因于该线路的第二实际时间常数大于或者相应地小于该线路的理论时间常数的事实，

-该引脚的逻辑电平在第一时刻以及接着在该理论逻辑电平为第二逻辑电平的第二时刻，然后在第三时刻和在该理论逻辑电平为第一理论逻辑电平的第四时刻被记录，并且：

-当第一逻辑电平为逻辑高电平时，如果，在该第四测量时刻，该逻辑高电平被记录，故障的原因归因于与大于该最小高电平输入电压的电势的短路，

-当第一逻辑电平为逻辑低电平时，如果，在该第四测量时刻，该逻辑低电平被记录，故障的原因归因于与小于该最大低电平输入电压的电势的短路，

-还包括用于修正故障的步骤，

-该第一逻辑电平是已知的，

-在驱动阶段之前，执行用于确定该第一逻辑电平的阶段，在其中该输入/输出引脚未被驱动并且在其中该输入/输出引脚的逻辑电平被测量，该测得逻辑电平被认为与第一逻辑电平相等。

本发明的另一主题是一种线路，该线路包括可编程逻辑电路的输入/输出引脚，能够向该输入/输出引脚的接线端施加驱动电压并且能够记录该输入/输出引脚的逻辑电平的控制器，该线路还包括至少从该输入/输出引脚延伸到***元件的独立线，所述独立线包括：

-第一电阻，其数值为第一电阻值，与该输入/输出引脚串联排列并且，一端连接到第一节点而另一端连接到该输入/输出引脚，

-第一电容，其数值为第一电容值，与该输入/输出引脚并联排列并且，一端连接到第一节点而另一端连接到第一电容电势，

-第二节点，连接到该***元件和连线，

-第二电阻，连接到第二电阻电势并通过连线连接到该第一节点，

-第二电容，连接到该第二节点和地线。

依照本发明的该线路也能呈现出同时或分别获得的以下特性的一种或多种：

-该第二电阻包括上拉电阻，该第一电容电势为零，该第二电阻电势大于或等于该最小高电平输入电压以使得该第一逻辑状态为高电平，

-该第二电阻包括下拉电阻，该第一电容电势大于或等于该最小高电平输入电压，该第二电阻电势为零以使得该第一逻辑状态为低电平，

-包括检测故障原因的方法和可能修正故障的方法。

依照本发明的该方法体现了其能够无形地且以同样的布局测试该可编程逻辑电路的任何输入或输出线路的优势。

依照本发明的该方法呈现了其便宜并且在检测线路缺陷中具有低的假报警率的优势。实现该方法除无源电阻器或电容器型元件之外不需要增加特定测试元件。然而，以上元件通常在被测线路中出现，即使将它们特别添加以实现根据本发明的方法，因为它们是无源元件(电阻器和/或电容器)因此它们仅最低限度地降低假报警率。而且，这些元件并不昂贵。此外，鉴于该可编程逻辑电路的该输入/输出引脚被控制并且该相同引脚的逻辑电平被记录，并不需要特别为了测试而在该外部元件和该输入/输出引脚之间加入同步元件。

依照本发明的该自测试方法使得能够以高性能级别确定该线路故障的原因并且可能修正这种故障。

依照本发明的该方法由于不需要任何到线路的外部设备所以既能用于生产又能用于操作。

本发明的其他特征和优势在阅读了下面的详细描述后将是显而易见的，其通过非限制性实施例的方式给出，并且参考如下的附图：

-图1a以图形示出了依照第一实施例的线路以及图1b描述了在依照该第一实施例的方法执行期间所显示的被控制器接收到的信号UC(t)、该测试信号UT(t)、该第一电容接线端上的理论电压UCs(t)、该输入/输出引脚接线端的理论电压UBT(t)、该输入/输出引脚的理论逻辑电平LT(t)的随时间变化的时序图，

-图2a以图形示出了依照第二实施例的线路以及图2b描述了在依照该第二实施例的方法执行期间所显示的被控制器接收到的信号UC(t)、该测试信号UT(t)、该第一电容接线端上的理论电压UCs(t)、该输入/输出引脚接线端的理论电压UBT(t)、该输入/输出引脚的理论逻辑电平LT(t)的随时间变化的时序图，

-图3以图形描述了包括几条独立线的线路。

自一个图到另一个图，同样的元件使用了相同的附图标记。

图1a示出了依照本发明的第一实施例的线路5。该线路包括可编程逻辑电路2的输入/输出引脚3和***元件4。该线路5还包括连接到该可编程逻辑电路2的该输入/输出引脚3的控制器8。从该***元件4延伸到该输入/输出引脚3的该线路为独立线1。

该可编程逻辑电路是，例如，FPGA(现场可编程门阵列)类型并且具有一个或多个输入/输出引脚3。该***元件是例如可编程逻辑电路或包括接地的开关或晶体管的电路或者甚至是其他类型的集成电路。

该独立线1也包括连线7，该连线7将该输入/输出引脚3电连接到该***元件4以及之后将要描述的电阻和电容。

该输入/输出引脚3可以处在逻辑高电平(“1”电平)，也可以处在逻辑低电平(“0”电平)。这两种逻辑电平是彼此相反的逻辑电平。

在下文中，术语“相连”或“相接”应当理解为意指电连接。该独立线1包括具有第一电阻值Rs的第一电阻11，其与输入/输出引脚3串联排列连接，并且一端直接连接到第一节点21而另一端直接连接到该输入/输出引脚3。该术语“直接”应被理解为意指该电阻通过可忽略电阻和电容的连线连接到该输入/输出引脚3或者该电阻就是将该第一节点21连接到该输入/输出引脚3的连线的电阻。作为变型，该第一节点21不直接连接到该输入/输出引脚3。

该独立线1也包括具有第一电容值Cs的第一电容31，其与输入/输出引脚3并联排列连接并且一端直接连接到第一节点21而另一端则连接到第一电容电势V31。在该第一节点21与地之间的电压被称作在该第一电容的接线端的电压UC_s。在依照本发明的第一实施例的该线路中，该第一电容电势V31为零，该第一电容是接地的。第二节点22通过连线7连接到该第一节点21。

该独立线1还包括第二电阻12，该第二电阻12通过具有可忽略电阻和电容的连线7连接到第二电阻电势V12和第二节点22。

在依照该第一实施例的该独立线1中，所述第二电阻12是与***元件4并联排列的电阻并且一端连接到第二电阻电势V12＝Vcc而另一端直接连接到该第二节点22。值等于Vcc的该第二电阻电势V12是正的并且大于之后将描述的最小高电平输入电压VIH。这就是说该第二电阻12，其是与***元件4并联排列并且连接到比最小高电平输入电压VIH更高的电势的电阻，其是用于上拉到逻辑高电平的电阻。

该线路还包括连接该第二节点22和地线的第二电容32。

图2a示出了依照本发明的第二实施例的线路。图2a和图1a共有的元件采用相同的附图标记标注并且将不再进行再次描述。

在该第二实施例中，该第二电阻电势V12为零，该第二电阻是接地的，尽管该第一电容电势V31(等于Vcc)是正的并且大于或等于该最小高电平输入电压VIH。该第二电阻是用于下拉到逻辑低电平的电阻。

之前所描述的电阻和电容按通常会出现在该线路中。如果它们未出现，它们已并入其中以能够实现依照本发明的测试方法。这些电阻和电容或者是连线电阻和电容，或者是在连线中集成的元件形式的电阻器和电容器。

与该第二电阻12的值Rp相比，最好是忽略该第一电阻11的值Rs。该术语“忽略”应被理解为意指该第一电阻的值Rs至少比该第二电阻12的值Rp小5倍，更优地是小10倍。较佳地，该第二电容32的值Cp与该第一电容31的值Cs相比可以忽略。

该线路5还包括包含信号发生器9的控制器8，在测试阶段，该信号发生器9能够通过产生测试信号UT(t)来驱动该输入/输出引脚3，或者不驱动该引脚，换句话说通过对该引脚不施加任何测试信号而使其悬空。该控制器包括能够记录该输入/输出引脚3状态的测量模块10。

在测试阶段(在额定工作中)之外，该控制器关于可编程逻辑电路的内部逻辑表现为透明的。该术语“透明的”应被理解为意指该控制器没有工作，并且其为驱动该输入/输出引脚或者使其悬空的可编程逻辑电路(该逻辑电路直接传送其输入指令E给引脚3，且该引脚3直接将信息S传送给该逻辑电路。当该控制器不活动时这些都会发生)。

该输入/输出引脚3的第一逻辑电平L1被定义为逻辑高电平或者逻辑低电平。该第一逻辑电平L1是当后者在未被驱动的稳态时该引脚上的电平。就是说当其既没有被该可编程逻辑电路2也没有被该信号发生器9驱动的时候，该引脚未被驱动。

该逻辑电平由在稳态工作下的该引脚3的接线端上的恒定电压Uperm来定义。当该输入/输出引脚3作为输入时(当其未被驱动时)，当该引脚电压UB(t)大于最小高电平输入电压VIH时其处在逻辑高电平并且当该输入/输出引脚3的电压低于最大低电平输入电压VIL时其处于低电平。

在图1示出的依照第一实施例的该线路中，在额定工作模式(该***元件作为输入)下该输入/输出引脚3配置作为输出。当引脚的驱动停止时，并且没有任何线路故障时，该引脚作为输入(高阻抗)，该第一电容经过一个充电的过渡期，直到其接线端电压UC_s(t)达到稳态工作电压Uperm，该工作电压Uperm等于比VIH大的第二电阻的电势V12。当没有驱动时，该第一电阻中没有电流流动，该引脚的接线端的电压等于该第一电容的接线端的电压。则该第一逻辑电平L1为高电平。

作为变型，依照第一实施例的该线路配置作为额定工作模式的输入，并且由于强加于该引脚的接线端的电压等于比VIH大的第二电阻电势，被***元件(输出)强加的该额定逻辑电平为高电平。例如，该***元件是在额定模式打开的开关或晶体管，一端连接到该第二节点22而另一端接地。作为变型，该***元件是布尔类型的逻辑输入。

在图2a示出的依照第二实施例的该线路中，例如，当该输入/输出引脚3在额定模式作为输出并且其逻辑电平为低电平时，该第一逻辑电平L1为低电平。例如，该***元件是在额定模式关闭的开关或一晶体管，一端连接到该第二节点22而另一端接地。

接下来是依照本发明的该测试方法的描述。

用于测试线路5的该方法由对线路故障的检测、可能地对故障原因的确定以及可能地对测得的故障的修正构成。

图1b和2b示出了，对于依照第一实施例和各自的第二实施例的方法，时序表描述了被控制器8所接收的信号UC(t)、测试信号UT(t)、该第一电容的接线端的理论电压UC_s(t)、该输入/输出引脚的接线端的理论电压UBT(t)、该输入/输出引脚3的理论逻辑电平LT(t)的随时间的变化。该输入/输出引脚3的接线端理论电压为该引脚电压与地之间的电压差。

该术语“理论电势”应被理解为意指应存在于没有故障的线路中的电势。

在图1b和2b所示的示例性方法中，该引脚的理论电压和该第一电容的接线端电压都等于第二电阻电势V12(t)，并且该引脚的状态(和理论状态)在测试之前为高电平。下文描述的测试方法不受这些数值约束。

首先，在图1b和2b中可以看到，该信号发生器9接收到测试起始信号UC(t)，例如以电压脉冲的形式。该信号发生器9产生测试信号UT(t)，该测试信号UT(t)为作用于该输入/输出引脚3的初始驱动时刻tpi和最终驱动时刻tpf之间的电压脉冲，其值等于驱动电压UP。在该初始驱动时刻tpi和最终驱动时刻tpf之间，该引脚的接线端的理论电压UBT(t)等于该驱动电压UP。

依照第一实施例的该方法通过第一逻辑电平为高电平的线路来应用以及来实现。在该实施例中，如图1b中可以看到的，该驱动电压UP为零，以便于将该引脚设置为逻辑低电平。以此方式选择该驱动电压以便设置该引脚3到第二状态(相对第一状态)，由此使其小于或等于最大低电平输出电压VOL，低于该最大低电平输出电压VOL则该引脚在输出模式中处在低电平。

该初始驱动时刻tpi和该最终驱动时刻tpf之间，在第一电容的接线端的该理论电压UC_s根据理论驱动时间常数τp转变为该驱动电压UP，该理论驱动时间常数τp等于：

τp＝Cs*Rs。

较优地，该测试电压UT(t)的持续时间至少需要达到理论驱动时间常数的5倍以便第一电容接线端的该理论电压UC_s在驱动阶段转变为驱动电压。

在最终驱动时刻，该序列发生器9停止驱动该第一输入/输出引脚3直至测试结束，并且这是测试阶段。当其在最终测试时刻tf接收到第二测试信号时该测试停止下来。

在测试阶段期间，不被驱动的该输入/输出引脚3会作为输入(高阻抗)并且其接线端的该理论电压UBT(t-tpf)等于第一电容的接线端的该理论电压，这是因为在第一电阻11中没有电流流动。于是该线路在第一节点21和第二节点22之间形成RC电路。在理论无驱动时间常数τnp下由于该第一电容31在相同的时间常数下充电，该引脚3的接线端的该理论电压UBT(t-tpf)于是转变为稳态工作电压Uperm，该电压Uperm为等于Vcc的第二电阻电势V12。

该引脚3的该理论电压UBT(t)随着从最终驱动时刻tpf起的时间由以下方式增大到理论稳态工作电压Uperm＝V12：

UBT(t-tpf)＝Vcc(1-e^-(t-tpf)/τ2)。

该理论无驱动时间常数τnp由以下公式给出：

τnp＝R*C

此处R为该RC电路的理论电阻的值并且C为该RC电路的理论电容，它们分别等于无驱动状态以及无线路故障时该线路的电阻和电容。当该线路包括单一信号独立线1时，该线路的电阻在无驱动和无线路故障时等于独立线的电阻Ri，其由以下公式给出：

Ri＝Rp

这时因为该线路的电容只能通过第二电阻充电。

该独立线的电容的值Ci由以下公式给出：

Ci＝Cs+Cp

作为变型，该RC电路的该理论电阻R和该理论电容C为近似值，换句话说数值是从在无驱动以及无线路故障时该线路形成的大致的电阻和电容的预定范围中得到。该范围的大小依赖于这些值的不确定性。该时间常数则是形成为一平均值的频带。该变型使考虑该电阻和电容的值的不确定性和/或变化成为可能。

在图3所示的实施例中，该线路包括多条独立线1₁、1₂、1₃，每条独立线都有与图1所示独立线1相同的结构，这些独立线在该引脚3周围呈星状结构。该线路的电容和电阻是所有独立线的电容和电阻。在每条独立线包括第一电阻Rs1、Rs2、Rs3和第二电阻Rp1、Rp2、Rp3以及与第一电容Cp1、Cp2、Cp3相比可忽略的第二电容Cs1、Cs2、Cs3的情况下，该线路的电容C实质上等于C＝Cs1+Cs2+Cs3。

该线路电阻R等于R＝Rp1//Rp2//Rp3

此处

Rp1//Rp2//Rp3＝{[(Rp1×Rp2)/(Rp1+Rp2)]×Rp3}/{[(Rp 1×Rp2)/(Rp1+Rp2)]+Rp3}

在该输入/输出引脚3的理论电压UBT(t-tpf)等于该最大低电平输入电压VIL的低电平时刻t_VIL之前，该引脚的理论逻辑电平LT为低电平。当该引脚的理论电压UBT(t-tpf)位于最大低电平输入电压VIL和最小高电平输入电压VIH之间时，该引脚的逻辑电平可以是高电平或者低电平，但是该引脚的理论逻辑电平不能确定；此区域在图1b和2b中为阴影。从该引脚的理论电压UBT(t-tpf)大于或等于最小高电平输入电压VIH的高电平时刻t_VIH开始，该引脚的逻辑电平LT为高电平。

依照第二实施例的该方法应用于第一逻辑电平为低电平的线路。在该实施例中，按照与第一实施例相同的步骤，但是驱动电压UP，如图1b所示，等于Vcc，其中该第一电容的电势V31也为Vcc以便将该引脚设置为低电平的第二逻辑电平。实际上，该驱动电压至少等于最小高电平输出电压VOH，高于该电压VOH则该引脚在输出模式下处于高电平。

在依照第二实施例的该方法中，该第一电容31在驱动阶段期间充电(或保持充电)。当第一输入/输出3处于悬空时，该第一电容以第二理论无驱动时间常数τnp放电。该引脚3的理论电压减小到理论稳态工作电压Uperm，其等于值为零的第二电阻电势V12，如下：

UBT(t-tpf)＝Vcc*e^-(t-tpf)/τ2

只要该输入/输出引脚3的理论电压UBT(t-tpf)大于最小高电平输入电压VIH(t≤t_VIH’)，该引脚的理论逻辑电平LT为高电平，然后，当该引脚的理论电压变得小于或等于最大低电平输入电压VIL(t≥t_VIL’)时，该引脚的理论电平LT为低电平。

在一个优选实施例中，可依照两个实施例实施该方法，如图1b和2b所示，该引脚的状态在四个连续时刻被记录，即在该理论逻辑电平为第二逻辑电平的第一tM1和第二tM2测量时刻，以及在该引脚的理论逻辑电平在这些时刻为第一逻辑电平的第三tM3和第四tM4测量时刻。

之后在各自测量时刻tMi该所测逻辑电平与理论逻辑电平相比较，在该理论逻辑电平时该输入/输出引脚在各自测量时刻tMi应该没有线路故障。如果在一测量时刻至少一个所测逻辑电平与同一测量时刻的理论逻辑电平不同，则检测到故障。

在第一实施例中，如果，在四个测量时刻tM1、tM2、tM3、tM4，测得0逻辑电平，这意味着在第三和第四测量时刻所测逻辑电平分别不同于在第三和第四测量时刻的理论逻辑电平。这也意味着该引脚实际电平在测量阶段期间保持在第二逻辑电平。换句话说，该第二实际时间常数非常大，故障的原因归因于该线路是断开的(该线路的电阻趋于无穷大并且因此该时间常数趋于无穷大)的事实，或者归因于该线路与地短路的事实，例如通过一焊球(该线路的电容为零，该线路没有时间常数，该引脚处在相应短路状态)。

在第二实施例中，如果，在四个测量时刻tM1、tM2、tM3、tM4，测得0逻辑电平，故障的原因归结于该线路与地短路的事实。

在第一实施例中，如果四个测量状态与逻辑高电平一致，这意味着该线路出现与大于该最小高电平输入或输出电压的正电势的短路。

在第二实施例中，如果四个测量状态与逻辑高电平一致，这意味着该线路出现与大于该最小高电平输入或输出电压的正电势的短路或者电路开路。

在两个实施例中，如果测量电平从第二逻辑电平转变为第一逻辑电平，但是具有延迟或超前，则故障的原因可归因于该第二实际时间常数与第二理论时间常数不同的事实。

例如，在第一实施例中，如果在前三个测量时刻测得为低电平并且在第四测量时刻测得为高电平，则该实际时间常数要大于理论时间常数，该线路电阻和/或该线路电容高于它们各自的理论值。在该实施例中，如果在第一测量时刻测得为低电平并且在后三个测量时刻测得为高电平，则该实际时间常数小于理论时间常数，该线路电阻和/或该线路电容低于它们各自的理论值。此时，该线路5的电阻R或该线路5的电容是错误的或者在邻近的两条线路之间有短路改变了线路的电阻或电容。

如果在四个测量时刻所测的四个电平与在该四个测量时刻各自的四个理论电平分别相等，则更加确信可以得出该线路的实际时间常数等于理论时间常数并且该线路没有出现问题的结论。

作为变型，该逻辑电平在该第一理论逻辑电平为第一逻辑电平的第一时刻和该理论逻辑电平为第二逻辑电平的第二时刻的两个连续时刻被记录。该结论比当4个逻辑电平都被记录时显示出更加不确定性。

在第一实施例中，如果，在测量时刻，该低电平被记录，则可得出存在对地短路或电路开路或者该实际时间常数大于该理论时间常数的结论。如果，在两个测量时刻，该逻辑高电平被记录，则可得出该第二电阻与电源短路或者该实际的时间常数小于该理论时间常数的结论。如果该逻辑低电平在该逻辑高电平之前先被记录，则可得出实际时间常数等于该理论时间常数的结论，但是后者也可能会太小或太大。那么则不能确定故障的原因。

在第二实施例中，如果，在测量时刻，该低电平被记录，则可得出存在对地短路或者该实际时间常数小于该理论时间常数的结论。如果在两个测量时刻，该逻辑高电平被记录，可得出该第一电容与电源短路或者实际时间常数大于该理论时间常数的结论。如果该逻辑高电平在该逻辑低电平之前先被记录，则可得出实际的时间常数等于该理论时间常数的结论，但是后者可能会太小或太大。那么则不能确定故障的原因。

依据本发明的方法的可靠性可通过选择让第一测量时刻尽可能接近最终驱动时刻并且第二测量时刻尽可能接近最终时刻来提高。

总之，在依照第一和第二实施例的该方法中，所测得的该输入/输出引脚3的逻辑电平在至少一个测量时刻tMi被记录，并且在该测量时刻将所测逻辑电平LMi与理论逻辑电平LT(tMi)相比较。如果至少一个所测逻辑电平与理论逻辑电平不同，则该理论时间常数与该线路的实际时间常数不同，该线路5检测到线路故障。较优地，该输入/输出引脚3的逻辑电平在能够定义该引脚的理论逻辑电平的至少一个测量时刻被测量，就是说在该引脚的电压处在最小高电平输入电压和最大低电平输入电压之间的时间段之外。

较优地，该线路配备了修正该线路的电阻和/或电容的方法以根据该理论时间常数和所测时间常数之间的差来修正这些数值。

较优地，该线路配备了修正该线路的时间常数的模块，该时间常数在转变回额定工作模式之前能够调整该线路的电容和电阻的值。

作为变型，该引脚的逻辑电平在超过四个测量点被记录。这个变型使得能够更精确地测量实际时间常数。这个变型也使得能够弥补关于该线路的元件(电阻和电容)的容差所产生的裕量效应。

较优地，该线路配备了当测试方法正在进行时存储所测逻辑电平的模块和比较在该线路正常工作的不同阶段所测电平的模块。那么通过比较在运转状态和在生产状态所测得的不同的电平，能够测量元件的容差裕量并能够对其作出弥补。

在依照本发明的方法的第三实施例中，该输入/输出引脚3的第一逻辑电平是未知的。

然后为了确定该第一逻辑电平通过一个阶段而将驱动阶段提前。在初始驱动时刻tpi之前，在第一初始时刻ti和该初始驱动时刻tpi之间，在该信号发生器9不驱动该线路期间处于无驱动阶段，从而使该引脚悬空。在其稳态测得该引脚的逻辑电平，则所测逻辑电平为第一逻辑电平。如果该所测逻辑电平为逻辑高电平，则应用了依照该第一实施例的方法，否则应用了依照该第二实施例的方法。这就是，例如，依照第一实施例的线路的实例，其中第二电阻包括值为Rp的上拉电阻，如图1所示，和值为Rp’的串联电阻且与***元件4串联排列并且其一端连接到连线7而另一端连接到第二节点22，就是说处在第一节点21和第二节点22之间。该独立线的电阻Ri在无驱动和无线路故障时由以下公式给出：Ri＝Rp+Rp’。

在所有的实施例中，在测试步骤中，可以测量在单一测量时刻所测的逻辑电平并且在该测量时刻把此测得逻辑电平与理论逻辑电平相比较。如果该测得逻辑电平与理论逻辑电平不同则检测到故障。

Claims (16)

1.用于测试包括可编程逻辑电路(2)的输入/输出引脚(3)的线路(5)的方法，所述线路(5)包括：从该输入/输出引脚(3)延伸到***元件(4)的至少一条独立线(1)，所述输入/输出引脚(3)能够处在逻辑高电平或者处在与该逻辑高电平相反的逻辑低电平，所述方法包括以下步骤：

-在初始驱动时刻(tpi)和最终驱动时刻(tpf)之间，用于驱动该输入/输出引脚(3)的步骤，在该步骤中在该输入/输出引脚(3)的接线端施加驱动电压(UP)，

其特征在于该方法还包括以下步骤：

-从最终驱动时刻(tpf)起用于测量该输入/输出引脚(3)的电平的步骤，在该步骤期间不再驱动该引脚并且在该步骤期间在至少一个测量时刻(tMi)针对该输入/输出引脚(3)记录下测得的逻辑电平(LMi)，

-在该(相应)测量时刻将测得的逻辑电平(LMi)与理论逻辑电平相比较，在该理论逻辑电平时该输入/输出引脚(3)应当处于该(相应)测量时刻(tMi)而没有任何线路故障，

-当在测量时刻测得的至少一个逻辑电平与所述测量时刻的理论逻辑电平不同时，线路故障被检测出。

2.根据前述权利要求所述的用于测试线路(5)的方法，其特征在于：该方法定义为，当该输入/输出引脚(3)未被驱动时：

-当其接线端电压大于最小高电平输入电压(VIH)时，其处在逻辑高电平，当其接线端电压小于最大低电平输入电压(VIL)时，其处在逻辑低电平，

-当其在稳态工作时，即，当其接线端施加恒定电压(Uperm)时，其处在第一逻辑电平(L1)，该第一逻辑电平的值取决于该恒定电压(Uperm)的值，

并且在于：选择在该测试方法的驱动阶段期间所施加的驱动电压(UP)的值，以便将该引脚置于与该第一逻辑电平(L1)相反的第二逻辑电平(L2)，

-在测量阶段，该线路(5)形成RC电路以使该输入/输出引脚(3)的接线端的理论电压(UBT(t-tpf))以理论无驱动时间常数(τnp)从该驱动电压(UP)变化到该恒定电压(Uperm)，

-在该引脚的理论电压(UBT(tMi-tpf))没有处在最大低电平输入电压

(VIL)和最小高电平输入电压(VIH)之间时的至少一个测量时刻(tMi)，记录该输入/输出引脚(3)的测得的逻辑电平(LMi)。

3.根据前述权利要求所述的用于测试线路(5)的方法，其特征在于：该RC电路的理论无驱动时间常数(τnp)等于该RC电路的理论电阻(R)与理论电容(C)的乘积。

4.根据前述权利要求所述的用于测试线路(5)的方法，其特征在于：该RC电路的理论电阻(R)与理论电容(C)在无驱动和无线路故障的情况下分别等于该线路的电阻和电容，或者分别等于这些值的近似值。

5.根据权利要求2到4中任一项所述的用于测试线路(5)的方法，其特征在于：在该理论逻辑电平为该第二逻辑电平(L2)的至少一个测量时刻以及在该理论逻辑电平等于该第一理论逻辑电平(L1)的至少一个测量时刻，记录所测得的逻辑电平(LMi)。

6.根据前述权利要求所述的用于测试线路(5)的方法，其特征在于：在该理论逻辑电平为该第二逻辑电平(L2)的至少两个测量时刻以及在该理论逻辑电平等于该第一理论逻辑电平(L1)的至少两个测量时刻，记录所测得的逻辑电平(LMi)。

7.根据权利要求5或6中任一项所述的用于测试线路的方法，其特征在于：当检测到该故障时，该方法还包括用于根据在相应测量时刻所测得的逻辑电平和该理论电平来确定该故障的原因的步骤。

8.根据权利要求7所述的用于测试线路的方法，其特征在于：在该理论逻辑电平为该第二逻辑电平(L2)的第一时刻(tM1)和之后的第二时刻(tM2)，然后在该理论逻辑电平为该第一理论逻辑电平(L1)的第三时刻(tM3)和第四时刻(tM4)，记录该引脚的逻辑电平，并且，如果所测得的逻辑电平相对于该理论逻辑电平分别延迟或提前从该第二逻辑电平变化到该第一逻辑电平，则将该故障的原因归结为该线路的第二实际时间常数分别大于或小于该线路的理论时间常数的事实。

9.根据权利要求7所述的用于测试线路的方法，其特征在于：在该理论逻辑电平为该第二逻辑电平(L2)的第一时刻(tM1)和之后的第二时刻(tM2)，然后在该理论逻辑电平为该第一理论逻辑电平(L1)的第三时刻(tM3)和第四时刻(tM4)，记录该引脚的逻辑电平，并且：

-当该第一逻辑电平(L1)为逻辑高电平时，如果在该四个测量时刻记录了该逻辑高电平，则将故障的原因归结为大于该最小高电平输入电压(VIH)的电势的短路，

-当该第一逻辑电平(L1)为逻辑低电平时，如果在该四个测量时刻记录了该逻辑低电平，则将故障的原因归结为小于该最大低电平输入电压(VIL)的电势的短路。

10.根据权利要求7到9中任一项所述的用于测试线路(5)的方法，其特征在于：该方法还包括用于修正故障的步骤。

11.根据权利要求2到10中任一项所述的测试线路的方法，其特征在于：该第一逻辑电平(L1)是已知的。

12.根据权利要求2到11中任一项所述的用于测试线路的方法，其特征在于：在该驱动阶段之前，执行针对确定该第一逻辑电平(L1)的阶段，在该阶段未驱动该输入/输出引脚(3)并且测量该输入/输出引脚(3)的逻辑电平，所测得的逻辑电平被视为等于该第一逻辑电平(L1)。

13.一种能实现根据前述任一权利要求所述的方法的线路(5)，其特征在于：该线路包括可编程逻辑电路(2)的输入/输出引脚(3)、能够给该输入/输出引脚(3)的接线端施加驱动电压(UP)并且能够记录该输入/输出引脚(3)的逻辑电平的控制器(8)、该线路还包括从该输入/输出引脚(3)延伸到***元件(4)的至少一条独立线1，所述独立线(1)包括：

-第一电阻(11)，其值为第一电阻值(Rs)，与该输入/输出引脚(3)串联排列，并且一端连接到第一节点(21)而另一端连接到该输入/输出引脚(3)，

-第一电容(31)，其值为第一电容值(Cs)，与该输入/输出引脚(3)并联排列，并且一端连接到第一节点(21)而另一端连接到第一电容电势(V31)，

-第二节点(22)，连接到该***元件(4)和连线(7)，

-第二电阻(12)，连接到第二电阻电势(V12)并通过该连线(7)连接到该第一节点(21)，

-第二电容(32)，连接到该第二节点(22)和地线。

14.根据前述权利要求所述的线路(5)，其特征在于：该第二电阻(12)包括上拉电阻，该第一电容电势(V31)为零，该第二电阻电势(V12)大于或等于该最小高电平输入电压(VIH)以使该第一逻辑状态(L1)为高电平。

15.根据权利要求13所述的线路(5)，其特征在于：该第二电阻(12)包括下拉电阻，该第一电容电势(V31)大于或等于该最小高电平输入电压(VIH)，该第二电阻电势(V12)为零以使该第一逻辑状态(L1)为低电平。

16.根据权利要求13到15中任一项所述的线路(5)，其特征在于：包括用于检测故障的原因的模块以及可能包括用于修正该故障的模块。

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