CN101930971A - 多芯片封装结构以及形成多芯片封装结构的方法 - Google Patents

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Abstract

一种多芯片封装结构以及形成多芯片封装结构的方法，多芯片封装包含：芯片载体；半导体裸芯片，设置在芯片载体的裸芯片依附面上，其中，多个输入/输出焊盘位于半导体裸芯片之内或之上；重布线层压结构，位于半导体裸芯片上，包含耦接该多个输入/输出焊盘的多个重新分配接合焊盘；至少一个接合线，用以将至少一个重新分配接合焊盘与芯片载体互连；芯片封装，设置在至少另一个该重新分配接合焊盘上；以及胶体，封装接合线的至少一部分。利用本发明，可解决由于裸芯片体积减小而引起的接合焊盘间距限制问题，并且实现了叠层封装结构的多芯片封装，从而可提高芯片性能。

Description

多芯片封装结构以及形成多芯片封装结构的方法
技术领域
本发明有关于半导体封装，更具体地，有关于一种多芯片封装结构。
背景技术
如现有技术所知，已存在多种芯片(chip)封装技术，例如，球栅阵行(BallGrid Array，BGA)、线接合(wire bonding)、倒晶(flip-chip)等等，可通过裸芯片(die)和基板(substrate)上的接合点(bonding points)，将裸芯片安置在基板上。为了保证电子产品或者通讯装置的小型化以及多功能，半导体封装需要体积上尽量小、多引脚连接、高速以及高功能。
由于对更小、更快以及更便宜的电子装置不断增长的需求，半导体产业连续将价格低廉的线接合技术推进到越来越高的级别。然而，倒晶技术已经成为更高的输入/输出(I/O)焊盘数量以及更高的时钟速率的所选技术。该趋势不仅仅可以由多数处理器所反映出来，而且，高端特殊应用集成电路(Application-Specific Integrated Circuit，ASIC)以及数字信号处理器(DigitalSignal Processor，DSP)也使用倒晶技术组装。但是，主流(mainstream)封装仍然是线接合，因为对于小于500个I/O焊盘的装置来说，线接合的价格优势仍然明显。当倒晶装配(assembly)使高性能装置受益时，对于多数的主流应用而言，成本就成为了巨大的挑战。因此，业界仍然将主要的努力放在降低成本上。
产品成本、封装装置性能以及整体的体积决定了在倒晶与线接合之间进行选择以用于IC互连(interconnecting)，当前应用中，线接合的最大的优势在于，制造工艺灵活以及打线机(wire bonder)的数量(sheer quantity)较多。因此，线接合已经是成熟的技术，并且其产品制造工艺也已进行了透彻研究以及被深入理解。因此，打线机已是常用品，并不像用于倒晶接合的高级裸芯片依附平台，此外，线接合技术很灵活。高频应用中，新封装设计以及线长度的严格控制已经进一步扩展了线接合封装的电性能范围。
尽管如此，随着最近十年的半导体生产技术的迅速发展，裸芯片体的体积已经迅速缩小，相似地，裸芯片上的I/O接合焊盘间距(pitch)也已经达到了打线机的极限。因此，有必要在业界提供一种改进的封装结构，以将线接合技术的使用寿命延长到下一代技术节点(例如，55nm以下)，以及解决由于裸芯片体积减小而引起的接合焊盘间距限制问题。
发明内容
有鉴于此，本发明目的之一在于提供一种多芯片封装结构以及形成多芯片封装结构的方法。
本发明提供一种多芯片封装结构，包含：芯片载体；半导体裸芯片，设置在该芯片载体的裸芯片依附面上，其中，多个输入/输出焊盘位于该半导体裸芯片之内或者之上；重布线层压结构，位于该半导体裸芯片之上，该重布线层压结构包含多个重新分配接合焊盘，其中，多个该重新分配接合焊盘耦接该多个输入/输出焊盘；至少一个接合线，将至少一个该重新分配接合焊盘与该芯片载体互连；芯片封装，设置在至少另一个该重新分配接合焊盘之上；以及胶体，封装该接合线的至少一部分。
本发明再提供一种形成多芯片封装结构的方法，包含：提供芯片载体；设置一半导体裸芯片在该芯片载体的一裸芯片依附面上，其中，多个输入/输出焊盘位于该半导体裸芯片之内或者之上；在该半导体裸芯片之上提供重布线层压结构，该重布线层压结构包含多个重新分配接合焊盘，其中，多个该重新分配接合焊盘耦接该多个输入/输出焊盘；在至少一个该重新分配接合焊盘与该芯片载体之间连接至少一个接合线；在至少另一个该重新分配接合焊盘上设置一芯片封装；以及由胶体封装该接合线的至少一部分。
利用本发明，可解决由于裸芯片体积减小而引起的接合焊盘间距限制问题，并且实现了叠层封装结构的多芯片封装，从而提高芯片性能。
附图说明
图1为根据本发明的一个实施例的示例的扩散型晶圆级封装的原理平面图。
图2为图1中沿着线I-I’的扩散型WLP的截面示意图。
图3为制造如图2所示的扩散型WLP的步骤的示意图。
图4为根据本发明的另一个实施例的扩散型WLP截面示意图。
图5为根据本发明的再一个实施例的接合芯片封装的截面示意图。
图6为根据本发明再一个实施例的线接合芯片封装的截面示意图。
图7为根据本发明的再一个实施例的线接合芯片封装的截面示意图。
图8为根据本发明的再一个实施例的线接合芯片封装的截面示意图。
图9和图10为根据本发明的截面视图的的重新分配接合焊盘的一些示意变形。
图11为根据本发明再一个实施例的叠层封装结构的多芯片封装的截面示意图。
图12为根据本发明另一个实施例的叠层封装结构的多芯片封装的截面示意图。
图13为根据本发明另一个实施例的叠层封装结构的多芯片封装的截面示意图。
图14为根据本发明另一个实施例的引线框架多芯片封装的截面示意图。
图15为根据本发明另一个实施例的E-pad LQFP多芯片封装的截面示意图。
图16为根据本发明另一个实施例的QFN多芯片封装的截面示意图。
图17为根据本发明另一个实施例的具有叠层封装结构的多芯片封装的截面示意图。
图18为根据本发明另一个实施例的具有叠层封装结构的E-pad LQFP多芯片封装的截面示意图。
图19为根据本发明另一个实施例的具有叠层封装结构的QFN多芯片封装的截面示意图。
具体实施方式
下面描述中，给出了多个特定的细节描述用于透彻理解本发明，然而，本领域技术人员可以了解本发明并不仅限于此。此外，一些熟知的***配置和处理步骤在本申请中不再详细揭露。
相似地，装置实施例的示意图多为半原理性的，不限于图式中描述的尺寸，而且图式尺寸仅用于说明本发明，故将其夸大而显示于图式中。当揭露的多个实施例具有共同特点时，为了说明以及示意，相似的组件具有相同的标号，所属领域技术人员可以了解。所以在后续的图式中，不进行赘述。
请参阅图1以及图2。图1为根据本发明一个实施例的示例的扩散型(fan-outtype)晶圆级封装结构(Wafer Level Package，WLP)1的平面示意图。图2为图1中沿着线I-I’的扩散型WLP 1的截面示意图。如图1以及图2所示，扩散型WLP 1包含半导体裸芯片10，其中，半导体裸芯片10包含一个主动裸芯片面(active die face)10a以及背面(backside surface)10b。多个输入/输出焊盘12设置在半导体裸芯片10的主动裸芯片面10a上。如图1所示，多个输入/输出焊盘12可以沿着半导体裸芯片10的四边以多行(row)设置，例如，可以为三行。
当然，输入/输出焊盘12的行数仅用于说明本发明。例如，其他实施例中，输入/输出焊盘12可以排布为两行或者四行。输入/输出焊盘12在主动裸芯片面10a上，以紧密的焊盘间距彼此接近的排布，而紧密的焊盘间距可以超出高级打线机的限制。本发明的目的之一就在于处理由于裸芯片体积缩小而产生的此问题。
如图2所示，本实施例提供支持结构(support structure)16包围(encompass)半导体裸芯片10。较优地，支持结构16包含胶饼(molding compound)。支持结构16可以具有顶面16a，而顶面16a与主动裸芯片面10a基本齐平(flush)。举例说明，除了输入/输出焊盘12形成的主动裸芯片面10a，支持结构16包围住半导体裸芯片10的其他表面。
仍然参阅图2，在主动裸芯片面10a上以及在支持结构16的顶面16a上提供重布线层压结构(rewiring laminate structure)20。重布线层压结构20包含重布金属层(re-routed metal layer)21，而重布金属层21形成于电介质层(dielectriclayer)24中，其中电介质层24可以为例如氧化硅(silicon oxide)、氮化硅(siliconnitride)、聚亚酰胺(polyimide)、基于光敏苯并环丁烯的聚合体电介质(benzocyclobutane，BCB-based polymer dielectric)以及上述几者的组合(combination)，或者任何其它适合的材料。重布金属层21可以由铜、铝或者上述两者的组合而形成，或者其它任何适合的材料。重布线层压结构20中的重布金属层21将半导体裸芯片10之内或者之上的输入/输出焊盘12重新分配(redistribute)以在电介质层24之中或者之上形成重新分配接合焊盘(redistribution band pad)22。根据本发明的一个实施例，重新分配接合焊盘22可以由铜、铝、钛(titanium)、镍(nickel)、钒(vanadium)或者上述几者的组合而形成，或者其它任何合适的材料。输入/输出焊盘12可以由铜、铝或者上述两者的组合而形成，或者其它任何适合的材料。可以理解的是，如图2至图8所描述的重新分配接合焊盘22的截面结构，仅用于说明本发明。重新分配接合焊盘22的其他配置，只要可以耦接到输入/输出焊盘12就可以使用。举例说明，图9以及图10为重新分配接合焊盘22的一些示意变形，其中如图9所示的重新分配接合焊盘22可作为重布金属层21的一部分，或者与图10所示其它材料的组合。
根据本发明的一个实施例，多个重新分配接合焊盘22可以排布为多行，例如两行或者三行，多个重新分配接合焊盘22可以投射(project)在半导体裸芯片10的裸芯片侧面(die edge)10c之外(beyond)。在另一个实施例中，仅有一部分重新分配接合焊盘22投射在裸芯片侧面10c之外。而在再一个实施例中，重新分配接合焊盘22的至少一部分不投射在裸芯片侧面10c之外。在再一个实施例中，没有重新分配接合焊盘22投射在裸芯片侧面10c之外。可以理解的是，输入/输出焊盘12的行的数目可以与重新分配接合焊盘22的行的数目不同。举例说明，输入/输出焊盘12可以放置成为四行，而重新分配接合焊盘22则可以排布为三行。
根据本发明的另一个实施例，半导体裸芯片10可以为电源管理单元或者电源IC，其中排布在主动裸芯片面10a上内侧(inner)行的一些电源焊盘或者接地焊盘，通过重布线层压结构20的方式，可以在电介质层24上重新分配为重新分配接合焊盘22的多行的外侧(outer)行，或者最外侧(outmost)行。经由此操作，芯片性能就可以提高。换言之，在此发明中，接合焊盘就可以重新分配以适应封装以及性能要求。
图3为制造如图2所示的扩散型WLP 1的步骤的示意图。如图3所示，图1所示的扩散型WLP 1的制造可分为以下几个阶段：晶圆切割(dicing)(步骤51)、晶圆重新配置(步骤52)、重新分配(步骤53)以及封装成型(singulation)(步骤54)。在封装成型之后，可选择地，可实施抛光处理(polishing process)(步骤55)以去除一部分胶饼，因此可以将半导体裸芯片10的背面10b暴露出来。如果在步骤51至步骤54中，背面10b已经暴露出来的话，或者如果不希望其暴露出来的话，那么步骤55就可以省略。可以理解的是，可以使用其它方法而制造扩散型WLP。使用重新分配技术的不同的公司，可能使用不同的材料以及制程实现扩散型WLP。尽管如此，所需步骤都是相似的。
重新分配层技术使用额外的步骤而扩展了传统的晶圆制造(fabrication)的制造工艺，其中，额外的步骤为将导电重布(conductive rerouting)以及互连***沉积(deposit)到晶圆的每个装置(例如芯片)上。扩展传统的晶圆制造工艺可以使用类似以及兼容的光刻(photolithography)以及薄膜沉积(thin filmdeposition)的技术而达到，其中，光刻以及薄膜沉积技术在装置制造自身中应用。额外层别的互连(additional layer of interconnection)可将每个芯片的***连接(peripheral contact)焊盘重新分配为设置在芯片表面的导电焊盘的区域阵列(area array)。
图4为根据本发明的另一个实施例的，扩散型WLP 1a截面示意图。如图4所示，相似地，扩散型WLP 1a包含半导体裸芯片10，其中，半导体裸芯片10具有主动裸芯片面10a以及背面10b。而在半导体裸芯片10的主动裸芯片面10a上可提供多个输入/输出焊盘12(例如铝接合焊盘)。输入/输出焊盘12可以沿着半导体裸芯片10的4个裸芯片侧面10c而设置。
本实施例提供支持结构16包围半导体裸芯片10。较优地，支持结构16可以包含具有较好机械强度以及与半导体裸芯片10间优良的粘结(adhesion)力的胶饼。支持结构16可以具有顶面16a，而顶面16a与主动裸芯片面10a基本齐平。在此实施例中，支持结构16仅覆盖半导体裸芯片10的裸芯片侧面10c。支持结构16不包围背面10b，背面10b暴露出来。
相似地，在主动裸芯片面10a以及支持结构16的顶面16a上提供重布线层压结构20，其中重布线层压结构20包含形成在电介质层24上的重布金属层21。重布线层压结构20中的重布金属层21将半导体裸芯片10之内或者之上的多个输入/输出焊盘12重新分配，以在电介质层24中或者电介质层24上形成重新分配接合焊盘22。
图5为根据本发明的再一个实施例的示范线接合芯片封装100的截面示意图。如图5所示，具有裸芯片面10a以及裸芯片侧面10c的半导体裸芯片10，设置在芯片载体(chip carrier)40的裸芯片依附面(attach surface)40a上，其中，芯片载体40可以为例如封装基板或者印刷电路板，其中，多个输入/输出焊盘12位于半导体裸芯片10上或者之内。支持结构16可以包围半导体裸芯片10。而支持结构16具有顶面16a，而顶面16a与主动裸芯片面10a基本齐平。
半导体裸芯片10上提供重布线层压结构20，重布线层压结构20包含多个重新分配接合焊盘22，而多个重新分配接合焊盘22可以投射在裸芯片侧面10c之外，或者也可不投射在裸芯片侧面10c之外。使用多个接合线(bond wire)50将重新分配接合焊盘22与芯片载体40上的对应的接合焊盘42互连起来。提供胶体(mold cap)60以封装(encapsulate)至少半导体裸芯片10、重布线层压结构20、支持结构16以及接合线50。根据此实施例，胶体60以及支持结构16可以由不同的胶饼制成。
根据此实施例，接合线50可以包含金、铜或者上述两者的组合，或者其它适合的材料。根据本发明的一个实施例，重新分配接合焊盘22由铜形成，而接合线50为铜线。
由于半导体裸芯片10上的具有紧密焊盘间距的输入/输出焊盘12重新分配在***(peripheral)，投射在裸芯片侧面10c之外的外侧区域(outer area)，因此重新分配接合焊盘22具有用于线接合应用的宽松的焊盘间距。但是，如前所述，根据设计要求，重新分配接合焊盘22可以投射在裸芯片侧面10c之外，或者不投射在裸芯片侧面10c之外。
图6为根据本发明再一个实施例的线接合芯片封装100a的截面示意图。如图6所示，经由粘结层(adhesive layer)152，扩散型WLP 1a设置在芯片载体(在此实施例中，例如引线框架140)的裸芯片依附面或者裸芯片焊盘140a上，其中扩散型WLP 1a包括具有主动裸芯片面10a和裸芯片侧面10c的半导体裸芯片10，多个输入/输出焊盘12位于半导体裸芯片10之内或者之上。扩散型WLP 1a可包含支持结构16，支持结构16包围半导体裸芯片10。支持结构16具有顶面16a，而顶面16a与主动裸芯片面10a基本齐平。
扩散型WLP 1a进一步包含重布线层压结构20，而重布线层压结构20在半导体裸芯片10上以及支持结构16的顶面16a上。重布线层压结构20可以在封装厂(assembly house)制造。重布线层压结构20包含多个重新分配接合焊盘22，而多个重新分配接合焊盘22可以投射在裸芯片侧面10c之外，并且重新分配接合焊盘22可以具有用于线接合应用的宽松的焊盘间距。在另一实施例中，根据于设计要求，重新分配接合焊盘22可不投射在裸芯片侧面10c之外，或者仅其中一部分投射在裸芯片侧面10c之外。在再一个实施例中，至少重新分配接合焊盘22的一部分不投射在裸芯片侧面10c之外。
使用多个接合线50将重新分配接合焊盘22与引线框架(leadframe)140的对应内侧引脚(inner lead)142互连起来。胶体60封装至少半导体裸芯片10、重布线层压结构20、支持结构16、裸芯片焊盘140a、内侧引脚142以及接合线50。根据此实施例，接合线50可以包含金、铜，或者上述二者的组合，或者其它适合的材料。
图7为根据本发明的再一个实施例的线接合芯片封装100b的截面示意图。如图7所示，通过粘结层152，包含半导体裸芯片10的扩散型WLP 1a设置在引线框架140的裸芯片焊盘140a上，而半导体裸芯片10具有主动裸芯片面10a以及裸芯片侧面10c，其中，多个输入/输出焊盘12位于半导体裸芯片10之内或者之上。扩散型WLP 1a可包括包围半导体裸芯片10的支持结构16，其中支持结构16具有顶面16a，而顶面16a与主动裸芯片面10a基本齐平。扩散型WLP 1a进一步包含在半导体裸芯片10以及支持结构16之顶面16a上的重布线层压结构20。相似地，重布线层压结构20包含多个重新分配接合焊盘22，而多个重新分配接合焊盘22可以投射在裸芯片侧面10c之外，或者不投射在裸芯片侧面10c之外。
多个接合线50用于将重新分配接合焊盘22与引线框架140的内侧引脚142互连起来。接合线50可以包含金、铜、或者上述二者的组合，或者其它适合的材料。胶体60封装至少半导体裸芯片10、重布线层压结构20、支持结构16、内侧引脚142以及接合线50。根据此实施例，裸芯片焊盘140a的底面140b不由胶体60包围，因此，可以外露于空气中。这样的封装结构可以称之为外露式焊盘(Exposed-Pad，E-pad)薄型四边引脚扁平封装(Low-Profile Quad FlatPackage，LQFP)。
图8为根据本发明的再一个实施例的线接合芯片封装100c的截面示意图。如图8所示，包含半导体裸芯片10的扩散型WLP 1a，设置在引线框架240的裸芯片焊盘240a上，而半导体裸芯片10具有主动裸芯片面10a以及裸芯片侧面10c，其中，多个输入/输出焊盘12位于半导体裸芯片10之内或者之上。裸芯片焊盘240a进一步可以包含凹腔(recess)240c，而半导体裸芯片10可以设置在凹腔240c内。扩散型WLP 1a可以包含支持结构16，而支持结构16包围半导体裸芯片10。支持结构16可以具有顶面16a，而顶面16a与主动裸芯片面10a基本齐平。扩散型WLP 1a进一步包含在半导体裸芯片10上的重布线层压结构20。相似地，重布线层压结构20包含多个重新分配接合焊盘22，而多个重新分配接合焊盘22可以投射在裸芯片侧面10c之外，或者不投射在裸芯片侧面10c之外。
多个接合线50用于将重新分配接合焊盘22与引线框架240的对应的互连焊盘242互连起来。接合线50可以包含金、铜、或者上述二者的组合，或者其它适合的材料。胶体60封装至少半导体裸芯片10、重布线层压结构20、支持结构16、裸芯片焊盘240a的上部、互连焊盘242的上部以及接合线50。如图8所示的封装配置可以称之为四方扁平无引脚(quad flat non-leaded，QFN)封装或者先进四方扁平无引脚(advanced quad flat non-leaded，aQFN)封装结构。
在其它实施例中，如图2、图4至图10所示的支持结构16可以省略。在其他实施例中，在半导体裸芯片10上可以具有另一个半导体裸芯片。另一个半导体裸芯片可以经由至少一个接合线而耦接到半导体裸芯片10。在其他实施例中，另一个半导体裸芯片可以耦接到半导体裸芯片10中不投射到裸芯片侧面10c之外的重新分配接合焊盘22。
图11为根据本发明再一个实施例的叠层封装(package-on-package，POP)结构的多芯片封装200的截面示意图，其中相同的标号代表相同的区域、层或者组件。如图11所示，多芯片封装200包括扩散型WLP 1b，其中扩散型WLP 1b包括具有裸芯片面10a以及裸芯片侧面10c的半导体裸芯片10。扩散型WLP 1b设置在芯片载体40的裸芯片依附面40a上，芯片载体40可例如封装基板、印刷电路板或者引线框架，其中，多个输入/输出焊盘12和12a位于半导体裸芯片10的主动裸芯片面10a上或者位于半导体裸芯片10内。支持结构16(例如胶饼)包围半导体裸芯片10。支持结构16具有顶面16a，且顶面16a与主动裸芯片面10a基本齐平。
在半导体裸芯片10上提供重布线层压结构20，重布线层压结构20包含多个重新分配接合焊盘22和22a，用于输入/输出焊盘12和12a。重新分配接合焊盘22和22a可以投射在裸芯片侧面10c之外，或者也可不投射在裸芯片侧面10c之外。使用至少一个接合线50将至少一个重新分配接合焊盘22和22a与芯片载体40上对应的接合焊盘42互连起来。
提供胶体60以封装至少一部分接合线50，并进一步封装半导体裸芯片10、重布线层压结构20和支持结构16的至少一部分。根据此实施例，胶体60以及支持结构16可以由不同的胶饼制成。根据另一实施例，接合线50可以包含金、铜或者上述两者的组合，或者其它适合的材料。根据本发明的另一实施例，重新分配接合焊盘22由铜形成，而接合线50为铜线。
输入/输出焊盘12a位于半导体裸芯片10的主动裸芯片面10a上或者位于半导体裸芯片10内。输入/输出焊盘12a通过重新布线层(Re-distribute Layer，RDL)21a重新分配至各自的重新分配接合焊盘22a。胶体60中具有空腔60a以暴露重新分配接合焊盘22a。芯片封装1c设置于空腔60a内部的扩散型WLP1b上。在本实施例中，芯片封装1c通过凸块(bump)222与扩散型WLP 1b电连接，其中凸块222接合至重新分配接合焊盘22a。在另一个实施例中，芯片封装1c可通过铜柱与扩散型WLP 1b电连接，其中铜柱接合至重新分配接合焊盘22a。
重新分配接合焊盘22和22a可投射至裸芯片侧面10c之外，也可不投射在裸芯片侧面10c之外。在一个实施例中，重新分配接合焊盘22和22a投射至裸芯片侧面10c之外。在另一个实施例中，只有部分重新分配接合焊盘22和22a投射至裸芯片侧面10c之外。在另一实施例中，至少有部分重新分配接合焊盘22和22a不投射至裸芯片侧面10c之外。以及在再一实施例中，没有重新分配接合焊盘22和22a投射至裸芯片侧面10c之外。可对重新分配接合焊盘22和22a进行重新分配，以最好的满足封装和性能需求。
图12为根据本发明另一个实施例的叠层封装结构的多芯片封装200a的截面示意图，其中相同的标号代表相同的区域、层或者组件。图12中所示的多芯片封装200a与图11中所示的多芯片封装200的一个主要区别在于多芯片封装200a的芯片封装1c设置于由胶体60封装的凸块322上。凸块322将芯片封装1c的凸块222与扩散型WLP 1b的重新分配接合焊盘22a电连接。在另一个实施例中，凸块222、凸块322或者二者同时可由铜柱代替，因此芯片封装1c可通过铜柱与重新分配接合焊盘22a电连接。根据本实施例，在胶体60中没有空腔。
图13为根据本发明另一个实施例的叠层封装结构的多芯片封装200b的截面示意图，其中相同的标号代表相同的区域、层或者组件。如图13所示，多芯片封装200b包括扩散型WLP 1b，其中扩散型WLP 1b包括具有裸芯片面10a以及裸芯片侧面10c的半导体裸芯片10。扩散型WLP 1b设置在芯片载体40的裸芯片依附面40a上，芯片载体40可例如封装基板、印刷电路板或者引线框架，其中，多个输入/输出焊盘12和12a位于半导体裸芯片10之上或者位于半导体裸芯片10内。支持结构16(例如胶饼)包围半导体裸芯片10。支持结构16具有顶面16a，且顶面16a与主动裸芯片面10a基本齐平。
在半导体裸芯片10上提供重布线层压结构20，重布线层压结构20包含多个重新分配接合焊盘22和22a，用于输入/输出焊盘12和12a。重新分配接合焊盘22和22a可以投射在裸芯片侧面10c之外，或者也可不投射在裸芯片侧面10c之外。使用至少一个接合线50将至少一个重新分配接合焊盘22与芯片载体40上对应的接合焊盘42互连起来。输入/输出焊盘12a位于半导体裸芯片10的主动裸芯片面10a上或者位于半导体裸芯片10内。输入/输出焊盘12a通过重新布线层21a重新分配至各自的重新分配接合焊盘22a。在本实施例中，芯片封装1c通过凸块222与扩散型WLP 1b电连接，其中凸块222接合至重新分配接合焊盘22a。在另一个实施例中，芯片封装1c可通过铜柱与扩散型WLP 1b电连接，其中铜柱接合至重新分配接合焊盘22a。
提供胶体60以封装至少一部分接合线50，并进一步封装半导体裸芯片10、重布线层压结构20、支持结构16的至少一部分，并进一步封装芯片封装1c的一部分。根据一个实施例，胶体60以及支持结构16可以由不同的胶饼制成。根据另一实施例，接合线50可以包含金、铜或者上述两者的组合，或者其它适合的材料。根据本发明的另一实施例，重新分配接合焊盘22由铜形成，而接合线50为铜线。
图14为根据本发明另一个实施例的引线框架多芯片封装200c的截面示意图。如图14所示，扩散型WLP 1b包括具有裸芯片面10a以及裸芯片侧面10c的半导体裸芯片10。且经由粘结层152，扩散型WLP 1b设置在引线框架140的裸芯片依附面或者裸芯片焊盘140a上，其中，多个输入/输出焊盘12和12a位于半导体裸芯片10的裸芯片面10a上或者半导体裸芯片10之内。扩散型WLP 1b可包含支持结构16，支持结构16包围半导体裸芯片10。支持结构16具有顶面16a，而顶面16a与主动裸芯片面10a基本齐平。
扩散型WLP 1b进一步包含重布线层压结构20，而重布线层压结构20在半导体裸芯片10上以及支持结构16的顶面16a上。重布线层压结构20可以在封装厂制造。重布线层压结构20包含多个重新分配接合焊盘22和22a，多个重新分配接合焊盘22和22a可以投射在裸芯片侧面10c之外，也可以不投射在裸芯片侧面10c之外，并且重新分配接合焊盘22可以具有用于线接合应用的宽松的焊盘间距。多个输入/输出焊盘12a位于半导体裸芯片10的裸芯片面10a上或者半导体裸芯片10之内。输入/输出焊盘12a通过重新布线层(Re-distribute Layer，RDL)21a重新分配至各自的重新分配接合焊盘22a。在本实施例中，芯片封装1c设置在扩散型WLP 1b上，并通过凸块222与扩散型WLP 1b电连接，其中凸块222接合至重新分配接合焊盘22a。在另一个实施例中，芯片封装1c可通过铜柱与扩散型WLP 1b电连接，其中铜柱接合至重新分配接合焊盘22a。
使用至少一个接合线50将至少一个重新分配接合焊盘22与引线框架140的对应内侧引脚142互连起来。胶体60封装至少一部分接合线50，并且进一步封装半导体裸芯片10、重布线层压结构20、支持结构16、裸芯片焊盘140a、内侧引脚142中的一部分，并且进一步封装芯片封装1c的一部分。根据此实施例，接合线50可以包含金、铜，或者上述二者的组合，或者其它适合的材料。
图15为根据本发明另一个实施例的E-pad LQFP多芯片封装200d的截面示意图。如图15所示，扩散型WLP 1b包括具有裸芯片面10a以及裸芯片侧面10c的半导体裸芯片10。且经由粘结层152，扩散型WLP 1b设置在引线框架140的裸芯片焊盘140a上，其中，多个输入/输出焊盘12和12a位于半导体裸芯片10之上或者半导体裸芯片10之内。扩散型WLP 1b可包含支持结构16，支持结构16包围半导体裸芯片10。支持结构16具有顶面16a，而顶面16a与主动裸芯片面10a基本齐平。
扩散型WLP 1b进一步包含重布线层压结构20，而重布线层压结构20在半导体裸芯片10上以及支持结构16的顶面16a上。重布线层压结构20包含多个重新分配接合焊盘22和22a，多个重新分配接合焊盘22和22a可以投射在裸芯片侧面10c之外，也可以不投射在裸芯片侧面10c之外。多个输入/输出焊盘12a位于半导体裸芯片10的裸芯片面10a上或者半导体裸芯片10之内。输入/输出焊盘12a通过重新布线层21a重新分配至各自的重新分配接合焊盘22a。在本实施例中，芯片封装1c设置在扩散型WLP 1b上，并通过凸块222与扩散型WLP 1b电连接，其中凸块222接合至重新分配接合焊盘22a。在另一个实施例中，芯片封装1c可通过铜柱与扩散型WLP 1b电连接，其中铜柱接合至重新分配接合焊盘22a。
使用至少一个接合线50将至少一个重新分配接合焊盘22与引线框架140的对应内侧引脚142互连起来。接合线50可以包含金、铜，或者上述二者的组合，或者其它适合的材料。胶体60封装接合线50的至少一部分，并且进一步封装半导体裸芯片10、重布线层压结构20、支持结构16、裸芯片焊盘140a、内侧引脚142中的一部分，并且进一步封装芯片封装1c的一部分。根据此实施例，胶体60不封装裸芯片焊盘140a的底面140b，底面140b暴露在空气中。
图16为根据本发明另一个实施例的QFN多芯片封装200e的截面示意图。如图16所示，扩散型WLP 1b包括具有裸芯片面10a以及裸芯片侧面10c的半导体裸芯片10。且扩散型WLP 1b设置在引线框架240的裸芯片焊盘240a上，其中，多个输入/输出焊盘12和12a位于半导体裸芯片10之上或者半导体裸芯片10之内。裸芯片焊盘240a进一步可以包含凹腔(recess)240c，而半导体裸芯片10可以设置在凹腔240c内。扩散型WLP 1b可以包含支持结构16，而支持结构16包围半导体裸芯片10。支持结构16可以具有顶面16a，而顶面16a与主动裸芯片面10a基本齐平。
扩散型WLP 1b进一步包含在半导体裸芯片10上的重布线层压结构20。重布线层压结构20包含多个重新分配接合焊盘22和22a，而多个重新分配接合焊盘22和22a可以投射在裸芯片侧面10c之外，或者不投射在裸芯片侧面10c之外。输入/输出焊盘12a位于半导体裸芯片10的主动裸芯片面10a之上或者半导体裸芯片10之内。输入/输出焊盘12a通过重新布线层21a重新分配至各自的重新分配接合焊盘22a。在本实施例中，芯片封装1c设置在扩散型WLP1b上，并通过凸块222与扩散型WLP 1b电连接，其中凸块222接合至重新分配接合焊盘22a。在另一个实施例中，芯片封装1c可通过铜柱与扩散型WLP 1b电连接，其中铜柱接合至重新分配接合焊盘22a。
使用至少一个接合线50将至少一个重新分配接合焊盘22与引线框架240的对应互连引脚242互连起来。接合线50可以包含金、铜，或者上述二者的组合，或者其它适合的材料。胶体60封装至少一部分接合线50，并且进一步封装半导体裸芯片10、重布线层压结构20、支持结构16、裸芯片焊盘240a的上部、互连引脚242的上部中的一部分，并且进一步封装芯片封装1c的至少一部分。
图17为根据本发明另一个实施例的具有叠层封装结构的多芯片封装200f的截面示意图。如图17所示，扩散型WLP 1b包括具有裸芯片面10a以及裸芯片侧面10c的半导体裸芯片10，且经由粘结层152，扩散型WLP 1b设置在引线框架140的裸芯片依附面或者裸芯片焊盘140a上，其中，多个输入/输出焊盘12和12a位于半导体裸芯片10的裸芯片面10a之上或者半导体裸芯片10之内。扩散型WLP 1b可以包含支持结构16，而支持结构16包围半导体裸芯片10。支持结构16可以具有顶面16a，而顶面16a与主动裸芯片面10a基本齐平。
扩散型WLP 1b进一步包含在半导体裸芯片10上和支持结构16的顶面16a上的重布线层压结构20。重布线层压结构20可以在封装厂制造。重布线层压结构20包含多个重新分配接合焊盘22和22a，而多个重新分配接合焊盘22和22a可以投射在裸芯片侧面10c之外，或者不投射在裸芯片侧面10c之外。并且重新分配接合焊盘22可以具有用于线接合应用的宽松的焊盘间距。输入/输出焊盘12a位于半导体裸芯片10的主动裸芯片面10a之上或者半导体裸芯片10之内。输入/输出焊盘12a通过重新布线层21a重新分配至各自的重新分配接合焊盘22a。胶体60中具有空腔60a以暴露重新分配接合焊盘22a。芯片封装1c设置于空腔60a内部的扩散型WLP 1b上。在本实施例中，芯片封装1c通过凸块222与扩散型WLP 1b电连接，其中凸块222接合至重新分配接合焊盘22a。在另一个实施例中，芯片封装1c可通过铜柱与扩散型WLP 1b电连接，其中铜柱接合至重新分配接合焊盘22a。
使用至少一个接合线50将至少一个重新分配接合焊盘22与引线框架140的对应内侧引脚142互连起来。胶体60封装至少一部分接合线50。根据本实施例，接合线50可以包含金、铜，或者上述二者的组合，或者其它适合的材料。
图18为根据本发明另一个实施例的具有叠层封装结构的E-pad LQFP多芯片封装200g的截面示意图。如图18所示，扩散型WLP 1b包括具有裸芯片面10a以及裸芯片侧面10c的半导体裸芯片10，且经由粘结层152，扩散型WLP1b设置在引线框架140的裸芯片焊盘140a上，其中，多个输入/输出焊盘12和12a位于半导体裸芯片10的裸芯片面10a之上或者半导体裸芯片10之内。扩散型WLP 1b可以包含支持结构16，而支持结构16包围半导体裸芯片10。支持结构16可以具有顶面16a，而顶面16a与主动裸芯片面10a基本齐平。
扩散型WLP 1b进一步包含在半导体裸芯片10上和支持结构16的顶面16a上的重布线层压结构20。重布线层压结构20包含多个重新分配接合焊盘22和22a，而多个重新分配接合焊盘22和22a可以投射在裸芯片侧面10c之外，或者不投射在裸芯片侧面10c之外。输入/输出焊盘12a位于半导体裸芯片10的主动裸芯片面10a之上或者半导体裸芯片10之内。输入/输出焊盘12a通过重新布线层21a重新分配至各自的重新分配接合焊盘22a。胶体60中具有空腔60a以暴露重新分配接合焊盘22a。芯片封装1c设置于空腔60a内部的扩散型WLP1b上。在本实施例中，芯片封装1c通过凸块222与扩散型WLP 1b电连接，其中凸块222接合至重新分配接合焊盘22a。在另一个实施例中，芯片封装1c可通过铜柱与扩散型WLP 1b电连接，其中铜柱接合至重新分配接合焊盘22a。
使用至少一个接合线50将至少一个重新分配接合焊盘22与引线框架140的对应内侧引脚142互连起来。接合线50可以包含金、铜，或者上述二者的组合，或者其它适合的材料。胶体60封装接合线50的至少一部分。根据本实施例，胶体60不封装裸芯片焊盘140a的底面140b，底面140b暴露在空气中。
图19为根据本发明另一个实施例的具有叠层封装结构的QFN多芯片封装200h的截面示意图。如图19所示，扩散型WLP 1b包括具有裸芯片面10a以及裸芯片侧面10c的半导体裸芯片10。且扩散型WLP 1b设置在引线框架240的裸芯片焊盘240a上，其中，多个输入/输出焊盘12和12a位于半导体裸芯片10之上或者半导体裸芯片10之内。裸芯片焊盘240a进一步可以包含凹腔(recess)240c，而半导体裸芯片10可以设置在凹腔240c内。扩散型WLP 1b可以包含支持结构16，而支持结构16包围半导体裸芯片10。支持结构16可以具有顶面16a，而顶面16a与主动裸芯片面10a基本齐平。
扩散型WLP 1b进一步包含在半导体裸芯片10上的重布线层压结构20。重布线层压结构20包含多个重新分配接合焊盘22和22a，而多个重新分配接合焊盘22和22a可以投射在裸芯片侧面10c之外，或者不投射在裸芯片侧面10c之外。输入/输出焊盘12a位于半导体裸芯片10的主动裸芯片面10a之上或者半导体裸芯片10之内。输入/输出焊盘12a通过重新布线层21a重新分配至各自的重新分配接合焊盘22a。胶体60中具有空腔60a以暴露重新分配接合焊盘22a。芯片封装1c设置于空腔60a内部的扩散型WLP 1b上。在本实施例中，芯片封装1c通过凸块222与扩散型WLP 1b电连接，其中凸块222接合至重新分配接合焊盘22a。在另一个实施例中，芯片封装1c可通过铜柱与扩散型WLP 1b电连接，其中铜柱接合至重新分配接合焊盘22a。
使用至少一个接合线50将至少一个重新分配接合焊盘22与引线框架240的对应互连引脚242互连起来。接合线50可以包含金、铜，或者上述二者的组合，或者其它适合的材料。胶体60封装接合线50的至少一部分。
本领域的技术人员在不脱离本发明的精神和范围内，当可做些许的更动与润饰，因此本发明的保护范围当视所附申请专利权利要求所界定者为准。

Claims (20)

1.一种多芯片封装结构，包含：
芯片载体；
半导体裸芯片，设置在该芯片载体的裸芯片依附面上，其中，多个输入/输出焊盘位于该半导体裸芯片之内或者之上；
重布线层压结构，位于该半导体裸芯片之上，该重布线层压结构包含多个重新分配接合焊盘，其中，多个该重新分配接合焊盘耦接该多个输入/输出焊盘；
至少一个接合线，将至少一个该重新分配接合焊盘与该芯片载体互连；
芯片封装，设置在至少另一个该重新分配接合焊盘之上；以及
胶体，封装该接合线的至少一部分。
2.如权利要求1所述的多芯片封装结构，其中，该重新分配接合焊盘中的至少一个投射在该半导体裸芯片的裸芯片侧面之外。
3.如权利要求1所述的多芯片封装结构，其特征在于，该芯片封装设置在该胶体的空腔内。
4.如权利要求1所述的多芯片封装结构，其特征在于，该胶体进一步封装该芯片封装的至少一部分。
5.如权利要求1所述的多芯片封装结构，其特征在于，该芯片封装通过至少一凸块与该半导体裸芯片电连接，其中该凸块接合至该芯片封装设置于之上的重新分配接合焊盘。
6.如权利要求1所述的多芯片封装结构，其特征在于，该芯片载体为封装基板或者印刷电路板。
7.如权利要求1所述的多芯片封装结构，其特征在于，该芯片载体为引线框架。
8.如权利要求7所述的多芯片封装结构，其特征在于，该多芯片封装为薄型四边引脚扁平封装或者四方扁平无引脚封装。
9.如权利要求1所述的多芯片封装结构，其特征在于，该接合线为金线或者铜线。
10.如权利要求1所述的多芯片封装结构，其特征在于，进一步包括支持结构，该支持结构包围该半导体裸芯片。
11.如权利要求10所述的多芯片封装结构，其特征在于，该支持结构的顶面与该半导体裸芯片的裸芯片面基本齐平。
12.如权利要求11所述的多芯片封装结构，其特征在于，该重布线层压结构也形成于该支持结构的该顶面上。
13.如权利要求10所述的多芯片封装结构，其特征在于，该支持结构和该胶体由不同的胶饼形成。
14.如权利要求1所述的多芯片封装结构，其特征在于，该芯片封装可通过至少一铜柱与该半导体裸芯片电连接，其中该铜柱接合至该芯片封装设置于之上的重新分配接合焊盘。
15.一种形成多芯片封装结构的方法，包含：
提供芯片载体；
设置半导体裸芯片在该芯片载体的裸芯片依附面上，其中，多个输入/输出焊盘位于该半导体裸芯片之内或者之上；
在该半导体裸芯片之上提供重布线层压结构，该重布线层压结构包含多个重新分配接合焊盘，其中，多个该重新分配接合焊盘耦接该多个输入/输出焊盘；
在至少一个该重新分配接合焊盘与该芯片载体之间连接至少一个接合线；
在至少另一个该重新分配接合焊盘上设置芯片封装；以及
由胶体封装该接合线的至少一部分。
16.如权利要求15所述的形成多芯片封装结构的方法，其特征在于，至少一个该重新分配接合焊盘投射在该半导体裸芯片的裸芯片侧面之外。
17.如权利要求15所述的形成多芯片封装结构的方法，其特征在于，该芯片封装设置在该胶体的空腔内。
18.如权利要求15所述的形成多芯片封装结构的方法，其特征在于，该胶体进一步封装该芯片封装的至少一部分。
19.如权利要求15所述的形成多芯片封装结构的方法，其特征在于，该芯片封装通过至少一凸块与该半导体裸芯片电连接，其中该凸块接合至该芯片封装设置于之上的重新分配接合焊盘。
20.如权利要求15所述的形成多芯片封装结构的方法，其特征在于，该芯片封装可通过至少一铜柱与该半导体裸芯片电连接，其中该铜柱接合至该芯片封装设置于之上的重新分配接合焊盘。
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