CN101895360B - 结构化电路仿真***及其时钟基准的选择方法和装置 - Google Patents

结构化电路仿真***及其时钟基准的选择方法和装置 Download PDF

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Abstract

本发明提供了一种结构化电路仿真***中的时钟基准选择设备，所述时钟基准选择设备用于：接收多路线路时钟和多路伪线(PW)时钟，从所述多路线路时钟或多路PW时钟中选择一路作为主用时钟基准输出；以及，从所述多路线路时钟或多路PW时钟中选择一路作为备用时钟基准输出。本发明还提供一种结构化电路仿真***中时钟基准的选择方法。本发明可灵活地选择从线路上提取时钟作为基准，还是选择从PSN侧提取某PW恢复时钟作为基准。

Description

结构化电路仿真***及其时钟基准的选择方法和装置
技术领域
本发明涉及电信技术领域的基于分组网的电路仿真(CESoP，CircuitEmulation Service over Packet)技术，更具体的说，涉及一种结构化电路仿真***及其时钟基准的选择方法和装置。
背景技术
随着IP技术的高速发展和数据业务的激增，电信网络的IP化逐渐成为未来发展的必然趋势。然而传统的基于电路交换的时分复用(TDM，TimeDivision Multiplexing)业务网络仍然大量现实的存在。如何在新一代的分组交换网络(PSN，Packet Switch Network)上承载传统的TDM业务是目前电信网络发展中必须要解决的问题。基于分组网的电路仿真(CESoP)技术就是一种很好的解决方案。
CESoP分为非结构化的电路仿真技术及结构化的电路仿真技术。非结构化的仿真技术是把E1/T1等TDM比特流在PSN网络上透明传递，不识别帧格式。一个TDM接口对应1条PW(Pseudo Wire)伪线，各个TDM接口的时钟可以是相互独立的。而结构化仿真技术是在时隙化电路之后进行的仿真，需要识别E1/T1等的帧结构，可以N*64K时隙对应1条PW伪线。由于可能存在时隙交叉，要求各个TDM接口的时钟必须同源同相。因此存在一个时钟基准的选择问题。
现有技术中存在可以提供CESoP技术，且支持非结构化仿真和支持结构化仿真的芯片。该芯片在结构化仿真模式下，可支持从E1/T1线路侧提取时钟作为时钟基准，也可支持提取从PSN侧恢复的时钟(PW时钟)作为时钟基准。并且可以选取一主一备两个时钟基准，一旦主时钟基准故障可以自动切换到备用时钟基准。但在实际应用中存在如下问题：
1)在工程上是从E1/T1线路上提取时钟还是将PSN侧恢复时钟作为时钟基准是不确定的，而该芯片的电路一旦连接好在工程现场是无法更改的；
2)在选用从PW时钟作为基准时，如果该PW业务出现故障时，该芯片会输出自由振荡的时钟，造成基准无法切换，影响全局的时钟同步。
发明内容
本发明要解决的技术问题是，提供一种可配置、高可靠的、方便灵活的时钟基准选择方法和装置，以及提供一种结构化电路仿真***。
为了解决上述问题，本发明提供了一种结构化电路仿真***中的时钟基准选择设备，所述时钟基准选择设备用于：
接收多路线路时钟和多路伪线(PW)时钟，从所述多路线路时钟或多路PW时钟中选择一路作为主用时钟基准输出；以及，从所述多路线路时钟或多路PW时钟中选择一路作为备用时钟基准输出。
进一步地，上述时钟基准选择设备还可具有以下特点，所述时钟基准选择设备包括中央处理器控制接口装置、线路侧时钟输出控制装置和PW侧时钟输出控制装置和时钟选择装置，其中：
所述中央处理器控制接口装置，与外部中央处理器相连，用于接收中央处理器的控制信号，控制所述时钟基准选择设备其余各装置；
所述线路侧时钟输出控制装置，用于接收所述多路线路时钟输入，根据所述中央处理器控制接口装置的控制，输出或不输出所述线路时钟至所述时钟选择装置；
所述PW侧时钟输出控制装置，用于接收所述多路PW时钟输入，根据所述中央处理器控制接口装置的控制，输出或不输出所述PW时钟至所述时钟选择装置；
所述时钟选择装置，用于接收所述线路侧时钟输出控制装置输出的线路时钟和所述PW侧时钟输出控制装置输出的PW时钟，选择选择一路作为主用时钟基准输出，选择一路作为备用时钟基准输出。
进一步地，上述时钟基准选择设备还可具有以下特点，所述中央处理器控制接口装置，用于当所述线路时钟输入的业务状态异常时，控制所述线路侧时钟输出控制装置不输出所述线路时钟；当所述PW时钟输入的业务状态异常时，控制所述PW侧时钟输出控制装置不输出所述线路时钟。
进一步地，上述时钟基准选择设备还可具有以下特点，所述时钟选择装置包括：线路侧主用时钟基准选择装置、线路侧备用时钟基准选择装置、伪线(PW)侧主用时钟基准选择装置、PW侧备用时钟基准选择装置、主用时钟选择装置和备用时钟选择装置，其中：
所述线路侧主用时钟基准选择装置，与所述线路侧时钟输出控制装置相连，用于根据中央处理器控制接口装置的控制，从所述线路侧时钟输出控制装置输出的线路时钟中选择一路作为线路侧主用时钟基准输出；
所述线路侧备用时钟基准选择装置，与所述线路侧时钟输出控制装置相连，用于根据中央处理器控制接口装置的控制，从所述线路侧时钟输出控制装置输出的线路时钟中选择一路作为线路侧备用时钟基准输出；
所述PW侧主用时钟基准选择装置，与所述PW侧时钟输出控制装置相连，用于根据中央处理器控制接口装置的控制，从所述PW侧时钟输出控制装置输出的PW时钟中选择一路作为PW侧主用时钟基准输出；
所述PW侧备用时钟基准选择装置，与所述PW侧时钟输出控制装置相连，用于根据中央处理器控制接口装置的控制，从所述PW侧时钟输出控制装置输出的PW时钟中选择一路作为PW侧备用时钟基准输出；
所述主用时钟选择装置，用于根据中央处理器控制接口装置的控制，从所述线路侧主用时钟基准选择装置和所述PW侧主用时钟基准选择装置输出的两路时钟中选择一路作为主用时钟基准输出；
所述备用时钟选择装置，用于根据中央处理器控制接口装置的控制，从所述线路侧备用时钟基准选择装置和所述PW侧备用时钟基准选择装置输出的两路时钟中选择一路作为备用时钟基准输出。
本发明还提供一种结构化电路仿真***，所述***包括：中央处理器控制设备、E1/T1线接口及成帧器设备、电路仿真功能设备和如权利要求1至4任一所述的时钟基准选择设备，所述时钟基准选择设备与中央处理器控制设备、E1/T1线接口及成帧器设备、电路仿真功能设备相连，所述时钟基准选择设备用于从所述E1/T1线接口及成帧器设备接收多路线路时钟输入和从所述电路仿真功能设备接收多路PW时钟输入，输出一路主用时钟基准和一路备用时钟基准至所述电路仿真功能设备。
进一步地，上述***还可具有以下特点，所述时钟基准选择设备用于将所述主用时钟基准固定输出至所述电路仿真功能设备的一路时分复用(TDM)时钟输入接口；将所述备用时钟基准固定输出至所述电路仿真功能设备的另一路TDM时钟输入接口。
本发明还提供一种结构化电路仿真***中时钟基准的选择方法，包括：
接收多路线路时钟和多路伪线(PW)时钟，从所述多路线路时钟或多路PW时钟中选择一路作为主用时钟基准输出；以及，从所述多路线路时钟或多路PW时钟中选择一路作为备用时钟基准输出。
进一步地，上述方法还可具有以下特点，所述方法还包括：
对所述多路线路时钟或PW时钟的业务状态进行检测，根据所述业务状态控制输出或不输出所述线路时钟或PW时钟。
进一步地，上述方法还可具有以下特点，当所述多路线路时钟或PW时钟的业务状态异常时，不输出所述线路时钟或PW时钟。
进一步地，上述方法还可具有以下特点，所述方法还包括：
将所述主用时钟基准固定输出至电路仿真功能设备的一路时分复用(TDM)时钟输入接口；将所述备用时钟基准固定输出至所述电路仿真功能设备的另一路TDM时钟输入接口。
与现有技术中提供的时钟同步方案相比，本发明增加了时钟状态的判断机制，在故障时时钟不输出，方便主备时钟基准的切换；另外增加了时钟源的可配置，可灵活地根据业务情况选择从某E1/T1线路上提取时钟作为基准，还是选择从PSN侧提取某PW恢复时钟作为基准。另外也简化了软件对芯片的配置操作。
附图说明
此处所说明的附图用来提供对本发明的进一步理解，构成本申请的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：
图1是现有技术中提供的同步于E1/T1线路侧时钟的应用方案示意图；
图2是现有技术中提供的同步于PW侧时钟的应用方案示意图；
图3是本发明结构化电路仿真***时钟基准选择设备的应用方案示意图；
图4是本发明结构化电路仿真***时钟基准选择设备的结构示意图；
图5和图6是本发明结构化电路仿真***时钟基准选择设备软件配置过程的流程图；
图7是本发明结构化电路仿真***时钟基准选择设备软件定时扫描线路侧业务状态并控制线路时钟输出的流程图；
图8是本发明结构化电路仿真***时钟基准选择设备软件定时扫描PW侧业务状态并控制PW时钟输出的流程图。
具体实施方式
本发明提出了一种灵活的时钟基准选择方案，主要体现在三个方面，第一，各备选时钟源可根据业务情况控制是否输出，以方便主备时钟基准的切换；第二，时钟基准是从E1/T1线路侧选择还是从PW恢复的时钟侧选择是可以配置的，增加了工程上的灵活性；第三，固定选择第一路时钟输入作为主用时钟基准，选择第二路时钟输入作为备用时钟基准，简化了对芯片的配置。
本发明提供的时钟基准选择方法包括：
固定配置电路仿真功能设备一路(比如，第一路)TDM时钟输入为主用时钟基准输入，配置电路仿真功能设备另一路(比如，第二路)TDM时钟输入为备用时钟基准输入，时钟基准源由时钟基准选择装置提供；
时钟基准取自线路侧还是PW侧可配置；
可以从n路线路侧时钟中任取一路作为主用时钟基准，也可以从n路PW侧时钟中任取一路作为主用时钟基准；
可以从n路线路侧时钟中任取一路作为备用时钟基准，也可以从n路PW侧时钟中任取一路作为备用时钟基准；
对线路侧各时钟状态进行检测并控制其输出，异常状态下不输出；
对PW侧各时钟状态进行检测并控制其输出，异常状态下不输出。
本发明提供一种结构化电路仿真***中时钟基准的选择方法，包括：
接收多路线路时钟和多路伪线(PW)时钟，从所述多路线路时钟或多路PW时钟中选择一路作为主用时钟基准输出；以及，从所述多路线路时钟或多路PW时钟中选择一路作为备用时钟基准输出。
其中，所述方法还包括，对所述多路线路时钟或PW时钟的业务状态进行检测，根据所述业务状态控制输出或不输出所述线路时钟或PW时钟。
其中，当所述多路线路时钟的业务状态异常时，不输出所述线路时钟；当所述PW时钟的业务状态异常时，不输出所述PW时钟。
其中，所述方法还包括，将所述主用时钟基准固定输出至电路仿真功能设备的一路时分复用(TDM)时钟输入接口；将所述备用时钟基准固定输出至所述电路仿真功能设备的另一路TDM时钟输入接口。
下面对本发明提出的思路进行简要说明。
由图1、图2可知，现有技术中根据TDM接口的数量，有对应数量的时钟输入接口，在芯片内部可以从这些数量的时钟中选择一路作为主用时钟基准，再选择一路作为备用时钟基准。在主用基准丢失后会自动切换到备用基准。然而该芯片在应用中存在以下问题，在PW侧从PSN恢复的时钟，在PW出现故障时，仍然有自由振荡的时钟输出。这样如果选用该PW时钟作为主用时钟基准时，在PW业务故障时，就无法切换到正常的备用时钟基准。同样在线路侧也可能存在类似的问题，如在E1/T1接口上无信号输入时，从线路上提取的时钟也可能输出一个自由振荡的时钟。本发明针对该问题提出的思路是，根据业务状态控制时钟是否输出，如在E1/T1接口侧，一旦出现LOS等告警时，线路提取的时钟RCLK就不输出；在PW侧，一旦PW时钟对应的DCO为非锁定状态时，PW侧的时钟也不输出，从而解决了主用时钟基准故障无法向备用时钟基准倒换的问题。
现有技术中给出的时钟方案中，如图1为从E1/T1线路侧提取时钟作为时钟基准；如图2为从PW侧恢复时钟作为时钟基准。但工程应用中从哪个方向上取时钟基准是不确定的，现有技术中给出的方案一旦电路连接完成在工程上是不可配置的。本发明针对该问题，提出了E1/T1线路侧和PW侧取时钟基准的可配置方案，这样就增加了工程应用的灵活性。
下面结合附图对本发明的实施方案进行详细说明。
设备实施例
图4是根据本发明设备实施例的结构化电路仿真***时钟基准选择方案的框图，如图4所示，根据本发明设备实施例的结构化电路仿真***时钟基准选择设备包括和CPU控制接口装置409、线路侧时钟输出控制装置401、PW侧时钟输出控制装置402和时钟选择装置，其中时钟选择装置进一步包括：线路侧主用时钟基准选择装置403、线路侧备用时钟基准选择装置404、PW侧主用时钟基准选择装置405、PW侧备用时钟基准选择装置406、主用时钟基准线路侧/PW侧选择装置407、备用时钟基准线路侧/PW侧选择装置408。下面对上述模块进行详细说明。
所述CPU控制接口装置409，与CPU相连，用于接收中央处理器的控制信号，控制所述时钟基准选择设备其余各装置；
所述线路侧时钟输出控制装置401，用于接收所述多路线路时钟输入，根据所述CPU控制接口装置409的控制，输出或不输出所述线路时钟至所述时钟选择装置；
所述PW侧时钟输出控制装置402，用于接收所述多路PW时钟输入，根据所述CPU控制接口装置409的控制，输出或不输出所述PW时钟至所述时钟选择装置；
所述时钟选择装置，用于接收所述线路侧时钟输出控制装置输出的线路时钟和所述PW侧时钟输出控制装置输出的PW时钟，选择选择一路作为主用时钟基准输出，选择一路作为备用时钟基准输出。
该结构化电路仿真***时钟基准选择设备通过线路侧时钟输出控制装置401接收外部n路E1/T1线路时钟输入，CPU根据各路业务状态通过CPU控制接口装置409控制线路侧时钟输出控制装置401，通过该装置控制时钟是否输出，如LOS时时钟不输出。
该结构化电路仿真***时钟基准选择设备通过PW侧时钟输出控制装置402接收外部n路PW从PSN恢复时钟输入，CPU根据各路业务状态通过CPU控制接口装置409控制PW侧时钟输出控制装置402，通过该装置控制时钟是否输出，如DCO为非锁定状态时时钟不输出。
该结构化电路仿真***时钟基准选择设备通过线路侧主用时钟基准选择装置403从装置401输出的n路时钟中选取1路作为线路侧主用时钟基准输出，选择控制是CPU通过装置409实现的。
该结构化电路仿真***时钟基准选择设备通过线路侧备用时钟基准选择装置404从装置401输出的n路时钟中选取1路作为线路侧备用时钟基准输出，选择控制是CPU通过装置409实现的。
该结构化电路仿真***时钟基准选择设备通过PW侧主用时钟基准选择装置405从装置402输出的n路时钟中选取1路作为PW侧主用时钟基准输出，选择控制是CPU通过装置409实现的。
该结构化电路仿真***时钟基准选择设备通过PW侧备用时钟基准选择装置406从装置402输出的n路时钟中选取1路作为PW侧备用时钟基准输出，选择控制是CPU通过装置409实现的。
该结构化电路仿真***时钟基准选择设备通过主用时钟基准线路侧/PW侧选择装置407从装置403和装置405输出的2路时钟中选取1路作为主用时钟基准输出，选择控制是CPU通过装置409实现的。
该结构化电路仿真***时钟基准选择设备通过备用时钟基准线路侧/PW侧选择装置408从装置404和装置406输出的2路时钟中选取1路作为备用时钟基准输出，选择控制是CPU通过装置409实现的。
根据上面的描述，本发明结构化电路仿真***时钟基准选择设备可以实现从输入的n路E1/T1线路时钟和输入的n路PW时钟中选择1路作为主用时钟基准输出，也可以再选择1路作为备用时钟基准输出。
***实施例
根据本发明实施例，还提供了一种结构化电路仿真通讯***。
图3示出了根据本发明***实施例的结构化电路仿真通讯***。如图3所示，根据本发明的结构化电路仿真通讯***包括E1/T1线接口及成帧器设备301、电路仿真功能设备302、CPU控制设备303、和本发明设备实施例所指时钟基准选择设备304，电路仿真功能设备302可使用Zarlink ZL5011xCESoP实现。
下面对图3所示结构化电路仿真通讯***中的各设备之间的连接关系及处理过程进行详细说明。
E1/T1线接口及成帧器设备301在***中主要完成线路信号收发、时钟提取和成帧的作用，其与电路仿真功能设备302之间通过TDM接***换数据，TDM接口时钟由电路仿真功能设备提供，其线路提取的时钟RCLK<1..n>输入时钟基准选择设备304。
电路仿真功能设备302在本***中主要完成电路仿真(CESoP)的功能，把E1/T1线接口及成帧器设备301成帧后的数据根据PW配置打包成PW分组包，通过FE/GE接口发送到PSN网络，在相反的方向，则是根据PW配置把PW分组包恢复为TDM数据，同时恢复出时钟，恢复出的时钟TDM CLKO<1..n>输入时钟基准选择设备304。另外电路仿真功能设备302还有一个重要的功能是根据时钟基准选择设备304提供的主备时钟基准通过锁相环锁相后产生***所需的各种时钟，包括CESoP设备自身TDM接口所需的时钟及输出给E1/T1线接口及成帧器设备301的时钟。另外主备时钟基准在一方故障时可自动切换到另一方。
CPU控制设备303主要是控制本***内各设备的作用，与各设备之间都有控制接口。
时钟基准选择设备304是本发明设备实施例所指的设备，其主要作用可参考上述设备实施例，不再赘述。
下面详细说明上述结构化电路仿真通讯***中时钟基准选择的配置及工作状态的处理流程。
基于图3所示的***，图5和图6示出了根据本发明***实施例的结构化电路仿真通讯***中时钟基准选择设备的配置流程，其中图5为主用时钟基准的配置流程，如图5所示，具体的处理过程包括如下步骤。
步骤501，软件通过CPU控制接口配置图3所示电路仿真功能设备302第1路TDM时钟输入为主用时钟基准；
步骤502，软件通过CPU控制接口配置主用时钟基准线路侧/PW侧选择状态，对应图4所示装置407，确定时钟源是来自线路侧还是PW侧，选取的时钟作为主用时钟基准输出给图3所示电路仿真功能设备302；
步骤503，对步骤502配置的状态进行判断，如果是取自线路侧时钟，则转到步骤504，如果是取自PW侧时钟，则转到步骤505；
步骤504，软件通过CPU控制接口配置线路侧主用时钟基准选择状态，对应图4所示装置403，可以从n路线路时钟输入中选取1路作为线路侧主用时钟基准；
步骤505，软件通过CPU控制接口配置PW侧主用时钟基准选择状态，对应图4所示装置405，可以从n路PW时钟输入中选取1路作为PW侧主用时钟基准。
步骤504或步骤505完成后，主用基准选择配置即完成。
图6为备用时钟基准的配置流程，如图6所示，具体的处理过程包括如下步骤。
步骤601，软件通过CPU控制接口配置图3所示电路仿真功能设备302第2路TDM时钟输入为备用时钟基准；
步骤602，软件通过CPU控制接口配置备用时钟基准线路侧/PW侧选择状态，对应图4所示装置408，确定时钟源是来自线路侧还是PW侧，选取的时钟作为备用时钟基准输出给图3所示电路仿真功能设备302；
步骤603，对步骤602配置的状态进行判断，如果是取自线路侧时钟，则转到步骤604，如果是取自PW侧时钟，则转到步骤605；
步骤604，软件通过CPU控制接口配置线路侧备用时钟基准选择状态，对应图4所示装置404，可以从n路线路时钟输入中选取1路作为线路侧备用时钟基准，结束；
步骤605，软件通过CPU控制接口配置PW侧备用时钟基准选择状态，对应图4所示装置406，可以从n路PW时钟输入中选取1路作为PW侧备用时钟基准。
步骤604或步骤605完成后，备用基准选择配置即完成。
按上述图5和图6所示步骤操作，软件就完成了时钟基准选择的配置过程。
除上述时钟基准的配置外，本发明时钟基准选择设备还需对线路侧及PW侧各时钟状态进行检测并根据状态控制其输出。下面对检测控制过程进行详细说明。
基于图3所示的***，图7示出了根据本发明***实施例的结构化电路仿真通讯***中时钟基准选择设备线路侧各时钟源状态的监测控制流程，如图7所示，具体的处理过程包括如下步骤：
步骤701，软件首先从第1路E1/T1线路开始扫描，判断其是否有LOS告警，若是则转到步骤702，若否则转到步骤703；
步骤702，E1/T1线路存在LOS告警，该时钟源已不可用，软件通过CPU控制接口控制图4所示线路侧时钟输出控制装置401，关闭该路线路时钟输出，转步骤704；
步骤703，E1/T1线路没有LOS告警，该时钟源可用，软件通过CPU控制接口控制图4所示线路侧时钟输出控制装置401，打开该路线路时钟输出；
步骤704，完成上述步骤702或703后，需判断是否已经完成了所有各路时钟源状态的监测控制扫描，即是否已经为最后1路，若是，结束本次扫描；若否，地址指向下1路，继续进行从步骤701到步骤704的所有各路的时钟源状态的监测控制扫描过程。
软件上需开定时器进程按上述步骤定时循环对线路侧各时钟源状态进行检测控制扫描。
基于图3所示的***，图8示出了根据本发明***实施例的结构化电路仿真通讯***中时钟基准选择设备PW侧各时钟源状态的监测控制流程，如图8所示，具体的处理过程包括如下步骤。
步骤801，软件首先从第1路PW开始扫描，判断其DCO是否为锁定状态，若否则转到步骤802，若是则转到步骤803；
步骤802，PW时钟DCO为非锁定状态，该时钟源已不可用，软件通过CPU控制接口控制图4所示PW侧时钟输出控制装置402，关闭该路PW时钟输出，转步骤804；
步骤803，PW时钟DCO为锁定状态，该时钟源可用，软件通过CPU控制接口控制图4所示PW侧时钟输出控制装置402，打开该路PW时钟输出；
步骤804，完成上述步骤802或803后，需判断是否已经完成了所有各路的时钟源状态的监测控制扫描，即是否已经为最后1路，若是，结束本次扫描；若否，地址指向下1路，继续进行从步骤801到步骤804的所有各路的时钟源状态的监测控制扫描过程。
和线路侧的检测一样，软件上需开定时器进程按上述步骤定时循环对PW侧各时钟源状态进行检测控制扫描。
综上所述，通过本发明提供的时钟基准选择设备和结构化电路仿真通讯***，能够实现时钟基准的灵活配置，实现主备用时钟基准的保护倒换，提高了***的可靠性。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (8)

1.一种结构化电路仿真***中的时钟基准选择设备，其特征在于，所述时钟基准选择设备用于：
接收多路线路时钟和多路伪线PW时钟，从所述多路线路时钟或多路PW时钟中选择一路作为主用时钟基准输出；以及，从所述多路线路时钟或多路PW时钟中选择一路作为备用时钟基准输出；
时钟基准选择设备包括中央处理器控制接口装置、线路侧时钟输出控制装置和PW侧时钟输出控制装置和时钟选择装置，其中：
所述中央处理器控制接口装置，与外部中央处理器相连，用于接收中央处理器根据业务状态做出的控制信号，控制所述时钟基准选择设备其余各装置；
所述线路侧时钟输出控制装置，用于接收所述多路线路时钟输入，根据所述中央处理器控制接口装置的控制，输出或不输出所述线路时钟至所述时钟选择装置；
所述PW侧时钟输出控制装置，用于接收所述多路PW时钟输入，根据所述中央处理器控制接口装置的控制，输出或不输出所述PW时钟至所述时钟选择装置；
所述时钟选择装置，用于接收所述线路侧时钟输出控制装置输出的线路时钟和所述PW侧时钟输出控制装置输出的PW时钟，选择一路作为主用时钟基准输出，选择一路作为备用时钟基准输出。
2.如权利要求1所述的时钟基准选择设备，其特征在于，所述中央处理器控制接口装置，用于当所述线路时钟输入的业务状态异常时，控制所述线路侧时钟输出控制装置不输出所述线路时钟；当所述PW时钟输入的业务状态异常时，控制所述PW侧时钟输出控制装置不输出所述线路时钟。
3.如权利要求1所述的时钟基准选择设备，其特征在于，所述时钟选择装置包括：线路侧主用时钟基准选择装置、线路侧备用时钟基准选择装置、PW侧主用时钟基准选择装置、PW侧备用时钟基准选择装置、主用时钟选择装置和备用时钟选择装置，其中：
所述线路侧主用时钟基准选择装置，与所述线路侧时钟输出控制装置相连，用于根据中央处理器控制接口装置的控制，从所述线路侧时钟输出控制装置输出的线路时钟中选择一路作为线路侧主用时钟基准输出；
所述线路侧备用时钟基准选择装置，与所述线路侧时钟输出控制装置相连，用于根据中央处理器控制接口装置的控制，从所述线路侧时钟输出控制装置输出的线路时钟中选择一路作为线路侧备用时钟基准输出；
所述PW侧主用时钟基准选择装置，与所述PW侧时钟输出控制装置相连，用于根据中央处理器控制接口装置的控制，从所述PW侧时钟输出控制装置输出的PW时钟中选择一路作为PW侧主用时钟基准输出；
所述PW侧备用时钟基准选择装置，与所述PW侧时钟输出控制装置相连，用于根据中央处理器控制接口装置的控制，从所述PW侧时钟输出控制装置输出的PW时钟中选择一路作为PW侧备用时钟基准输出；
所述主用时钟选择装置，用于根据中央处理器控制接口装置的控制，从所述线路侧主用时钟基准选择装置和所述PW侧主用时钟基准选择装置输出的两路时钟中选择一路作为主用时钟基准输出；
所述备用时钟选择装置，用于根据中央处理器控制接口装置的控制，从所述线路侧备用时钟基准选择装置和所述PW侧备用时钟基准选择装置输出的两路时钟中选择一路作为备用时钟基准输出。
4.一种结构化电路仿真***，其特征在于，所述***包括：中央处理器控制设备、E1/T1线接口及成帧器设备、电路仿真功能设备和如权利要求1至3任一所述的时钟基准选择设备，所述时钟基准选择设备与中央处理器控制设备、E1/T1线接口及成帧器设备、电路仿真功能设备相连，所述时钟基准选择设备用于从所述E1/T1线接口及成帧器设备接收多路线路时钟输入和从所述电路仿真功能设备接收多路PW时钟输入，输出一路主用时钟基准和一路备用时钟基准至所述电路仿真功能设备。
5.如权利要求4所述的***，其特征在于，所述时钟基准选择设备用于将所述主用时钟基准固定输出至所述电路仿真功能设备的一路时分复用TDM时钟输入接口；将所述备用时钟基准固定输出至所述电路仿真功能设备的另一路TDM时钟输入接口。
6.一种结构化电路仿真***中时钟基准的选择方法，其特征在于，包括：
对多路线路时钟或多路伪线PW时钟的业务状态进行检测，根据所述业务状态控制输出或不输出所述线路时钟或PW时钟；
接收所述多路线路时钟和多路伪线PW时钟，根据外部中央处理器的控制信号从所述多路线路时钟或多路PW时钟中选择一路作为主用时钟基准输出；以及，从所述多路线路时钟或多路PW时钟中选择一路作为备用时钟基准输出。
7.如权利要求6所述的方法，其特征在于，当所述多路线路时钟或PW时钟的业务状态异常时，不输出所述线路时钟或PW时钟。
8.如权利要求6或7所述的方法，其特征在于，所述方法还包括：
将所述主用时钟基准固定输出至电路仿真功能设备的一路时分复用TDM时钟输入接口；将所述备用时钟基准固定输出至所述电路仿真功能设备的另一路TDM时钟输入接口。
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