CN101887877A - 引线框、半导体装置以及引线框的制造方法 - Google Patents

引线框、半导体装置以及引线框的制造方法 Download PDF

Info

Publication number
CN101887877A
CN101887877A CN2009101795166A CN200910179516A CN101887877A CN 101887877 A CN101887877 A CN 101887877A CN 2009101795166 A CN2009101795166 A CN 2009101795166A CN 200910179516 A CN200910179516 A CN 200910179516A CN 101887877 A CN101887877 A CN 101887877A
Authority
CN
China
Prior art keywords
base material
lead frame
roughening
described base
roughening face
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2009101795166A
Other languages
English (en)
Other versions
CN101887877B (zh
Inventor
高桥刚介
田代永
森光则
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Chang Wah Technology Co Ltd
Original Assignee
SH Precision Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SH Precision Co Ltd filed Critical SH Precision Co Ltd
Publication of CN101887877A publication Critical patent/CN101887877A/zh
Application granted granted Critical
Publication of CN101887877B publication Critical patent/CN101887877B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8338—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/83385—Shape, e.g. interlocking features
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

本发明提供可确保粗糙化品质且可廉价提供的引线框、半导体装置以及引线框的制造方法。本发明的引线框(1)具备由金属材料构成的基材(10)、在基材(10)的一部分上设置的、可以搭载半导体元件的元件搭载部(20)、作为基材(10)的表面的一部分的且在与密封元件搭载部(20)所搭载的所述半导体元件的密封材料相接触的区域的至少一部分上设置的粗糙化面(30)。

Description

引线框、半导体装置以及引线框的制造方法
技术领域
本发明涉及引线框、半导体装置以及引线框的制造方法，本发明特别涉及实施粗糙化处理的引线框、使用该引线框的半导体装置以及该引线框的制造方法。
背景技术
近年来，为了提高半导体封装的可靠性，对提高在引线框的表面实施了粗糙化处理的引线框与树脂的密接性的要求也越来越高。这样的引线框，已知有由搭载半导体元件的盘垫部和与半导体进行电连接的引线部构成的、在包括盘垫部和引线部的规定的区域内设置有在表面上具有多个微小突起的窝台(デインプル)的引线框(例如参照专利文献1)。专利文献1所记载的引线框在由金属原板形成具有盘垫部和引线部的引线框之后，在形成的引线框的表面形成窝台和细小突起。
专利文献1所记载的引线框由于在金属原板上形成具有多个突起的窝台，所以进入突起部间隙的树脂就发挥锚嵌效果，由此能够提高树脂与引线框的密接性。
专利文献1：特开2008-71886号公报
发明内容
但是，专利文献1中记载的引线框，在形成引线框的形状之后，要在引线框的表面形成窝台，在窝台的表面形成微小突起，所以在该引线框的制造中，要求分别在多个短条形的引线框上逐个地形成窝台以及微小突起。因此，对于专利文献1所记载的引线框，难以在维持一定的引线框所要求的窝台和微小突起的品质的情况下降低其制造成本。
因此，本发明的目的在于提供用一种确保粗糙化品质且可廉价提供的引线框、半导体装置以及制造引线框的方法。
为了实现上述目的，本发明提供一种引线框，其具备由金属材料构成的基材、在该基材的一部分上设置的可以搭载半导体元件的元件搭载部以及作为基材的表面的一部分的、在与密封元件搭载部所搭载的半导体元件的密封材料相接触的区域的至少一部分上设置的粗糙化面。
上述引线框的粗糙化面优选位于比基材表面更靠近基材内侧的位置。
上述引线框的粗糙化面优选具有比基材表面的粗糙度更大的粗糙度。
上述引线框优选在基材表面的一部分上还设有导电层。
另外，为了实现上述目的，本发明提供一种半导体装置，其具有由金属材料构成的基材、搭载在设置于该基材的一部分上的元件搭载部上的半导体元件、用于密封半导体元件的密封部以及作为基材表面一部分的、在与密封部相接触的区域的至少一部分上设置的粗糙化面。
上述半导体装置的粗糙化面优选位于比基材表面更靠近基材内侧的位置。
上述半导体装置的粗糙化面优选具有比基材表面的粗糙度更大的粗糙度。
上述半导体装置优选在基材表面的一部分上还设有导电层。
另外，为了实现上述目的，本发明还提供一种引线框的制备方法，其具有准备由金属材料构成的基材的基材准备工序、在基材表面预先设定的区域内设置掩模部件的掩模工序、以掩模部件为掩模在基材表面实施粗糙化处理而形成粗糙化处理后基材的粗糙化工序、在粗糙化处理后基材上实施冲压处理的冲压加工工序。
上述引线框的制备方法的粗糙化工序中，优选在基材表面的一部分上形成位于比基材表面更靠近基材内侧的粗糙化面。
上述引线框的制备方法的粗糙化工序中，优选形成具有比基材表面的粗糙度更大的粗糙度的粗糙化面。
上述引线框的制备方法中，优选通过在基材表面设置掩模部件的卷对卷电镀装置(リ-ルめつき装置)来实施掩模工序，优选在卷对卷电镀装置内实施粗糙化工序。
上述引线框的制备方法中，还可以具有在基材表面的一部分上形成导电层的导电层形成工序。
上述引线框的制备方法中的基材准备工序中还可以具有将基材卷绕成卷轴状而准备卷轴状基材、将冲压加工工序后实施冲压处理的粗糙化处理后的基材卷绕成卷轴状的卷绕工序。
根据本发明的引线框、半导体装置以及引线框的制造方法，可以提供确保粗糙化品质且可以廉价提供的引线框、半导体装置以及引线框的制造方法。
附图说明
图1是本发明的第一实施方式的引线框的截面图。
图2是本发明的第一实施方式的基材表面以及粗糙化表面的一部分的放大截面图。
图3A是本发明的第一实施方式的引线框的制造工序的概要图。
图3B是本发明的第一实施方式的引线框的制造工序的概要图。
图3C是本发明的第一实施方式的引线框的制造工序的概要图。
图4是本发明的第二实施方式的引线框的截面图。
图5A是本发明的第二实施方式的引线框的制造工序的概要图。
图5B(a)和(b)是本发明的第二实施方式的变形例的引线框的截面概要图。
图6是本发明的第三实施方式的半导体装置的截面图。
图7是实施例的对具有粗糙化面的铜材进行树脂偶合试验的概要图。
图8是显示偶合试验结果的图。
图9是实施冲压加工的基材的俯视图的概要图。
图10是在基材表面的一部分上实施粗糙化处理后，在施加冲压加工时，与冲压机的模具接触的区域以及不接触的区域的SEM观察的比较图。
符号说明
1、1a：引线框；2：半导体装置；3：具有粗糙化面的铜材；5：片状引线框；7：卷状引线框；10、11：基材；10a、10b：基材表面；11a、11b：区域；15：铜条；15a、15b：表面；17：粗糙化后铜条；20：元件搭载部；30、31：粗糙化面；30a：凸部；30b：凹部；31a：区域；40：引线；50：密封部；55：树脂；60：掩模；70：导电层；74：镀层：80：半导体元件；85：芯片键合材料；90：导线；100：卷对卷电镀装置；110：冲压机；112：部分；115：冲切部；120：热板；125：阻挡器。
具体实施方式
第一实施方式
图1表示本发明的第一实施方式的引线框的截面的概要的一个例子，图2表示本发明的第一实施方式的基材表面以及粗糙化面的一部分的扩大截面的概要的一个例子。
引线框1的结构概要
第一实施方式的引线框具有：作为引线框的原材料来使用的由金属材料构成的基材10、在基材10的一部分上设置的且可以搭载半导体元件的元件搭载部20、作为基材10的一部分且在与将元件搭载部搭载的半导体元件密封的密封材料相接触的预定区域的至少一部分上设置的粗糙化面30。另外，引线框1在离元件搭载部20外缘规定距离的位置上设置可以向半导体元件供给电力的引线40。在图1中用双点划线表示的区域，表示在引线框1上设置密封材料时形成密封部50的区域的一个例子。
基材10
关于基材10，作为一个例子，根据所使用的半导体元件的特性，由具有规定热传导率和规定电导率的金属材料制成的薄板(作为一例，板厚为0.08～3.00mm)来形成。作为金属材料可以使用铜、铜合金、铝或者铝合金等。进而为了使引线框1发挥规定的强度、规定的耐热性等特性，还可以在金属材料中添加规定量的铁、锌、磷、锡、镍等添加元素。另外，作为基材10，还可以使用在由规定的金属材料制成的薄板的两个表面上金属接合由规定的金属材料制成的薄板而成的材料。本实施方式中的基材10作为一例，从俯视图上看去，形成为具有如后所述元件搭载部20的大致四方形状的区域和包括引线40的端部。而且，基材10的表面包括设置有元件搭载部20侧的表面10a和与表面10a相反侧的表面10b。
元件搭载部20
元件搭载部20设置在基材10的表面10a的规定区域。设置元件搭载部20的区域由在元件搭载部20上搭载的半导体元件的形状来决定。作为在元件搭载部20上搭载的半导体元件，例如可以举例IC、LSI等集成电路、发光元件、受光元件、小信号晶体管或者功率晶体管等。
粗糙化面30
粗糙化面30形成在比基材10的表面更靠近基材10内侧。具体的，参照图2。图2中的粗糙化面30，在以表面10a为基准面时，在比表面10a更低的位置上形成。在表面10b上形成粗糙化面30时，以表面10b为基准面时，在比表面10b更低的位置上形成该粗糙化面30。即，本实施方式中的粗糙化面30，如果以基材10的板厚方向的中心线A-A为基准，则在比基材10的表面10a和表面10b更靠近中心线A-A的位置上形成。另外，粗糙化面30，只要是在能够与密封材料接触的基材10的表面的区域，也可以设置在引线40和元件搭载部20之间的区域、引线40附近等。
另外，粗糙化面30形成为具有比基材10的表面(即图2中表面10a和表面10b)的粗糙度更大的粗糙度。例如，粗糙化面30形成为具有凸部30a和凹部30b，表面10a和表面10b形成为没有实质性的凹凸。即用肉眼观察的话，表面10a和表面10b形成为具有光泽，而粗糙化面30形成为没有光泽。本实施方式中“没有光泽”是指通过光在粗糙化面30上散射，用肉眼看时“发暗”。只要凸部30a的前端在比基材10的表面更靠近中心线A-A的位置上形成，对该表面与凸部30a之间的距离D没有限定，但作为一个例子，该距离D(即图2中表面10a与凸部30a的前端之间的距离)为1μm左右。
引线40
引线40设置在引线框1的一端。本实施方式的变形例中的引线框中，根据引线框的使用形态，可以在引线框的一端以及另一端的双方上设置。进而，本实施方式的其它变形例中，可以在引线框的周围设置多个引线40。
引线框1的制造方法
图3A～图3C显示本发明的第一实施方式的引线框的制造工序的概要的一个例子。具体的，图3A显示形成本实施方式的引线框的粗糙化面的工序的概要的一个例子，图3B显示形成粗糙化面工序中的铜条部分的截面的概要。另外，图3C显示本实施方式中引线框的制造工序中的冲压工序的概要。
首先，如图3A所示，准备将金属材料的薄板卷绕成卷轴状的金属条。本实施方式中，作为一例，准备由铜构成的铜条15来作为基材的材料(基材准备工序)。然后，将铜条15的一端通过卷对卷电镀装置100。卷对卷电镀装置100也可以称为条镀(ストライプめつき)装置或者前镀装置。另外，在基材准备工序之前或之后，还可以进一步设置清洗基材表面的工序。而且，铜条15可以使用厚度一定的平条(即铜条的截面为长方形的铜条)或者具有不同厚度的异形条(即铜条的截面形状为凹凸状的铜条)的任一种。
之后，在铜条15的表面贴附掩模部件的同时或者在贴附掩模部件之后马上实施粗糙化处理。具体的如图3B(a)所示，在卷对卷电镀装置100之内，首先将作为掩模部件的掩模胶带(图3B的掩模60)贴附到作为基材的铜条15的表面15a和表面15b的预定区域(掩模工序)。其中，表面15b是表面15a的相反侧的表面。预定区域是根据要制造的引线框来适宜地确定。作为一例，铜条15的宽度方向上以预定的间隔将多条掩模胶带贴附到铜条15的表面15a和表面15b。
掩模胶带是可以耐受后述的粗糙化工序的蚀刻处理中的机械作用和化学作用的材料，例如由聚丙烯、聚对苯二甲酸乙二醇酯等高分子材料形成。另外，作为掩模部件，还可以使用将由橡胶等构成的掩模机械固定在铜条15的表面15a和表面15b上的机械掩模。
然后，如图3B(b)所示，在卷对卷电镀装置100内，通过将掩模胶带作为掩模，对没有设置掩模胶带的铜条15的表面15a和表面15b实施粗糙化处理，形成粗糙化面30，制造粗糙化处理后的基材(粗糙化工序)。粗糙化处理是使用可以对基材表面进行蚀刻而粗糙化的蚀刻液(以下称为“蚀刻剂”)来实施。例如对于铜条15可以采用硫酸系的蚀刻剂。这样，在比构成基材的铜条15的表面15a和表面15b更靠近铜条15的内侧的位置上的粗糙化面30，在表面15的表面15a和表面15b的一部分上形成。即，如果以铜条15的厚度方向的中心线为基准，则粗糙化面30在比表面15的表面15a和表面15b更靠近该中心线的位置上形成。另外，通过这样的粗糙化处理所形成的粗糙化面30变得具有比铜条15的表面15a和表面15b的粗糙度更大的粗糙度。
然后，在卷对卷电镀装置100内将掩模胶带取下。将铜条从卷对卷电镀装置100中排出，此时的铜条15在预定的区域形成有粗糙化面30，而且在对应于被掩模胶带遮住的部分区域上具有铜条的表面15a和表面15b(在图3A中没有图示表面15b)。然后，通过将该铜条卷绕成卷轴状，制造出作为粗糙化后基材的粗糙化后铜条17。
然后，如图3C所示，将粗糙化后铜条17投入到冲压机110中，通过对粗糙化后铜条17实时冲压处理来制造引线框(冲压加工工序)。即，本实施方式中，在粗糙化工序后实施冲压加工工序。冲压机110具有形成规定形状引线框用模具，由该模具对粗糙化后铜条17进行冲压加工。本实施方式中的粗糙化面30，与除了该粗糙化面30以外的粗糙化后铜条17的表面15a和表面15b相比位于粗糙化后铜条17的内侧。因此，对于粗糙化面30而言，除了冲压部分的外缘的非常有限部分之外，可以抑制冲压机110的模具直接接触于粗糙化面30，因此冲压加工对粗糙化面30的影响(即称为粗糙化面30被损坏的影响)要比对表面15a和表面15b的影响小很多。
另外，在将粗糙化后铜条17投入到冲压机110中时，为了将卷绕成卷轴状的粗糙化后铜条17调整为大致水平，也可以经过矫平机来将粗糙化后铜条17投入到冲压机110中。即使如此，由于粗糙化面30位于比表面15a和表面15b更靠近粗糙化后铜条17的内侧，可以抑制矫平机与粗糙化面30直接接触，抑制粗糙化面30的损坏。
接着，在冲压加工后，通过对每一规定长度上实施了冲压加工的粗糙化后铜条17进行切断，将规定形状的的引线框形成为片状从而形成片状引线框5(切断工序)。另外，在冲压加工后通过将实施了冲压加工的粗糙化后铜条17卷绕为具有规定直径的卷轴状，还可以制造出卷状引线框7(卷绕工序)。
另外，在制造卷状引线框7时，在基材准备工序中准备卷轴状铜条15时，会通过卷到卷(Reel to Reel)方式制造本实施方式的引线框。此外，在通过冲压加工在引线框上附着有冲压机110中所使用的油时，还可以在冲压加工工序后实施清洗工序。
第一实施方式的效果
本实施方式的引线框1具有粗糙化面30，其作为表面10a和表面10b的一部分，且位于比表面10a和表面10b更靠近基材10内侧的位置，因此，即使在引线框制造工序中实施冲压加工时，可以抑制象表面10a全部粗糙化的情况下的那种在冲压机110内粗糙化面30损坏的情形。由此，本实施方式的引线框1可以在不改变基材10的厚度的前提下确保该引线框1所要求的粗糙化面30的品质。
另外，本实施方式的引线框1可以在原料状态即大的卷轴状的铜条15的状态，通过卷到卷的方式连续地在铜条15的表面形成粗糙化面30。因此，例如可以转用现有的条镀装置，因而可以抑制粗糙化处理所需费用的上升。而且，本实施方式中，由于在铜条15的表面部分地形成粗糙化面30，可以降低粗糙化处理所需化学试剂的成本，同时可以抑制因引线框制造中所使用装置引起的引线框表面(表面10a、表面10b以及粗糙化面30)受到污染，例如可以抑制外引线的焊料润湿性的降低。
进而，例如象以往通过镀镍等形成粗糙化面的情况下，由镀镍而形成的粗糙化面的相对高度比没有粗糙化的面要高。因此，如果将由镀镍形成的粗糙化面与冲压机110等设备相接触，就会产生污点(细微的金属粉末)。而另一方面，本实施方式中的引线框1由于在铜条15的表面局部地形成粗糙化面30，并且粗糙化面30相对于铜条15的表面15a和表面15b的相对高度低，因此，本实施方式中，与以往不同，不会发生由镀镍层构成的粗糙化面与冲压机110等设备相接触而引起的污点。这样，本实施方式中，可以防止制造的引线框1被污点所污染。
第二实施方式
图4显示本发明的第二实施方式的引线框的截面概要的一个例子。图5A显示本发明的第二实施方式的引线框的制造工序的概要的一部分。另外，图5B(a)和图5B(b)是本发明的第二实施方式的变形例的引线框的截面概要的一个例子。
第二实施方式的引线框1a与第一实施方式的引线框1相比，除了在引线40的端部具有导电层70外，具有与引线框1基本同样的结构，通过基本一致的制造工序来制造，因此，仅详细说明不同点。
第二实施方式的引线框1a在铜条15的表面的至少一部分上进一步具有导电层70。例如，引线框1a在与导线相接触的区域具有由镍、银等金属材料构成的导电层70，该导线用于将引线框1a上应当搭载的半导体元件的电极和引线40进行电连接。该导电层70可以通过电镀法或者蒸镀法(例如真空蒸镀法、溅射法等)在铜条15的表面15a和表面15b的一部分上形成。作为一例，导电层70是由镀镍、镀银等形成的镀层。
例如，通过使用卷对卷电镀装置100，如图5A(a)所示，在除了应当形成粗糙化面30以外的铜条15的规定区域形成导电层70(导电层形成工序)。而且，在除了应当形成粗糙化面30以外的铜条15的规定区域设置掩模胶带(图5A中为掩模60)，如图5A(b)所示在掩模60的开口区域实施粗糙化处理。由此，在铜条15的表面15a上形成粗糙化面30和导电层70，在表面15b上形成粗糙化面30。其它的工序与第一实施方式相同。
第二实施方式的变形例
如图5B(a)所示，在首先实施导电层形成工序，随后实施粗糙化处理工序的情况下，形成在导电层70的正下方不存在粗糙化面的状态的引线框1a。另一方面，如图5B(b)所示，在首先实施粗糙化处理然后实施导电层形成工序的情况下，形成在导电层70的正下方存在粗糙化面的状态的引线框1a。
第二实施方式的效果
第二实施方式的引线框1a不仅可以通过卷到卷的方式形成粗糙化面30，例如通过转用现有的条镀装置，可以在条镀装置内实施粗糙化处理和部分镀敷(即，在该装置内可以在线组合粗糙化处理和镀敷处理)。由此，可以降低制造引线框1a所需要的费用。
进而，第二实施方式的引线框1a由于在基材的表面还具有导电层70，从导电层70的表面到粗糙化面30的距离较没有导电层70时增大。因此，由于可以相对降低粗糙化面30相对于导电层70的高度，因此可以更有效抑制通过矫平机的矫平和冲压加工时对粗糙化面30的损坏。
第三实施方式
图6是显示本发明的第三实施方式的半导体装置的截面的概要的一个例子。
第三实施方式的半导体装置2除了将半导体元件80搭载到第一实施方式的引线框1上之外，与引线框1具有大致相同的结构，因此，仅详细说明不同点。
半导体装置2具有基材10、在基材10的一部分上设置的元件搭载部20、在元件搭载部20上隔着芯片键合材料85搭载的半导体元件80、密封半导体元件80的密封部50、在基材10表面的一部分且与密封部50接触的区域的至少一部分上设置的粗糙化面30、设置在离元件搭载部20的外缘规定距离的位置且向半导体元件80供给电力的引线40、在引线40和元件搭载部20之间的规定区域设置的作为导电层的镀层75以及将半导体元件80的电极和镀层75电连接的导线90。
半导体元件80隔着芯片键合材料85搭载在元件搭载部20上，其中的芯片键合材料85具有导电性且将半导体元件80固定在元件搭载部20上。芯片键合材料85可以使用例如银糊、无铅焊料、共晶焊料等。另外，镀层75可以由例如具有规定厚度的镀镍层、镀银层来形成。而且，导线90可以使用金导线、铝导线等。进而，密封部50可以由环氧树脂等树脂材料至少覆盖半导体元件80来形成。
第三实施方式的效果
第三实施方式的半导体装置2，仅在构成引线框1的基材10的表面的一部分且与密封部50接触的区域的一部分上具有粗糙化面30。因此，在由树脂材料将半导体元件80模块化时，即使在应当形成密封部50的位置之外形成树脂材料的毛刺(フラツシユパリ)，由于该毛刺不是形成在粗糙化面30上，而是形成在基材10的表面，所以能够容易削除(デフラツシユ)。
另外，第三实施方式的半导体装置2中，密封部50与在基材10的表面的一部分上设置的粗糙化面30相接触。而且，粗糙化面30与密封部50的密合力，比除了粗糙化面30的基材10的表面与密封部50的密合力大，因此相比于没有设置粗糙化面30的引线框，密封部50与基材10的密合力可以得到提高。这样，对本实施方式的半导体装置2实施在低温和高温下分别保持一定时间的热循环试验时，即使由于半导体元件80的热膨胀系数与芯片键合材料85的热膨胀系数不同或者因芯片键合材料85的热膨胀系数与基材10的热膨胀系数不同而引起的在芯片键合材料85中产生应力的情况下，也能够以覆盖全部半导体元件80的状态下，密封部50与基材10牢固地密合，所以可以抑制芯片键合材料85从基材10上剥离。
实施例
偶合试验
图7显示实施例的对具有粗糙化面的铜材进行树脂偶合试验的概要，图8是偶合试验的结果。
具体而言，通过偶合试验来评价有无粗糙化面时树脂的密合性的不同。首先准备实施了粗糙化处理的铜材(以下称为“具有粗糙化面的铜材3”)。具体的，作为铜材，准备C194和OFC(均由日立电线株式会社制)以及MF202(三菱电机株式会社制)的铜材。然后在各铜材表面使用硫酸系蚀刻剂进行粗糙化，得到具有粗糙化面的具有粗糙化面的铜材3。然后，在具有粗糙化面的铜材的表面的一部分上粘附传递模塑用热固性树脂(以下称为“树脂55”)。粘附条件为，以使树脂55与具有粗糙化面的铜材3的表面相接触的方式放到热板120上，在180℃的温度下保持90秒，从而粘附。其中，粗糙化面和树脂55的接触面积规定为10.75cm2。
然后，如图7所示，在树脂55的侧面以规定的速度持续接触在具有粗糙化面的铜材3的表面上平行移动的部件，来对树脂55施加负重，测定树脂55从具有粗糙化面的铜材3上剥离时的负重。其中，具有粗糙化面的铜材3靠住阻挡器125，树脂55的侧面上施加负重使得向着阻挡器125存在的方向使部件移动，部件移动的速度设定为50μm/秒。
其结果，如图8所示，作为铜材使用C194、OFC以及MF202中任一种时，与没有实施粗糙化处理的铜平整表面相比，对铜材表面实施粗糙化时树脂55的密合力得到提高。
冲压前后粗糙化面的状态
图9显示实施冲压加工后基材的俯视图的概要，图10是由CIC构成的基材的表面的一部分上实施粗糙化处理后，在实施冲压加工的情况下与冲压机的模具相接触的区域和没有接触的区域的SEM观察的比较。
具体而言，准备具有厚度0.4mm、宽65mm、长100mm的尺寸的由铜/因瓦/铜包覆材＝1∶2∶1(以下称为“CIC”)构成的基材11，在基材11的表面的一部分区域内实施粗糙化处理形成粗糙化面31后，实施冲压加工，对基材11的表面状态实施SEM观察(放大倍数为5000倍)。观察部分是粗糙化面31的毛刺侧中的对应于冲压机模具的部分112内的粗糙化面31的区域31a和冲切部115。
其中，冲压加工是在基材11的规定区域(具体的为在跨着粗糙化面31和区域11a的区域以及跨着粗糙化面31和区域11c的区域两个位置)形成9mm见方的开口11b的加工，使用的冲压加工的压力是80t。另外，使用硫酸系的蚀刻剂来实施粗糙化处理。而且，粗糙化面31从俯视图上看呈条状形状，具体的，从基材11的两个长边中的一边开始向基材的中心到20mm±2为止的区域11a以及从该长边的对面边开始向基材11的中心到29mm±2为止的区域11c，为未实施粗糙化处理的区域。
具体的，图10(a)是区域31a的SEM照片，图10(b)是冲切部115的SEM照片。参考图10(a)和图10(b)可知，区域31中的粗糙化面31仍保持粗糙状态，而冲切部115中粗糙化的部分却大部分都被损坏。这认为是，冲切部115是由于模具直接接触而导致粗糙化面31损坏，而区域31a的粗糙化的区域，即蚀刻后的区域，是相对于区域11a和11c为位置较低而形成的区域。也就是说，通过对基材11的一部分实施粗糙化，即使施加冲压加工，粗糙化面31也可以维持粗糙化的状态。
以上说明了本发明的实施方式和实施例，但以上所述的实施方式和实施例并不限定权利要求所涉及的发明。另外，需要注意的是，实施方式和实施例中所说明的特征的全部组合并非就是解决本发明的问题的必要手段。

Claims (14)

1.一种引线框，其具备：
由金属材料构成的基材，
在所述基材的一部分上设置的、可以搭载半导体元件的元件搭载部，
作为所述基材的表面的一部分的、在与密封所述元件搭载部所搭载的所述半导体元件的密封材料相接触的区域的至少一部分上设置的粗糙化面。
2.如权利要求1所述的引线框，所述粗糙化面位于比所述基材的所述表面更靠近所述基材的内侧的位置。
3.如权利要求2所述的引线框，所述粗糙化面具有比所述基材的所述表面的粗糙度更大的粗糙度。
4.如权利要求3所述的引线框，在所述基材的所述表面的一部分上还设有导电层。
5.一种半导体装置，其具有：
由金属材料构成的基材，
在所述基材的一部分上设置的元件搭载部上搭载的半导体元件，
密封所述半导体元件的密封部，
作为所述基材的表面的一部分的、在与所述密封部相接触的区域的至少一部分上设置的粗糙化面。
6.如权利要求5所述的半导体装置，所述粗糙化面位于比所述基材的所述表面更靠近所述基材的内侧的位置。
7.如权利要求6所述的半导体装置，所述粗糙化面具有比所述基材的所述表面的粗糙度更大的粗糙度。
8.如权利要求7所述的半导体装置，在所述基材的所述表面的一部分上还设有导电层。
9.一种引线框的制造方法，其具有：
准备由金属材料构成的基材的基材准备工序，
在所述基材的表面的预先设定的区域内设置掩模部件的掩模工序，
以所述掩模部件为掩模，在所述基材的表面实施粗糙化处理而形成粗糙化处理后基材的粗糙化工序，
在所述粗糙化处理后基材上实施冲压处理的冲压加工工序。
10.如权利要求9所述的引线框的制造方法，在所述粗糙化工序中，在所述基材的所述表面的一部分上形成位于比所述基材的所述表面更靠近所述基材的内侧的粗糙化面。
11.如权利要求10所述的引线框的制造方法，在所述粗糙化工序中，形成具有比所述基材的所述表面的粗糙度更大的粗糙度的所述粗糙化面。
12.如权利要求11所述的引线框的制造方法，通过在所述基材的所述表面设置所述掩模部件的卷对卷电镀装置来实施所述掩模工序，在所述卷对卷电镀装置内实施所述粗糙化工序。
13.如权利要求12所述的引线框的制造方法，还具有在所述基材的表面的一部分上形成导电层的导电层形成工序。
14.如权利要求13所述的引线框的制造方法，在所述基材准备工序中还具有将所述基材卷绕成卷轴状而准备卷轴状基材、在所述冲压加工工序后将实施了所述冲压处理的所述粗糙化处理后基材卷绕成卷轴状的卷绕工序。
CN200910179516.6A 2009-05-13 2009-10-12 引线框的制造方法 Expired - Fee Related CN101887877B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2009-116788 2009-05-13
JP2009116788A JP4892033B2 (ja) 2009-05-13 2009-05-13 リードフレームの製造方法

Publications (2)

Publication Number Publication Date
CN101887877A true CN101887877A (zh) 2010-11-17
CN101887877B CN101887877B (zh) 2016-02-03

Family

ID=43073710

Family Applications (1)

Application Number Title Priority Date Filing Date
CN200910179516.6A Expired - Fee Related CN101887877B (zh) 2009-05-13 2009-10-12 引线框的制造方法

Country Status (2)

Country Link
JP (1) JP4892033B2 (zh)
CN (1) CN101887877B (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108364918A (zh) * 2013-03-09 2018-08-03 埃德文蒂夫Ip银行 薄轮廓引线半导体封装
CN108886027A (zh) * 2016-05-16 2018-11-23 株式会社电装 电子装置
CN109937479A (zh) * 2016-12-27 2019-06-25 古河电气工业株式会社 引线框材料及其制造方法以及半导体封装件

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5251991B2 (ja) * 2011-01-14 2013-07-31 トヨタ自動車株式会社 半導体モジュール
JP6142380B2 (ja) * 2014-05-08 2017-06-07 Ｓｈマテリアル株式会社 リードフレーム及びその製造方法
JP7449665B2 (ja) 2019-09-26 2024-03-14 株式会社Kanzacc 金属条材およびその金属条材の製造方法
JP7029504B2 (ja) * 2020-09-23 2022-03-03 Ｓｈプレシジョン株式会社 リードフレームおよびパワー系半導体装置の製造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60231349A (ja) * 1984-05-01 1985-11-16 Toshiba Corp リ−ドフレ−ム
WO2007061112A1 (ja) * 2005-11-28 2007-05-31 Dai Nippon Printing Co., Ltd. 回路部材、回路部材の製造方法、及び、回路部材を含む半導体装置
JP2007180247A (ja) * 2005-12-27 2007-07-12 Dainippon Printing Co Ltd 回路部材の製造方法
CN101164165A (zh) * 2005-04-26 2008-04-16 大日本印刷株式会社 电路部件、电路部件的制造方法、半导体器件及电路部件表面的叠层结构

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61263142A (ja) * 1985-05-15 1986-11-21 Mitsui Haitetsuku:Kk リ−ドフレ−ム
JP4208893B2 (ja) * 1997-02-27 2009-01-14 富士通マイクロエレクトロニクス株式会社 半導体装置の製造方法
JP2006210958A (ja) * 1997-02-27 2006-08-10 Fujitsu Ltd 半導体装置
SG76591A1 (en) * 1999-02-27 2000-11-21 Aem Tech Engineers Pte Ltd Method for selective plating of a metal substrate using laser developed masking layer and apparatus for carrying out the method
JP4329678B2 (ja) * 2004-11-11 2009-09-09 株式会社デンソー 半導体装置に用いるリードフレームの製造方法
JP2006147664A (ja) * 2004-11-16 2006-06-08 Hitachi Ltd 電子装置用モールド部品、および電子装置
JP2007287765A (ja) * 2006-04-13 2007-11-01 Denso Corp 樹脂封止型半導体装置
JP2008103455A (ja) * 2006-10-18 2008-05-01 Nec Electronics Corp 半導体装置および半導体装置の製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60231349A (ja) * 1984-05-01 1985-11-16 Toshiba Corp リ−ドフレ−ム
CN101164165A (zh) * 2005-04-26 2008-04-16 大日本印刷株式会社 电路部件、电路部件的制造方法、半导体器件及电路部件表面的叠层结构
WO2007061112A1 (ja) * 2005-11-28 2007-05-31 Dai Nippon Printing Co., Ltd. 回路部材、回路部材の製造方法、及び、回路部材を含む半導体装置
JP2007180247A (ja) * 2005-12-27 2007-07-12 Dainippon Printing Co Ltd 回路部材の製造方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108364918A (zh) * 2013-03-09 2018-08-03 埃德文蒂夫Ip银行 薄轮廓引线半导体封装
CN108886027A (zh) * 2016-05-16 2018-11-23 株式会社电装 电子装置
CN108886027B (zh) * 2016-05-16 2021-12-28 株式会社电装 电子装置
CN109937479A (zh) * 2016-12-27 2019-06-25 古河电气工业株式会社 引线框材料及其制造方法以及半导体封装件
CN109937479B (zh) * 2016-12-27 2023-01-13 古河电气工业株式会社 引线框材料及其制造方法以及半导体封装件

Also Published As

Publication number Publication date
CN101887877B (zh) 2016-02-03
JP4892033B2 (ja) 2012-03-07
JP2010267730A (ja) 2010-11-25

Similar Documents

Publication Publication Date Title
US9437459B2 (en) Aluminum clad copper structure of an electronic component package and a method of making an electronic component package with an aluminum clad copper structure
CN101887877A (zh) 引线框、半导体装置以及引线框的制造方法
US7190057B2 (en) Packaging component and semiconductor package
US8890301B2 (en) Packaging and methods for packaging
US8304294B2 (en) Lead frame substrate and method of manufacturing the same
US20150348934A1 (en) Package in Package (PiP) Electronic Device and Manufacturing Method thereof
US8558363B2 (en) Lead frame substrate and method of manufacturing the same, and semiconductor device
US11756899B2 (en) Lead frame surface finishing
JP6284397B2 (ja) 半導体装置及びその製造方法
US20200203243A1 (en) Universal leaded/leadless chip scale package for microelecronic devices
US20220277965A1 (en) Multirow gull-wing package for microelecronic devices
US11929259B2 (en) Method for manufacturing leadless semiconductor package with wettable flanks
US20100295160A1 (en) Quad flat package structure having exposed heat sink, electronic assembly and manufacturing methods thereof
US7309910B2 (en) Micro lead frame packages and methods of manufacturing the same
JP5376540B2 (ja) リードフレーム及び半導体装置
JP2015153987A (ja) モールドパッケージ
CN210467822U (zh) 一种双面芯片封装结构
US9287238B2 (en) Leadless semiconductor package with optical inspection feature
US9978613B1 (en) Method for making lead frames for integrated circuit packages
CN112289749A (zh) 具有电连接结构的选择性腐蚀保护的封装体
JP3186408B2 (ja) 多層リードフレーム及びその製造方法
CN110690191A (zh) 一种双面芯片封装结构及封装方法
JP2009158824A (ja) 半導体装置およびその製造方法
JP2018117031A (ja) リードフレームの製造方法
JPH06283641A (ja) リードフレーム及びその製造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C53 Correction of patent of invention or patent application
CB02 Change of applicant information

Address after: Yamagata Prefecture, Japan

Applicant after: Hitachi Cable Prec Co., Ltd.

Address before: Yamagata Prefecture, Japan

Applicant before: Hitachi Cable Precision Co., Ltd.

COR Change of bibliographic data

Free format text: CORRECT: APPLICANT; FROM: MAMORU MITA TO: ZHULI PRECISION WORK CO., LTD.

C14 Grant of patent or utility model
GR01 Patent grant
TR01 Transfer of patent right
TR01 Transfer of patent right

Effective date of registration: 20170330

Address after: The road development processing zone Kaohsiung city Taiwan Chinese No. 24

Patentee after: Chang Wah Technology Co., Ltd.

Address before: Yamagata Prefecture, Japan

Patentee before: Hitachi Cable Prec Co., Ltd.

CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20160203

Termination date: 20171012