CN101887198B - 像素阵列 - Google Patents

Abstract

一种像素阵列，包括设置在基板上的数据线、扫描线、子像素单元、多组电容电极线以及多组连接结构。每一个子像素单元具有至少一主动元件以及与主动元件电性连接的至少一像素电极，且每一主动元件与对应的一条数据线以及对应的一条扫描线电性连接。每一组电容电极线具有N条电容电极线，且电容电极线与像素单元的像素电极重迭以构成多个储存电容器，其中N≥2。每一组连接结构使每一组电容电极线之中的N条电容电极线彼此电性连接，其中具有连接结构的此些组电容电极线之间则无设置有连接结构。

Description

像素阵列

技术领域

本发明是有关于一种像素阵列，且特别是有关于一种显示面板的像素阵列。

背景技术

一般而言，液晶显示器的像素结构包括主动元件与像素电极。主动元件用来作为液晶显示单元的开关元件。而为了控制个别的像素单元，通常会经由对应的扫描线与数据线来选取特定的像素，并通过提供适当的操作电压，以显示对应此像素的显示数据。另外，像素单元中还包括储存电容器(storagecapacitor)，使得像素单元具有存储及保持的功能。也就是，储存电容器能够储存上述所施加的操作电压，以维持像素单元显示画面的稳定性。

为了在像素单元中设置储存电容器，一般会需要在像素单元中形成电容电极线。然，电容电极线会影响像素单元的开口率，且储存电容器的电容耦合效应还可能会干扰其它的信号线。因此目前已经有多种电容电极线的设计是为了增加像素单元的开口率并减少电容耦合效应所造成的干扰。其中，每一行与另一行的像素单元中的电容电极线是互相不串接的。

此外，一般在像素单元制作完成之后，都会进行像素阵列的电性测试。通常测试方法会在上述的电容电极线施予电压。为了增加像素单元的开口率并减少电容耦合效应所造成的干扰所设计的电容电极线，有可能会使像素阵列的电性测试时无法对缺陷处进行定位。因此，如何设计电容电极线以达到不会影响像素阵列的电性测试时对缺陷的定位便成为重要的课题。

发明内容

本发明提供一种像素阵列，其不会影响像素阵列的电性测试时对缺陷的定位。

本发明提出一种像素阵列，包括多条数据线、多条扫描线、多个子像素单元、多组电容电极线以及多组连接结构。数据线以及扫描线设置在基板上。子像素单元以阵列形式设置在基板上，其中每一个子像素单元具有至少一主动元件以及与主动元件电性连接的至少一像素电极，且每一主动元件与对应的一条数据线以及对应的一条扫描线电性连接。电容电极线设置在基板上，其中每一组电容电极线具有N条电容电极线，且电容电极线与像素单元的像素电极重迭以构成多个储存电容器，其中N≥2。每一组连接结构使每一组电容电极线之中的N条电容电极线彼此电性连接，其中具有连接结构的此些组电容电极线之间则无设置有连接结构。

本发明提出一种像素阵列，包括基板、多条数据线、多条扫描线、多个子像素单元、多条电容电极线以及多个连接结构。基板具有多个第一区以及多个第二区。数据线以及多条扫描线设置在基板上。子像素单元以阵列形式设置在基板上，其中每一个子像素单元具有至少一主动元件以及与主动元件电性连接的至少一像素电极，且每一主动元件与对应的一条数据线以及对应的一条扫描线电性连接。电容电极线设置在该基板上，其中电容电极线与子像素单元的像素电极重迭以构成多个储存电容器。连接结构位于第一区内以连接位于第一区内的电容电极线，其中在第二区内则无设置有连接结构。

基于上述，在本发明的像素阵列中，部分区域设置有连接结构，且部分区域不设置有连接结构。因此，当于进行像素阵列的电性测试而在电容电极线施予共同电压时，电容电极线与连接结构就不会形成全面性的网状电路结构。因而当像素阵列有缺陷存在时，便可以通过目视或是检视的方式找出缺陷位置。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。

附图说明

图1是根据本发明一实施例的像素阵列的等效电路图。

图2是图1的像素阵列的局部上视示意图。

图3是图2沿着剖面线A-A’的剖面示意图。

图4是根据本发明另一实施例的像素阵列的局部上视示意图。

图5是根据本发明一实施例的像素阵列的示意图。

图6是根据本发明一实施例的像素阵列的示意图。

图7是根据本发明一实施例的像素阵列的示意图。

[主要元件标号说明]

SL1～SLn：扫描线            DL1～DLn：数据线

CLS1～CLS2：电容电极线组    CL1～CLn：电容电极线

P：子像素单元               T：主动元件

CS：储存电容器              C、C1、C2：连接结构

PE：像素电极                G：栅极

S：源极                     D：漏极

CH：半导体层                V、V1、V2：接触窗

B：桥接层                   U：像素单元

510、610、710：第二区       520、620、720：第一区

110a：连接部                110b：分支部

102、104：绝缘层

具体实施方式

图1是根据本发明一实施例的像素阵列的等效电路图。图2是图1的像素阵列的局部上视示意图。图3是图2沿着剖面线A-A’的剖面示意图。请参照图1、图2以及图3，本实施例的像素阵列包括多条数据线DL1～DLn、多条扫描线SL1～SLn、多个子像素单元(或称为子像素区域)P、多组电容电极线CLS1～CLS2以及多组连接结构C1～C2。

数据线DL1～DLn以及扫描线SL1～SLn设置在基板100上。基板100的材质可为玻璃、石英、有机聚合物、或是不透光/反射材料(例如：导电材料、晶圆、陶瓷、或其它可适用的材料)、或是其它可适用的材料。

数据线DL1～DLn以及扫描线SL1～SLn彼此交错设置。换言之，数据线DL1～DLn的延伸方向与扫描线SL1～SLn的延伸方向不平行，较佳的是，数据线DL1～DLn的延伸方向与扫描线SL1～SLn的延伸方向垂直。另外，数据线DL1～DLn与扫描线SL1～SLn属于不同的膜层。基于导电性的考虑，数据线DL1～DLn与扫描线SL1～SLn一般是使用单层或多层结构的金属材料。然，本发明不限于此，根据其它实施例，数据线DL1～DLn与扫描线SL1～SLn也可以使用其它单层或多层结构的导电材料。例如：合金、金属材料的氮化物、金属材料的氧化物、金属材料的氮氧化物、或其它合适的材料、或是金属材料与其它导材料的堆栈层。

子像素单元P以阵列形式设置在基板100上，其中每一个子像素单元P具有至少一主动元件T以及与主动元件T电性连接的至少一像素电极PE，且每一主动元件T与数据线DL1～DLn其中之一以及扫描线SL1～SLn其中之一电性连接。

根据本实施例，主动元件T包括栅极G、半导体层CH、源极S以及漏极D。以图1所标示的子像素单元P为例，栅极G与扫描线SL1电性连接。半导体层CH位于栅极G的上方。源极S以及漏极D位于半导体层CH的上方，且源极S与数据线DL1电性连接。上述的主动元件T是以底部栅极型薄膜晶体管为例来说明，但本发明不限于此。根据其它实施例，上述的主动元件T也可是以顶部栅极型薄膜晶体管，即半导体层CH位于栅极G的下方。

在本实施例中，像素电极PE通过接触窗V与主动元件T的漏极D电性连接。像素电极PE可为透明导电电极、反射导电电极或者是透明导电电极与反射导电电极的组合。所述透明导电电极的材质包括金属氧化物，例如是铟锡氧化物、铟锌氧化物、铝锡氧化物、铝锌氧化物、铟锗锌氧化物、或其它合适的氧化物、或者是上述至少二者的堆栈层。所述反射导电电极的材质可为具有反射性的材料。

多组电容电极线CLS1～CLS2设置在基板100上。本实施例仅绘示其中两组电容电极线CLS1～CLS2为例以清楚的说明。然，本发明不限电容电极线的组数。根据本实施例，电容电极线组CLS1具有多条电容电极线CL1、CL2，电容电极线组CLS2具有多条电容电极线CL3、CL4。类似地，本发明不限每一电容电极线组中的电容电极线的数目。然，原则上每一电容电极线组中的电容电极线的数目N≥2。

根据本实施例，电容电极线CL1～CLn的延伸方向与扫描线SL1～SLn的延伸方向平行，且电容电极线CL1～CLn与扫描线SL1～SLn属于同一膜层。此外，电容电极线CL1～CLn的材质可以与扫描线SL1～SLn的材质相同。类似地，基于导电性的考虑，电容电极线CL1～CLn一般是使用单层或多层结构的金属材料。然，本发明不限于此，根据其它实施例，电容电极线CL1～CLn也可以使用其它单层或多层结构的导电材料。例如：合金、金属材料的氮化物、金属材料的氧化物、金属材料的氮氧化物、或其它合适的材料、或是金属材料与其它导材料的堆栈层。

根据本实施例，每一条电容电极线CL1～CLn包括连接部110a以及多个分支部110b。以图2所绘示的电容电极线CL1为例，电容电极线CL1包括连接部110a以及分支部110b。连接部110a与扫描线SL1～SLn实质上平行设置。分支部110b与连接部110a连接且与数据线DL1～DLn实质上平行设置。在此实施例中，分支部110b是位于数据线DL1～DLn的侧边。换言之，分支部110b不会与数据线DL1～DLn重迭设置。于其它实施例，每一条电容电极线CL1～CLn也可不存在多个分部110b。

此外，所述的电容电极线CL1～CLn分别与像素单元P的像素电极PE重迭以构成多个储存电容器CS。以图2所绘示的电容电极线CL1为例，电容电极线CL1(连接部110a与分支部110b或者是连接部110a)会与像素单元P的像素电极PE重迭设置以构成储存电容器CS。因此，电容电极线CL1是作为储存电容器CS的下电极，像素电极PE是作为储存电容器CS的上电极，且夹于电容电极线CL1与像素电极PE之间的绝缘层(未绘示)则是作为电容介电层。此外，电容电极线CL1～CLn会电性连接至共同电压(Vcom)。

多组连接结构C1～C2是设置在基板100上。本实施例仅绘示其中两组连接结构C1～C2为例以清楚的说明。然，本发明不限连接结构的组数。特别是，每一组连接结构C1～C2使每一组电容电极线CLS1～CLS2之中的N条电容电极线彼此电性连接，其中具有连接结构的此些组电容电极线CLS1～CLS2之间则无设置有连接结构。更详细来说，连接结构C1是用来使电容电极线组CLS1之中的电容电极线CL1与电容电极线CL2彼此电性连接。连接结构C2是用来使电容电极线组CLS2之中的电容电极线CL3与电容电极线CL4彼此电性连接。而电容电极线组CLS1与电容电极线组CLS2之间则无设置连接结构。

更详细来说，请参照图3，其是对应图2剖面线A-A’的剖面图，连接结构C1包括接触窗V1、V2以及桥接层B。接触窗V1、V2分别形成在电容电极线CL1与电容电极线CL2上方的绝缘层102、104之中，桥接层B设置于绝缘层104上且通过接触窗V1、V2而与电容电极线CL1与电容电极线CL2电性连接。在本实施例中，连接结构C1的桥接层B是与像素电极PE属于同一膜层且与像素电极PE的材质相同为例来说明。然，本发明不限于此。根据其它实施例，连接结构C1的桥接层B亦可以是其它膜层，例如是与数据线属于同一膜层或者是皆不属于像素电极PE、数据线DL、扫描线SL同一膜层的第三导电层，其中第三导电层可使用单层或多层结构的材料，可参阅上述的数据线DL的材料或扫描线SL，其中第三导电层可选择性设于像素电极PE之下或之像素电极PE上。

在本实施例中，以电容电极线组CLS1为例，其具有两条电容电极线CL1～CL2，且连接结构C1电性连接此两条电容电极线CL1～CL2。然，本发明不限制各电容电极线组中的电容电极线的数目，也不限制连接结构C1的数目。此外，在图1的实施例中，是在每3个子像素单元P中设置一个连接结构C1或C2。但是，本发明不限于此。根据其它实施例，亦可以在每2个子像素单元P或是每4个或更多子像素单元P中设置一个连接结构C1或C2。另外，连接结构C2所设置的子像素单元P可选择性不与连接结构C1相对应或者是与连接结构C1所设置的子像素单元P相对应。

承上所述，在本实施例的像素阵列中，每一组连接结构C1～C2使每一组电容电极线CLS1～CLS2之中的N条电容电极线彼此电性连接，其中具有连接结构的此些组电容电极线CLS1～CLS2之间则无设置有连接结构。因此，本实施例的像素阵列并非全面性的设置有连接结构，而是有一部分区域中设置有连接结构且另一部分无设置有连接结构。因此，当于进行像素阵列的电性测试而于电容电极线CL1～CLn上施予共同电压时，像素阵列的电容电极线CL1～CLn与连接结构C1～C2不会构成全面性的网状电路结构。因此当像素阵列的数据线与电容电极线之间有缺陷产生时，仍可以目视或是检视出此缺陷的位置而达到缺陷定位的目的。

值得一提的是，对于使用点反转式(dot inversion)型驱动方式的显示面板来说，为了使电容电极线的极性能够被耦合平衡，因此，较佳的是将极性相反的两条电容电极线相接，以利电容电极线于被耦合之后能够极性回复。换言之，对于此种驱动方式的显示面板而言，较佳的是，每一组电容电极线CLS1～CLS2中的电容电极线的数目为2，且每一个连接结构C1或C2是电性连接两条电容电极线，其中电容电极线组CLS1与电容电极线组CLS2之间无设置有连接结构。再者，基于像素阵列的检测机台的定位能力的考虑，较佳的是设计每一组电容电极线CLS1～CLS2中的电容电极线的数目为2，也就是每两条电容电极线设置一个连接结构。

上述图1至图3的实施例的共享电极线CL1～CLn的分支部110b是位于数据线DL1～DLn的侧边。然，本发明不限于此。根据其它实施例，共享电极线CL1～CLn的分支部110b可以有其它种设置方式。

图4是根据本发明另一实施例的像素阵列的局部上视示意图。图4的实施例与图2的实施例相似，因此与图2相同的元件以相同的标号表示，且不再重复赘述。图4的实施例与图2的实施例不同之处在于，共享电极线CL1～CLn的分支部110b与数据线DL1～DLn至少部分重迭。换言之，共享电极线CL1～CLn的分支部110b是设置在数据线DL1～DLn的下方而与数据线DL1～DLn至少部分重迭。此种共享电极线CL1～CLn的设计方式可以进一步增加像素结构的开口率。较佳地，共享电极线CL1～CLn的分支部110b是设置在数据线DL1～DLn的正下方而与数据线DL1～DLn重迭，但不限于此。

图5是根据本发明一实施例的像素阵列的示意图。图5的实施例与图1的实施例相似，因此与图1相同的元件以相同的标号表示，且不再重复赘述。图5的实施例与图1的实施例不同之处在于连接结构的设置方式。

请参照图5，在本实施例中，可将基板分成多个第一区520以及多个第二区510，其中每一区520及510具有多个像素单元(或称为像素区域)U。在图5的实施例中，每一个像素单元U具有三个子像素单元(或称为子像素区域)P为范例。然，本发明不限于此，根据其它实施例，一个像素单元U可以具有二个子像素单元P、四个或是更多个子像素单元P。而每一个子像素单元P的结构可以是如图1(图2)或图4所示的子像素单元P。

特别是，在图5的实施例中，标号522为第一区520的局部放大示意图，标号512为第二区510的局部放大示意图，连接结构C是设置在第一区520内(请见标号522所示的放大区域)，且连接结构C是用来连接位于第一区520内的电容电极线CL1～CLn。此外，在第二区510内则无设置有连接结构C(请见标号512所示的放大区域)。

类似地，在设置有连接结构C的第一区520中，本发明不限制连接结构C所连接的电容电极线CL1～CLn的数目，也不限制在每个第一区520中的连接结构C的数目。根据一实施例，可以将图1的连接结构的设置方式应用于图5的第一区520中。也就是，在第一区520中，将电容电极线分成多组，每一组的N条电容电极线之间设置至少一个连接结构C，且各组电容电极线之间则不设置有电容电极线。

上述的第一区520与第二区510可以是彼此交错排列于基板上。上述的第一区520与第二区510也可以是均匀分布于基板上。基于不同的驱动方式所造成的电容电极线于耦合之后的极性反转的影响的考虑、多种不同形式的缺陷的考虑以及检测机台的定位能力的考虑，上述的第一区520与第二区510的排列方式以及面积比例可以有多种变化。换言之，除了如图5所示的第一区520与第二区510的分区方式之外，在其它实施例中，也可以是如图6或图7的分区方式。

在图6中，是将基板分成多个第一区620以及多个第二区610，其中每一区620及610具有多个像素单元(或称为像素区域)U。同样地，每一个像素单元U具有三个子像素单元(或称为子像素区域)P为范例。标号622为第一区620的局部放大示意图，标号612为第二区610的局部放大示意图。连接结构C是设置在第一区620内(请见标号622所示的放大区域)，且连接结构C是用来连接位于第一区620内的电容电极线CL1～CLn。在第二区610内则无设置有连接结构C(请见标号612所示的放大区域)。

在图7中，是将基板分成多个第一区720以及多个第二区710，其中每一区720及710具有多个像素单元(或称为像素区域)U。同样地，每一个像素单元U具有三个子像素单元(或称为子像素区域)P为范例。标号722为第一区720的局部放大示意图，标号712为第二区710的局部放大示意图。连接结构C是设置在第一区720内(请见标号722所示的放大区域)，且连接结构C是用来连接位于第一区720内的电容电极线CL1～CLn。在第二区710内则无设置有连接结构(请见标号712所示的放大区域)。

因此，由图5～图7的第一区520、620及720与第二区510、610及710中所具有的多个像素单元U依设计上的要求可以OxP矩阵来表示，O，P为正整数，且O，P其中一个大于1。

综上所述，本发明的像素阵列并非全面性的设置有连接结构，而是有一部分区域中设置有连接结构且另一部分无设置有连接结构。因此，当于进行像素阵列的电性测试而于电容电极在线施予共同电压时，像素阵列的电容电极线与连接结构不会构成全面性的网状电路结构。特别是，当像素阵列的数据线与电容电极线之间有缺陷产生时，仍可以目视或是检视出此缺陷的位置而达到缺陷定位的目的。

另外，本发明的像素阵列的电容电极线的设置方式是设置在数据线的侧边或是下方，因此，此种设置方式可以增加像素阵列整体的开口率。

虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视所附的权利要求范围所界定者为准。

Claims (6)

1.一种像素阵列，包括：

多条数据线以及多条扫描线，设置在一基板上；

多个子像素单元，以阵列形式设置在该基板上，其中每一个子像素单元具有至少一主动元件以及与该主动元件电性连接的至少一像素电极，且每一主动元件与对应的一条数据线以及对应的一条扫描线电性连接；以及

多组电容电极线，设置在该基板上，其中每一组电容电极线具有N条电容电极线，且该多组电容电极线与该多个子像素单元的像素电极重迭以构成多个储存电容器，其中N≥2，

该像素阵列的特征在于，还包括：

多组连接结构，每一组连接结构使每一组电容电极线之中的该N条电容电极线彼此电性连接，其中具有该连接结构的该多组组电容电极线之间则无设置有连接结构，

其中该基板具有多个第一区以及多个第二区，该多组连接结构是设置在位于该多个第一区内，以连接位于该多个第一区内的该N条电容电极线，且在该多个第二区内则无设置有连接结构。

2.根据权利要求1所述的像素阵列，其中该多个第一区与该多个第二区彼此交错排列。

3.根据权利要求1所述的像素阵列，其中该多个第一区与该多个第二区均匀分布于该基板上。

4.根据权利要求1所述的像素阵列，其中每一条电容电极线包括：

一连接部，其与该多条扫描线实质上平行设置；以及

多个分支部，其与该连接部连接，且与该多条数据线实质上平行设置。

5.根据权利要求4所述的像素阵列，其中该多个分支部与该多条数据线至少部分重迭。

6.根据权利要求4所述的像素阵列，其中该多个分支部位于该多条数据线的侧边。

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