CN101800549B

CN101800549B - 可切换位解析度的模拟转数字转换器及其控制方法

Info

Publication number: CN101800549B
Application number: CN 200910007133
Authority: CN
Inventors: 杨昭锜; 彭士豪
Original assignee: Elan Microelectronics Corp
Current assignee: Elan Microelectronics Corp
Priority date: 2009-02-09
Filing date: 2009-02-09
Publication date: 2013-04-10
Anticipated expiration: 2029-02-09
Also published as: CN101800549A

Abstract

提供一种可切换位解析度的模拟转数字转换器及其控制方法，所述模拟转数字转换器包括取样及数字转模拟电路以及连续逼近控制逻辑单元，所述连续逼近控制逻辑单元根据位解析度选择信号调整取样阶段和位循环阶段的时间，并使所述取样及数字转模拟电路中部分的电容无效化，因而切换所述模拟转数字转换器的位解析度。

Description

可切换位解析度的模拟转数字转换器及其控制方法

技术领域

本发明有关一种包含连续逼近寄存器(Successive Approximation Register；SAR)的模拟转数字转换器(Analog to Digital Converter；ADC)，特别是关于一种可切换位解析度的模拟转数字转换器及其控制方法。

背景技术

图1是已知SAR ADC的方块图，包括取样电路(Sample and Hold Circuit；S/H)12、比较器14、数字转模拟转换器(Digital-to-Analog Converter；DAC)18以及连续逼近控制逻辑单元16，以二分搜索(Binary Search)的方式对所取样的模拟输入作连续逼近。

ADC 10的动作始于取样阶段(Sampling Phase)，在取样阶段期间，取样电路12将模拟输入V_in完整地取样存取，接着，ADC 10进入位循环阶段(Bit-cycling Phase)，决定数字码输出的转换。图2以一3位(bit)的SAR ADC为例，配合图1说明二分搜索如何完成连续逼近。在位循环阶段开始时，连续逼近控制逻辑单元16先将输入DAC 18的最高(第一)位(Most-significant Bit；MSB)B₂设定为1(逻辑高准位)，第二及第三位B₁、B₀为0(逻辑低准位)，使DAC 18的类比输出VDAC为Vref/2，此时将类比输出VDAC与模拟输入V_in作比较，类比输出VDAC小于模拟输入V_in，比较器输出为0，连续逼近控制逻辑单元16决定第一位B₂的值为1；接着，连续逼近控制逻辑单元16维持第一位B₂为1，将第二位B₁由0设为1，第三位B₀仍设为0，此时类比输出VDAC为(Vref/2)+(Vref/4)，大于模拟输入V_in，比较器14输出结果为1，第二位B₁被决定为0；最后，连续逼近控制逻辑单元16将第三位B₀设为1，此时类比输出VDAC为(Vref/2)+(Vref/8)，小于模拟输入V_in，比较器14输出结果为0，决定第三位B₀为1，转换模拟输入的电位值V_in产生的对应数字码输出B_out为101，结束位循环阶段。

图3为已知12-bit的ADC示意图，通常内建在微控制器中，取样及DAC电路22是以电容阵列组成的电容式数字转模拟转换器(CDAC)实现，提供取样以及数字转模拟的功能，连续逼近控制逻辑单元20以信号DA[11:0]控制取样及DAC电路22中的开关SW11～SW0。图3的每一开关SW11～SW0实际上是以两个开关实现的，参照图4，例如开关SW11由开关SW11A和开关SW11B组成，皆由信号DA[11]控制，当DA[11]＝0时，开关SW11A关上而开关SW11B开路，反之当DA[11]＝1时，开关SW11A开路而开关SW11B关上，换言之，取样及DAC电路22中的各个电容不是连接至Vref+就是连接至Vrn，Vrn在取样阶段时连接至模拟输入Vin，在位循环阶段时则连接至Vref-。在这种架构下，当要以12-bit的ADC做较低解析度转换时，虽然将电路内节点电位充放到位的准确度要求降为8-bit解析度可减少些许时间，但12-bit的电容阵列总电容值仍是固定的(C_TOTAL＝2^NC，N＝12)，转换时的充放电时间仍受此一大电容限制，例如电动自行车对ADC解析度的需求仅为8-bit，但要求高转换速度，目前的内建ADC便难以满足此类需求。

美国专利第7265708号提出一种重组排列ADC内部电容阵列的电容，以获得期望的电容值来达成所需的解析度的方法，但这种方法的电路控制甚为复杂，需付出较大的晶片面积，成本也相应提高。

发明内容

本发明的目的之一，在于提出一种可切换位解析度的模拟转数字转换器。

本发明的目的之一，在于提出一种可切换位解析度的模拟转数字转换器的控制方法。

根据本发明，一种可切换位解析度的模拟转数字转换器包括取样及数字转模拟电路，提供取样及数字转模拟的功能，包括由多个并联的电容以及多个串联每一所述电容的开关组成的电容阵列，取样模拟输入而产生第一电位，比较器将所述取样及数字转模拟电路上的第二电位与所述第一电位相比较，产生比较结果，以及连续逼近控制逻辑单元，控制所述电容阵列中所述这些开关的切换，并根据所述比较结果获得所述模拟输入的对应数字码，其中，所述连续逼近控制逻辑单元根据一位解析度选择信号调整其取样和位循环阶段的时间，并控制所述这些开关的切换，使所述这些电容处于第一连接状态、第二连接状态或无效状态。

根据本发明，一种可切换位解析度的模拟转数字转换器的控制方法，所述模拟转数字转换器包括取样及数字转模拟电路，所述取样及数字转模拟电路包括由多个并联的电容以及多个串联每一所述电容的开关组成的电容阵列，所述控制方法包括根据一位解析度选择信号调整取样阶段时间和位循环阶段时间，切换所述这些开关，使部分的所述这些电容处于无效状态，取样模拟输入而产生第一电位，切换所述这些开关，使其他的所述这些电容处于第一连接状态或第二连接状态，以在所述取样及数字转模拟电路上产生第二电位，比较所述第一电位及所述第二电位，产生比较结果，以及根据所述比较结果，决定所述模拟输入对应的数字码。

其中，所述这些电容在所述无效状态时被浮置、短路或连接到任意其他电压。变化地，更包括以电阻串以及解码器组成的电阻式数字转模拟电路，连接所述连续逼近控制逻辑单元以及所述电容阵列。

附图说明

图1是已知SAR ADC的方块图；

图2绘示3-bit的SAR ADC如何以二分搜索完成连续逼近；

图3是已知12-bit SAR ADC的示意图；

图4是图3中开关SW11的实际组成示意图；

图5是本发明第一实施例以最大位(12-bit)工作时的示意图；

图6是图5的实施例切换成10-bit时的示意图；

图7为本发明第一实施例的时序图；

图8是本发明的第二实施例以最大位工作时的示意图；

图9是图8的实施例切换成10-bit时的示意图；

图10是本发明第三实施例以最大位工作时的示意图；

图11是图10的实施例切换成10-bit时的示意图；

图12是根据本发明的取样及DAC电路一实施例的示意图；

图13是根据本发明的取样及DAC电路另一实施例的示意图；以及

图14是根据本发明的取样及DAC电路又一实施例的示意图。

附图标号

10 ADC

12 取样电路

14 比较器

16 连续逼近控制逻辑单元

18 DAC

20 连续逼近控制逻辑单元

22 取样及DAC电路

24 比较器

30 连续逼近控制逻辑单元

32 取样及DAC电路

34 比较器

40 连续逼近控制逻辑单元

42 比较器

44 解码器

46 取样及DAC电路

48 电阻串

50 连续逼近控制逻辑单元

52 电阻串

54 解码器

56 取样及DAC电路

58 比较器

具体实施方式

本发明提出一种可切换位解析度的模拟转数字转换器及其控制方法，图5是根据本发明第一实施例的示意图，为方便说明，本说明书中皆以12-bit SARADC切换为10-bit举例说明。

在图5的实施例中，以电容阵列组成的电容式数字转模拟转换器(CDAC)实现的取样及DAC电路32连接连续逼近控制逻辑单元30和比较器34，位解析度选择信号由脚位BITSEL输入，当脚位BITSEL被设定为0时，ADC以最大位数工作，连续逼近控制逻辑单元30以信号DA[11:0]控制取样及DAC电路32中开关SW11～SW0的切换，换言之，各电容仅有两种状态，不是连接至Vref+就是连接至Vrn。在取样阶段期间，开关SWA及SWB导通，开关SWC开路，Vrn连接至模拟输入Vin，所有电容的另一端则与比较器34的正输入端共同连接节点P，类比接地电位AGND经由开关SWB提供给节点P，节点P处的电位以VP表示，取样阶段结束时，取样及DAC电路32两端的电压差为(Vin-AGND)；ADC进入位循环阶段时，开关SWA及SWB开路，开关SWC导通，并经由连续逼近控制逻辑单元30送出信号DA[11:0]，切换开关SW11～SW0，依照电荷守恒原理，正输入端P处的电位VP为AGND+ΔV，其中ΔV因开关SW11～SW0使各电容连接的电位不同而改变，比较器34比较输出的结果决定开关SW11～SW0的连接电位，在位循环阶段结束时使ΔV最接近0，换言之，此时的VP最接近AGND，因而决定模拟输入Vin相对的数字码Dout，并由连续逼近控制逻辑单元30输出。通过电荷守恒原理获得模拟输入的相对数字码为已知技术，所属领域的技术人员应当知晓。

而当脚位BITSEL被设定为1时，如图6所示，ADC由12-bit切换为10-bit，连续逼近控制逻辑单元30以信号DAS[11]和DAS[10]将最高位电容2048C及次高位电容1024C浮置(floating)而无效，并调整取样阶段时间及位循环阶段时间。参照图4，在本实施例中，信号DAS[11]将构成开关11的开关SW11A及SW11B都开路，信号DAS[10]亦然，电容2048C及1024C在整个ADC的转换过程中维持浮置，因此在连续逼近的过程中，节点P处的电位VP与电容2048C及电容1024C无关，此时取样及DAC电路32等效于10-bit的CDAC，整个ADC的解析度下降为10-bit。

本发明提出的模拟转数字转换器通过增加一信号控制连接至电容阵列的开关，使电容阵列中的电容除了原先的第一连接状态(Vref+)和第二连接状态(Vrn)外，增加了无效状态，因此可使电容阵列等效的CDAC的位数数目降低，因而实现另一解析度位数的模拟转数字转换器。

ADC完成一笔模拟输入转换所需的时间为取样阶段时间加上位循环阶段时间。位循环阶段时，对N-bit ADC的电容阵列两端电位充放电时间的计算式如下

T＝0.69×(N+1)×R_eq×C_eq 式1

其中，R_eq和C_eq分别表示电容阵列在充放电路径上的等效电阻及电容。

在图6的实施例中，ADC解析度的降低是通过降低ADC内部DAC的解析度达成，因此在解析度由12-bit降低为10-bit时，除了其位循环的逼近次数由12降为10以外，电位充放到位所要求的解析度降低且最大位所需充放电的电容数目减少，使得位循环的时间亦明显缩短。取样阶段所需时间的公式如下：

取样时间(Sampling)＝(N+1)×(ln2)×τ，τ＝R×C 式2

由式2可知取样时间与电容值成正比，因此，与12-bit运算相比，本实施例在10-bit运算时不但减少了位循环时的逼近次数、减少每次逼近时所需的充放电时间(T_AD10＜T_AD12)，取样时的等效电容C_eq亦降低为为原本的四分之一，更缩短了取样阶段所需的时间。图7为本发明第一实施例的时序图，可以看出整体转换时间明显减少。

图8是本发明的第二实施例的示意图，是以电阻串48组成的电阻式数字转模拟转换器(RDAC)，以及包含电容阵列的取样及DAC电路46混合实现12-bit SAR ADC。在本实施例中，以电阻串48构成的RDAC为最高位成份(Most-significant Bits；MSBs)，取样及DAC电路46构成的CDAC为最低位成份(Least-significant Bits；LSBs)。使用者通过控制脚位BITSEL选择ADC的解析度，当脚位BITSEL为0时，ADC以最大解析度工作，在取样阶段期间，开关SWA及SWB导通，开关SWC及SWD开路，此时所有电容的一端Vrn连接至模拟输入Vin，电位AGND连接至比较器42的正输入端，并通过节点P连接所有电容的另一端，取样及DAC电路46将模拟输入Vin完整地取样存取，在取样阶段结束时，取样及DAC电路46两端的电位为(Vin-AGND)。接着，ADC进入位循环阶段，此时开关SWA及SWB开路而开关SWC及SWD导通连接至电阻串48，连续逼近控制逻辑单元40送出信号DA[11:6]控制解码器44选择电阻串48上的电位连接至取样及DAC电路46中电容的一端，待电阻串48解出MSBs之后，连续逼近控制逻辑单元40再切换取样及DAC电路46中开关SW5～SW0的连接，并经比较器42比较输出的结果，决定开关SW5～SW0的连接电位使节点P的电压VP最接近电压AGND，此时连接电阻串48的解码器44与取样及DAC电路46的输入码(input code)DA[11:0]即为模拟输入Vin相对的数字码，并由连续逼近逻辑单元40输出。

当BITSEL＝1时，如图9所示，连续逼近控制逻辑单元40以信号DAS[5]和DAS[4]将取样及DAC电路46中的开关SW5及SW4开路，使电容32C和电容16C浮置而处于无效状态，因此在ADC连续逼近的过程中，电压VP与电容32C及电容16C无关，此时的取样及DAC电路46等效为4-bit的DAC，因此整体而言，ADC的解析度切换成10-bit。

图10是根据本发明的第三实施例的示意图，改以包含电容阵列的取样及DAC电路56作为MSBs，电阻串52作为LSBs，利用控制脚位BITSEL选择ADC的解析度。在BITSEL＝0时，ADC以最大位数工作，在取样阶段期间，开关SWA、SWB及SWDA导通，开关SWC及SWD开路，此时所有电容的一端Vrn连接至模拟输入Vin，另一端经由节点P连接至比较器58输入正端的电位AGND，取样及DAC电路56取样存取模拟输入Vin，取样阶段结束时，取样及DAC电路56两端电位为(Vin-AGND)，接着ADC进入位循环阶段，此时开关SWA及SWB开路，开关SWC及SWD分别导通并连接至Vref+及Vref-，此外，最末端的电容1C于ADC转换MSBs时通过开关SWDA连接至Vref-，连续逼近控制逻辑单元50送出信号DA[11:6]切换电容阵列56中开关SW11～SW6，并经比较器58比较输出的结果决定SW11～SW6的连接电位，取样及DAC电路56完成MSBs的转换后，电阻串52构成的RDAC继续完成位循环阶段，此时取样及DAC电路56最末端的电容1C的一端连接节点P，另一端经由开关SWDA以及信号DA[5:0]对解码器54的控制，连接至电阻串52上的电位。由于位循环过程中连接的电位不同，依电荷守恒原理，节点P处的电压VP会改变为AGND+ΔV，位循环阶段结束时，会使ΔV最接近0而VP最接近AGND，此时连接电阻串52的解码器54与取样及DAC电路56的输入码DA[11:0]即为模拟输入Vin相对的数字码，并由连续逼近控制逻辑单元50输出。

在BITSEL＝1时，如图11所示，信号DAS[11]和信号DAS[10]将开关SW11和SW10开路，使电容32C及电容16C浮置而无效，因此在ADC连续逼近的过程中，节点P处的电位VP与电容64C及电容32C无关，此时的取样及DAC电路56等效于4-bit的CDAC，因此对整体ADC而言其解析度也已改变为10-bit。

参照图5，除了将电容浮置以外，还有许多方法可以将电容切换成无效状态，图12至14绘示将取样及DAC电路32切换成10-bit的CDAC的各实施例。

如图12所示，开关SW11…SW0的切换和已知技术相同，受信号DA[11]…DA[0]控制，仅有切换连接到电压Vref+和Vrn两种状态，但在每一电容连接到节点P的路径上增设开关SW11C、SW10C…SW1C和SW0C，受信号DAS[11]和信号DAS[10]控制而开路，使电容2048C和1024C无效。

图13绘示取样及DAC电路32的另一实施例，当解析度由12-bit切换成10-bit时，开关SW11C和SW10C受控切换而连接任意其他电位AGND2，使电容2048C和1024C在取样及DAC电路32中无效。

图14绘示取样及DAC电路32的又一实施例，当解析度由12-bit切换成10-bit时，开关SW11C、SW11、SW10C以及SW10受控切换使电容2048C和1024C短路，对于整体CDAC而言，电容2048C和1024C不存在，此时取样及DAC电路32所构成的CDAC的解析度为10-bit。

在其他实施例中，参照图6，亦可以将开关SW11～SW10由浮置改为切换连接至任意其他电压，或者，参照图14，切换开关SW11C、SW11、SW10C以及SW10使电容2048C和1024C短路并连接到任意其他电压。

本发明通过将电容阵列中的电容以控制逻辑单元切换成无效，达到改变电容阵列所构成的CDAC的解析度，因而调整整体ADC的解析度。

以上对于本发明的较佳实施例所作的叙述为阐明的目的，而无意限定本发明精确地为所揭露的形式，基于以上的教导或从本发明的实施例学习而作修改或变化是可能的，实施例为解说本发明的原理以及让所属领域的技术人员以各种实施例利用本发明在实际应用上而选择及叙述，本发明的技术思想企图由以下的权利要求及其均等来决定。

Claims

1.一种可切换位解析度的模拟转数字转换器，其特征在于，所述模拟转数字转换器包括：

取样及数字转模拟电路，提供取样及数字转模拟的功能，包括：

电容阵列，包含多个并联的电容以及多个串联每一所述电容的开关，用以取样模拟输入而产生第一电位；以及

多个控制开关，连接所述电容阵列，用以控制所述模拟转数字转换器进入取样阶段或位循环阶段；于所述位循环阶段切换所述这些串联每一所述电容的开关，使所述这些电容处于第一连接状态或第二连接状态，以在所述取样及数字转模拟电路上产生第二电位；

比较器，将所述取样及数字转模拟电路上的所述第二电位与所述第一电位相比较，产生比较结果；以及

连续逼近控制逻辑单元，控制所述电容阵列中所述这些串联每一所述电容的开关的切换，并根据所述比较结果获得所述模拟输入的对应数字码；

其中，所述连续逼近控制逻辑单元根据一位解析度选择信号调整所述模拟转数字转换器的解析度的位数，并切换所述这些串联每一所述电容的开关，使所述这些电容处于所述第一连接状态、所述第二连接状态或无效状态，进而调整所述取样阶段和所述位循环阶段的时间。

2.如权利要求1所述的模拟转数字转换器，其特征在于，所述这些电容在所述无效状态时被浮置。

3.如权利要求1所述的模拟转数字转换器，其特征在于，所述这些电容在所述无效状态时被短路。

4.如权利要求1所述的模拟转数字转换器，其特征在于，所述这些电容在所述无效状态时被连接到任意其他电压。

5.如权利要求1所述的模拟转数字转换器，其特征在于，所述模拟转数字转换器更包括：

电阻串，用以提供所述电容阵列于所述位循环阶段时所需的电位；以及

解码器，连接所述连续逼近控制逻辑单元、所述电阻串以及所述电容阵列，于所述位循环阶段时，受所述连续逼近控制逻辑单元的控制，选择所述电阻串上的电位传送到所述电容阵列。

6.如权利要求5所述的模拟转数字转换器，其特征在于，所述电阻串为所述模拟转数字转换器的最高位成份。

7.如权利要求5所述的模拟转数字转换器，其特征在于，所述电容阵列为所述模拟转数字转换器的最高位成份。

8.一种可切换位解析度的模拟转数字转换器的控制方法，其特征在于，所述模拟转数字转换器包括取样及数字转模拟电路，所述取样及数字转模拟电路包括电容阵列，所述电容阵列包含多个并联的电容以及多个串联每一所述电容的开关，所述控制方法包括下列步骤：

根据一位解析度选择信号调整所述模拟转数字转换器的解析度的位数；

切换所述这些开关，使部分的所述这些电容处于无效状态，进而缩短取样阶段和位循环阶段的时间；

于所述取样阶段取样模拟输入而产生第一电位；

于所述位循环阶段切换所述这些开关，使其他的所述这些电容处于第一连接状态或第二连接状态，以在所述取样及数字转模拟电路上产生第二电位；

比较所述第一电位及所述第二电位，产生比较结果；以及

根据所述比较结果决定所述模拟输入对应的数字码。

9.如权利要求8所述的控制方法，其特征在于，所述切换所述这些开关，使部分的所述这些电容处于无效状态的步骤包括浮置部分的所述这些电容。

10.如权利要求8所述的控制方法，其特征在于，所述切换所述这些开关，使部分的所述这些电容处于无效状态的步骤包括短路部分的所述这些电容。

11.如权利要求8所述的控制方法，其特征在于，所述切换所述这些开关，使部分的所述这些电容处于无效状态的步骤包括将部分的所述这些电容连接到任意其他电压。