CN101771525A - 高速数字通信线路误码检测装置和方法 - Google Patents

Abstract

本发明涉及一种高速数字通信线路误码检测装置和方法，包括伪随机序列生成电路I、伪随机序列生成电路II、寄存器、控制电路、比较电路和误码计数器。伪随机序列生成电路I和伪随机序列生成电路II直接产生并行的伪随机序列码，并直接输出到线路上。输出后可由外部电路环回到输入信道，也可以通过对方发射端中的伪随机序列生成电路产生的信号输入到输入信道。然后将输入的信号作为伪随机序列生成电路的反馈信号输入到伪随机序列生成电路中产生新的伪随机序列，然后与下一个时钟周期接受到的信号进行比较，判断是否有误码产生。本发明可以非常灵活、方便地对大量信道进行误码检测，电路实现简单，并且可以适用于各种场合。

Description

高速数字通信线路误码检测装置和方法

(一)技术领域

本发明涉及数字交换和传输***，包括(SONET，SDH，以太网等)，特别涉及使用伪随机二进制序列码进行网络性能测试。

(二)背景技术

误码检测是数字通讯中的一种常用测量手段，无论是在有线通讯还是在无线通讯中，为了确定数字交换或数字传输过程中所产生的误码，必须对数字交换和传输电路进行误码检测。

在数字通信网络中，为了测试网络的性能，通常会在传输数据中***伪随机二进制序列PRBS(Pseudo Random Binary Sequence)码进行网络的误码率检测。PRBS是一个相关的数码序列，对于该数码序列的发生器来说，知道前一个码值就可以确定后一个码值。比如一个整数序列发生器，可以产生1，2，3.4，5…的数码序列。当我们要产生当前的码值时，只要告诉它前面一次的码值是5，它就可以产生6。而在接收端设备通过检测这个序列，就可以知道是否有误码产生。

申请号02151119.5的中国专利申请“数字交换***的误码检测装置及方法”，该发明提供的一种数字交换***的误码检测装置，包括第一m序列发生器，串并转换电路、误码接收电路、移位寄存器、第二m序列发生器、控制电路、比较电路和误码计数器。m序列发生器产生串行的m序列伪随机码，经串并转换成与交换信道宽度(一般为8bit)相同的并行数据，控制电路将此并行数据加入到不同的待检测误码的输出信道上，输出后由外部电路环回到输入信道，误码检测装置再对环回的输入数据进行是否为伪随机码的判断。但这种检测装置和方法只能进行环回测试，即在本设备信号输出后通过外接电缆或光纤将信号环回到本地设备输入端进行检测，而不能通过通信网络传输到远端设备进行对整个传输信道进行误码检测，所以应用范围十分有限。另外该申请所述的误码检测装置中的随机序列发生器产生的是串行随机序列，这种方法只能适用于速率较低的通信线路中。对于高速(波特率大于1Gbps)数字通信***中，如果仍然以如上结构产生串行随机序列，会大大增加电路的设计难度和成本。

(三)发明内容

本发明所要解决的技术问题在于为高速数字通信线路提供一种误码检测装置和方法，解决现有高速数字通信线路不能低成本的对整个网路线路进行误码检测的问题。

本发明提供了一种高速数字通信线路误码检测装置，包括误码计数器、伪随机序列生成电路I、伪随机序列生成电路II、寄存器、控制电路和比较电路，

所述误码计数器，用以计算误码次数，其结构为：

a)接收到控制电路产生的清零信号时，该计数器清零。

b)接收到比较电路产生的脉冲信号时，该计数器加一。

所述伪随机序列生成电路I，用以在一集成电路内产生一伪随机序列数据图案，高速数字通信线路误码检测装置将会发送这个伪随机序列，用以检测线路误码率。上述伪随机序列生成电路I，其结构为：

a)标准的伪随机序列生成电路均包含一n级线性反馈移位寄存器，而本发明中的伪随机序列生成电路I不包含n级线性反馈移位寄存器，而是以输入输出均为m位的m组异或逻辑组成，其中m为并行数据宽度。

b)该伪随机序列生成电路I的初始值，为全m位全1的二进制数。

c)该伪随机序列生成电路I把自己的计算结果作为反馈值输入，此时该伪随机序列生成电路I计算时不使用初始值，而是用反馈值产生下一个时钟周期的伪随机序列的输出值。

所述伪随机序列生成电路II，用以在一集成电路内产生一伪随机序列数据图案，高速数字通信线路误码检测装置将会把接收到的序列作为反馈输入到伪随机序列生成电路II，产生新的伪随机序列。上述伪随机序列生成电路II，其结构为：

a)标准的伪随机序列生成电路均包含一n级线性反馈移位寄存器，而本发明中的伪随机序列生成电路II不包含n级线性反馈移位寄存器，而是以输入输出均为m位的m组异或逻辑组成，其中m为并行数据宽度。并且该组逻辑与所述的伪随机序列生成电路I完全相同。

该伪随机序列生成电路II的初始值，为全m位全1的二进制数。

该伪随机序列生成电路II不把自己的计算结果作为反馈值输入。而是以当前信道的输入值作为反馈值，用以伪随机序列生成计算的输入。

所述寄存器，用以将伪随机序列生成电路II生成的伪随机序列存储一个时钟周期。

所述控制电路，用以控制伪随机序列生成电路I、伪随机序列生成电路II和误码计数器，包括伪随机序列生成电路复位，误码计数器清零等功能。其结构为：

a)产生伪随机序列生成电路I的复位信号，该信号使伪随机序列生成电路I回到初始状态。

b)产生伪随机序列生成电路II的复位信号，该信号使伪随机序列生成电路II回到初始状态。

c)产生误码计数器的清零信号，该信号使误码计数清零。

所述比较电路，为一标准的m位比较器，其中m为并行数据宽度，用以比较接收到的数据和伪随机序列生成电路II中产生的序列。如果两者不相等，则产生一脉冲信号要求误码计数器加一。

根据本发明的另一个方面，提供了一种高速数字通信线路误码检测方法，所述方法包括以下步骤：

a)通过控制电路初始化伪随机序列生成电路I，即写入一个初始值，为m位全1的二进制数，其中m为并行数据宽度。

b)在时钟的作用下，伪随机序列生成电路I产生并行伪随机序列数据输出，同时，将输出的伪随机序列作为反馈输入到伪随机序列生成电路I中。

在通信接收端：

a)通过控制电路清零误码计数器。

b)将线路上传输的数据送入伪随机序列生成电路II，通过该伪随机序列生成电路II产生一个新的m位伪随机序列，其中m为并行数据宽度。

c)通过m位寄存器将上述伪随机序列生成电路II产生的序列暂存一个时钟周期。

d)通过比较电路把寄存器输出端的m位伪随机序列与设备信道输入数据进行比较，如果两者不相等，则产生一脉冲信号要求误码计数器加一。

本发明的有益效果是：

本发明所述误码检测装置及方法，可以非常灵活方便地对各种不同的网络通信类型进行误码检测，适用于SONET，SDH，以太网等各种网络类型，不同的速率等级。既可以通过本地环回进行误码测试，也可以通过一端发送伪随机序列，一端接收该序列进行误码测试，适用范围广。另外，误码测试所用的伪随机序列使用并行方式产生，也大大降低了电路成本和设计难度。

(四)附图说明

图1是串行产生伪随机二进制序列电路结构图。

图2是本发明误码检测装置所采用的并行产生伪随机二进制序列电路结构图。

图3是本发明误码检测装置的结构示意图。

图4是采用环回方式进行误码检测的连接示意图。

图5是采用传输到远端方式进行误码检测的连接示意图。

(五)具体实施方式

下面结合附图和具体实施例对本发明作进一步阐述。

对10Gbps以太网线路进行误码率检测，定义设备内部数据宽度为20bit，时钟频率为156.25Mhz，为了进行误码测试必须生成伪随机二进制序列PRBS(Pseudo Random Binary Sequence)码。假定使用prbs7，既生成多项式为X^7+X^6+1，使用该生成多项式可以生成序列长度为128的伪随机二进制序列。该生成多项式串行电路组成如图1所示：

但如果使用该串行电路生成20bit的伪随机二进制序列，则电路时钟频率为156.25Mhz乘以20，为3125Mhz。工作如此高的频率下会使电路设计成本和难度大大提高，本发明使用如下图所示并行方式生成伪随机二进制序列，可以使伪随机二进制序列工作在设备的核心频率156.25Mhz。包括对下列执行异或逻辑运算，按并行数据位从高到低分别为，如图2所示：

第6比特和第5比特；第第5比特和第4比特；第4比特和第3比特；第3比特和第2比特；第2比特和第1比特；第1比特和第0比特；第0比特，第5比特和第6比特；第6比特，第5比特和第4比特；第5比特，第4比特和第3比特；第4比特，第3比特和第2比特；第3比特，第2比特和第1比特；第2比特，第1比特和第0比特；第1比特，第0比特，第6比特和第5比特；第4比特，第0比特，第6比特和第5比特；第3比特，第4比特，第6比特和第5比特；第3比特，第4比特，第2比特和第5比特；第3比特，第4比特，第2比特和第1比特；第3比特，第2比特，第1比特和第0比特；第2比特，第1比特，第0比特，第6比特和第5比特；第4比特，第1比特，第0比特，第6比特和第5比特。

用如上电路组成高速数字通信线路误码检测装置的伪随机序列生成电路I和伪随机序列生成电路II。该伪随机序列生成电路I和伪随机序列生成电路II与高速数字通信线路误码检测装置其他部分：寄存器，控制电路，比较电路和误码计数器如图3所示。

然后按如下方式连接测试设备和线路：

实施例1：

伪随机序列输出后由外部电路环回到输入信道，误码检测装置再对环回的输入数据进行是否符合伪随机序列码的判断，进行误码检测。如图4所示。

实施例2：

伪随机序列输出到远端接收设备，由远端设备的误码检测装置再对输入数据进行是否符合伪随机序列码的判断，进行误码检测。如图5所示。

然后以如下步骤进行操作：

a)通过控制电路初始化伪随机序列生成电路I，即写入一个初始值，为20位全1的二进制数。

b)在时钟的作用下，伪随机序列生成电路I产生并行伪随机序列数据输出。同时，将输出的伪随机序列作为反馈输入到伪随机序列生成电路I中。

在通信接收端：

a)通过控制电路清零误码计数器。

b)将线路上传输的数据送入伪随机序列生成电路II，通过该电路产生一个新的20位伪随机序列。

c)通过20位寄存器将上述伪随机序列生成电路II产生的序列暂存一个时钟周期。

d)通过比较电路把寄存器输出端的20位伪随机序列与设备信道输入数据进行比较，如果两者不相等，则产生一脉冲信号要求误码计数器加一。

在上述实施例中，本发明所述误码检测装置及方法，既可以通过本地环回进行误码测试，也可以通过一端发送伪随机序列，一端接收该序列进行误码测试，适用范围广。误码测试所用的伪随机序列使用并行方式产生，也大大降低了电路成本和设计难度。

以上所述的实施例，只是本发明较优选的具体实施方式，本领域的技术人员在本发明技术方案范围内进行的通常变化和替换，都应包含在本发明的保护范围内。

Claims (3)

1.一种高速数字通信线路误码检测装置，包括误码计数器、伪随机序列生成电路I、伪随机序列生成电路II、寄存器、控制电路、比较电路；

所述误码计数器，用以计算误码次数，其结构为：

a)接收到控制电路产生的清零信号时，该计数器清零，

b)接收到比较电路产生的脉冲信号时，该计数器加一；

所述伪随机序列生成电路I，用以在一集成电路内产生一伪随机序列数据图案，高速数字通信线路误码检测装置将会发送这个伪随机序列，用以检测线路误码率，所述伪随机序列生成电路I，其结构为：

a)该伪随机序列生成电路I不包含n级线性反馈移位寄存器，而是以输入输出均为m位的m组异或逻辑组成，其中m为并行数据宽度，

b)该伪随机序列生成电路I的初始值，为全m位全1的二进制数，

c)该伪随机序列生成电路I把自己的计算结果作为反馈值输入，此时该伪随机序列生成电路I计算时不使用初始值，而是用反馈值产生下一个时钟周期的伪随机序列的输出值；

所述伪随机序列生成电路II，用以在一集成电路内产生一伪随机序列数据图案，高速数字通信线路误码检测装置将会把接收到的序列作为反馈输入到伪随机序列生成电路II，产生新的伪随机序列，所述伪随机序列生成电路II，其结构为：

a)伪随机序列生成电路II不包含n级线性反馈移位寄存器，而是以输入输出均为m位的m组异或逻辑组成，其中m为并行数据宽度，

该伪随机序列生成电路II的初始值，为全m位全1的二进制数，

该伪随机序列生成电路II不把自己的计算结果作为反馈值输入，而是，以当前信道的输入值作为反馈值，用以伪随机序列生成计算的输入；

所述寄存器，用以将伪随机序列生成电路II生成的伪随机序列存储一个时钟周期；

所述控制电路，用以控制伪随机序列生成电路I、伪随机序列生成电路II和误码计数器，包括伪随机序列生成电路复位，误码计数器清零等功能，其结构为：

a)产生伪随机序列生成电路I的复位信号，该信号使伪随机序列生成电路I回到初始状态，

b)产生伪随机序列生成电路II的复位信号，该信号使伪随机序列生成电路II回到初始状态，

c)产生误码计数器的清零信号，该信号使误码计数清零；

所述比较电路，为一标准的m位比较器，其中m为并行数据宽度，用以比较接收到的数据和伪随机序列生成电路II中产生的序列，如果两者不相等，则产生一脉冲信号要求误码计数器加一。

2.一种如权利要求1所述的高速数字通信线路误码检测方法，其特征在于所述方法包括以下步骤：

a)通过控制电路初始化伪随机序列生成电路I，即写入一个初始值，为m位全1的二进制数，其中m为并行数据宽度，

b)在时钟的作用下，伪随机序列生成电路I产生并行伪随机序列数据输出，同时，将输出的伪随机序列作为反馈输入到伪随机序列生成电路I中；

在通信接收端：

a)通过控制电路清零误码计数器，

b)将线路上传输的数据送入伪随机序列生成电路II，通过该伪随机序列生成电路II产生一个新的m位伪随机序列，其中m为并行数据宽度，

c)通过m位寄存器将上述伪随机序列生成电路II产生的序列暂存一个时钟周期，

d)通过比较电路把寄存器输出端的m位伪随机序列与设备信道输入数据进行比较，如果两者不相等，则产生一脉冲信号要求误码计数器加一。

3.一种如权利要求1所述的高速数字通信线路误码检测装置的用途，其特征在于包括以下两种应用方式：

a)伪随机序列输出后由外部电路环回到输入信道，误码检测装置再对环回的输入数据进行是否符合伪随机序列码的判断，进行误码检测，或：

b)伪随机序列输出到远端接收设备，由远端设备的误码检测装置，远端设备的误码检测装置再对输入数据进行是否符合伪随机序列码的判断，进行误码检测。

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