CN101630957B - 具有自适应休眠的双模预分频器 - Google Patents
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Abstract
本发明公开了一种具有自适应休眠的双模预分频器，该双模预分频器由多个高速逻辑单元、一逻辑控制电路和多个作为电流源的MOS管构成，高速逻辑单元具有一时钟触发端、一信号输入端和一信号输出端，高速逻辑单元的时钟触发端接外来时钟信号CLK，高速逻辑单元的信号输入端接逻辑控制电路的输出端，逻辑控制电路的输入端接高速逻辑单元的信号输出端和外来模式控制信号。本发明提供的这种具有自适应休眠的双模预分频器，根据分频值的具体数值和模式控制信号，其中一个高速触发器通过作为电流源的MOS管的关断处于休眠状态，不消耗电能，避免了不必要的功耗浪费，达到了降低功耗的目的。
Description
技术领域
本发明涉及电子技术领域，尤其涉及一种具有自适应休眠的双模预分频器，可应用于射频收发机中的锁相频率合成器中。
背景技术
锁相频率合成器在通讯***中起着同步、变频和信道切换等重要作用，是现代通讯不可缺少的部件之一。如图1所示，该锁相频率合成器由鉴频鉴相器及电荷泵(PFD/CP)、环路滤波器(LPF)、压控振荡器(VCO)和分频器构成。
其中，鉴频鉴相器及电荷泵是个相位比较装置，用于将输入参考信号和压控振荡器的输出信号的相位进行比较，产生对应于两个信号相位差的误差电压。环路滤波器的作用是滤除误差电压中的高频成分和噪声，以保证环路所要求的性能，增加***的稳定性。压控振荡器受控制电压的控制，使压控振荡器的频率向输入信号的频率靠拢，直至消除频差而锁定。分频器用于将VCO输出的高频信号的频率除于N，以达到在锁定时与参考频率相同的目的。
频率合成器的分频器必须提供一个可以编程的分频比M，在低频下，它可以用一个可编程的高速计数器来实现。但当频率合成器的输出频率很高时，高速计数器是很难实现的，而且会功耗极大。大功耗的分频器，使得通信***的待机时间变短。
为了解决这一问题，现在人们普通采用双模分频技术，如图2所示。它由一个双模预分频器和两个计数器(计数值分别为P和S且P＜S，它们都是可以编程的)组成。双模预分频器对VCO的输出信号进行分频，其分频比可以在N或者N+1之间选择。开始时，双模预分频器对VCO输出信号进行N+1分频，S和P计数器均对双模预分频器的输出脉冲进行记数，当一个预定的S值达到时，它将双模预分频器的分频比改为N，此后，S计数器停止计数，而P计数器继续对双模预分频器的输出脉冲进行记数，当它的记数值达到某一预定的P值后，它将它本身和S计数器复位，同时将双模预分频器的分频比重新恢复为N+1。整个过程又重新开始。由P计数器、S计数器和双模预分频器组成的模块的分频比为：M＝(N+1)S+N(P-S)＝PN+S，通过改变S改变分频比。当频率经过双模预分频器分频，频率大为降低后，后续子分频器的设计就简化为设计可编程的计数器，减小了整个***的功耗。
上述结构的分频器中双模预分频器消耗的功耗占频率合成器总功耗的40％以上，成为频率合成最耗能的部分之一。双模预分频器的结构很多，有2/3、4/5、8/9分频等多种。图3是为2/3双模预分频器逻辑结构图，图4为4/5双模预分频器逻辑结构图。
在图3中，当MC的控制电平为低时，2/3双模预分频器处于除3模式，此时，需要高速逻辑单元1(在图3中标称为DFF1)和高速逻辑单元2(在图3中标称为DFF2)二个触发器共同完成除3模式的分频功能。当MC的控制电平为高时，2/3双模预分频器处于除2模式，此时，需要DFF2一个触发器就可完成除2模式的分频功能。
在图4中，当MC的控制电平为低时，4/5双模预分频器处于除4模式，此时，分频主要是由高速逻辑单元1(在图4中标称为DFF1)和高速逻辑单元2(在图4中标称为DFF2)二个触发器共同完成，高速逻辑单元3(在图4中标称为DFF3)仅仅为第一个与非门(401)提供了一高电平。当MC的控制电平为高时，4/5双模预分频器处于除5模式，此时，需要DFF1、DFF2和DFF3触发器就可完成除5模式的分频功能。
从上面的分频模式叙述中了解到，当2/3双模预分频器处于除2模式时，第一个触发器DFF1对分频无贡献；当4/5双模预分频器处于除4模式时，第三个触发器DFF3对分频无贡献。
事实上，不仅是2/3、4/5双模预分频器存在着对分频无贡献的高速逻辑单元，其它任意的N/N+1双模预分频器，当处于除N模式时都存在一个对分频无贡献的高速逻辑单元。这一无贡献的高速逻辑单元仍然活动着，导致不必要的功耗浪费，是现在双模预分频器的一大缺点。
发明内容
(一)要解决的技术问题
针对以上述N/N+1双模预分频器的缺点，本发明的主要目的在于提供一种具有自适应休眠的双模预分频器，以避免不必要的功耗浪费，达到降低功耗的目的。
(二)技术方案
为达到上述目的，本发明提供了一种具有自适应休眠的双模预分频器，该双模预分频器由多个高速逻辑单元、一逻辑控制电路和多个作为电流源的MOS管构成，高速逻辑单元具有一时钟触发端、一信号输入端和一信号输出端，高速逻辑单元的时钟触发端接外来时钟信号CLK，高速逻辑单元的信号输入端接逻辑控制电路的输出端，逻辑控制电路的输入端接高速逻辑单元的信号输出端和外来模式控制信号；其中，所述逻辑控制电路的输入端接收的模式控制信号决定该双模预分频器的分频值，在该双模预分频器的输出端可产生一个已被分频的信号，根据分频值的具体数值和模式控制信号，其中一个高速触发器通过作为电流源的MOS管的关断处于休眠状态，不消耗电能。
上述方案中，所述高速逻辑单元是锁存器或触发器。
上述方案中，所述触发器是真正的单相时钟TSPC单元电路。
上述方案中，所述锁存器是标准单元逻辑SCL单元电路。
上述方案中，所述作为电流源的MOS管，是N型MOS管，或是P型MOS管。
上述方案中，所述MOS管的开或断状态由模式控制信号决定。
(三)有益效果
本发明提供的这种具有自适应休眠的双模预分频器，由模式控制信号决定该双模预分频器的分频值，在该双模预分频器的输出端可产生一个已被分频的信号，根据分频值的具体数值和模式控制信号，其中一个高速触发器通过作为电流源的MOS管的关断处于休眠状态，不消耗电能，避免了不必要的功耗浪费，达到了降低功耗的目的。
附图说明
有关本发明更加完整的说明，以及其中的另外目的和优点，请结合附图参考以下描述，在附图中：
图1是锁相频率合成器结构示意图；
图2是整数分频器的结构示意图，显示了双模预分频器的位置；
图3是传统的2/3双模预分频器；
图4是传统的4/5双模预分频器；
图5是具有自适应休眠功能的2/3双模预分频器；
图6是具有自适应休眠功能的4/5双模预分频器；
图7是具有自适应休眠的双模预分频器的逻辑结构图；
图8是SCL结构触发器的电路图。
符号说明：
在图6中：
601：为与非门
602：为与非门
631：为反相器
641：为或门
611：为第一个触发器
612：为第二个触发器
613：为第三个触发器
621：为第一个作为电流源的NMOS管
622：为第二个作为电流源的NMOS管
623：为第三个作为电流源的NMOS管
651：为第一个触发器时钟输入端口
652：为第二个触发器时钟输入端口
653：为第三个触发器时钟输入端口
6111：为第一个触发器CLK管的源极
6121：为第二个触发器CLK管的源极
6131：为第三个触发器CLK管的源极
MC：为模式控制信号
OUT：为输出端口
1：与非门(601)的输入端
2：与非门(601)的输入端
3：与非门(602)的输入端
4：与非门(602)的输入端
5：或门(641)的输入端
6：或门(641)的输入端
Q1：为611的逻辑正输出端口
Q2：为612的逻辑正输出端口
Q3：为613的逻辑正输出端口
在图8中：
S：为CLK管的源极
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。
本发明提供的这种具有自适应休眠的双模预分频器，由多个高速逻辑单元、一逻辑控制电路和多个作为电流源的MOS管构成，高速逻辑单元具有一时钟触发端、一信号输入端和一信号输出端，高速逻辑单元的时钟触发端接外来时钟信号CLK，高速逻辑单元的信号输入端接逻辑控制电路的输出端，逻辑控制电路的输入端接高速逻辑单元的信号输出端和外来模式控制信号。所述逻辑控制电路的输入端接收的模式控制信号决定该双模预分频器的分频值，在该双模预分频器的输出端可产生一个已被分频的信号，根据分频值的具体数值和模式控制信号，其中一个高速触发器通过作为电流源的MOS管的关断处于休眠状态，不消耗电能。
该双模预分频器用于对外部输入的高频信号进行分频，在模式控制信号下的作用下，可得到除N或N+1两种分频信号。双模预分频器的高速触发器或锁存器具有尾电流。该双模预分频器在处于除N模式时，它的一个或多个触发器或锁存器的尾电流可关断，控制关断的信号为模式控制信号，这使得预分频器的功耗在除N模式时大为也降低。
具体来说，本发明提供的这种自适应休眠的双模预分频器，其输入端通常接射频信号，比如：在锁相频率合成器中，该双模预分频器的输入端连接到压控振荡器的输出端。该双模预分频器在模式控制端信号的作用下，分频比可为N/N+1，其中N为自然数。双模预分频器的触发器通常由真正的单相时钟(TSPC)单元电路构成，双模预分频器的锁存器通常由标准单元逻辑电路(SCL)构成。当双模预分频器处于除N模式时，它的一个或多个触发器处于休眠状态，不消耗电能。
图5是所提出的具有自适应休眠的2/3双模预分频器逻辑电路图，图6是所提出的具有适应休眠的4/5双模预分频器逻辑电路图。在图5中，当MC的控制电平为高时，反相器1的输出电平为低，高速逻辑单元1(在图5中标称为DFF1)的尾电流被关闭，它不再消耗电能；双模预分频器除2功能由高速逻辑单元21(在图5中标称为DFF2)独自完成；当MC的控制电平为高时，反相器1的输出电平为高，DFF1的尾电流打开，此时双模预分频器的除3功能和如图3所示传统的一样，由DFF1和DFF2共同完成。在图6中，当MC的控制电平为低时，高速逻辑单元3(在图6中标称为DFF3)的尾电流被关闭，它不再消耗电能；双模预分频器除4功能由高速逻辑单元1(在图6中标称为DFF1)和高速逻辑单元2(在图6中标称为DFF2)独自完成，与非门(601)输入所需要的高电平由模式控制信号经过一个反相器(603)和或门(604)之后得到；当MC的控制电平为高时，DFF3的尾电流打开，此时双模预分频器的除5功能和如图4所示传统的一样，由DFF1、DFF2和DFF3共同完成。
图5、图6都是具体的某一自适应休眠双模预分频器的逻辑电路图。此外，还存在着3/4、8/9等等多种双模预分频器结构。为了不失一般性，现将这些具有自适应休眠功能的双模预分频器的逻辑结构归结于图7。双模分频器由N个高速触发器(也可以是锁存器)、N个NMOS管和一逻辑控制电路组成，其中N为大于等于2的整数。图7中，M、S为大于等于0的整数，其具体数值无法确实，因为要根据具体的双模预分频器的分频比来确定，比如：在2/3分频中，M、S均为0，在4/5分频中，M＝1，S＝0，在8/9分频中，M＝2，S＝1，在16/17分频中，M＝3，S＝2。
高速触发器的时钟触发端接外来时钟信号CLK，高速触发器的信号输入端接逻辑控制电路的输出端，高速触发器的信号输出端接逻辑控制电路的输入端。逻辑控制电路的输入端接外来模式控制信号。模式接入端在图7中已经标出，在模式控制信号的旁边有一箭头，表示这一输入端口。该双模预分频器的最后输出端口为第N-M高速触发器的输出端口。当CLK信号的上升延(或下降延)来临时，除第N-S高速触发器以外，其他高速触发器的输出状态发生改变，变成与其输入状态一致。模式控制信号决定着第N-S高速触发器处于工作还是休眠状态。当第N-S高速触发器处于工作时，与其它触发器一样，当CLK信号的上升延(或下降延)来临时，变成与其输入状态一致；当第N-S高速触发器处于休眠状态时，它的状态不变，对整个双模预分频器的分频没有贡献。
组成双模预分频器的触发器都必须工作在高速状态，是耗能元件。上述发明的有益效果就是当双模预分频器处于除N模式时，其中一个触发器处于休眠状态，不消耗电能，从而节省了功耗。
为不失一般性，下面以如图6所示的4/5双模预分频器为例，进行详细说明。它包括：三个高速逻辑单元，分别为：DFF1(611)、DFF2(612)和DFF3(613)，三个NMOS管作为尾电流源，二个与非门，一个反相器和一个或门。
第一个NMOS(621)管的漏极连接到第一个触发器DFF1(611)尾部分，以DFF1作为电流的开关。在这，NMOS(621)管的栅极连接到了电源电压。因此，它是常开的。
第二个NMOS(622)管的漏极连接到第二个触发器DFF2(612)尾部分，以DFF2作为电流的开关。在这，NMOS(622)管的栅极连接到了电源电压。因此，它是常开的。
第三个NMOS(623)管的漏极连接到第三个触发器DFF3(613)尾部分，以DFF3作为电流的开关。在这，NMOS(623)管的栅极连接到模式控制信号。因此，它的开关由模式控制信号的状态决定。
外面输入射频信号CLK连接到了三个触发器的输入端651、652和653。
DFF1(611)的正输出端口Q1连接到DFF2(612)的输入端口D2。
DFF2(612)的正输出端口Q2连接到与非门(602)的输入端口4。
DFF2(612)的负输出端口
连接到与非门(601)的输入端口1。
DFF3(613)的正输出端口Q3连接到或门(641)的输入端口5。
模式控制信号MC连接到与非门(602)的输入端2和反相器的输入端。
反相器的输出端连接到或门(641)的输入端6。
或门(641)的输出端连接到与非门(602)的输入端3。
三个触发器是SCL结构，也可以是其它结构，比如：TSPC结构。图8是SCL结构触发器的电路图。
下面简述这一双模预分频器的原理，当MC＝1时，也就是为高电平时，NMOS管(623)打开，DFF3(613)处于正常工作状态，整个双模预分频器与如图4所示传统的无异，此时，为5分频。当MC＝0时，也就是为低电平时，NMOS管(623)关闭，DFF3(613)处于休眠状态，双模预分频器的分频功能由DFF1、DFF2完成。与非门(602)的输入端3所需要的高电平由模式控制信号经过反相器(631)和或门(641)后得到。此时，为4分频。
综上所述，本发明提出了一种具有自适应休眠功能的N/N+1双模预分频器，它根据分频值的具体数值和模式控制信号，其中一个高速逻辑单元处于休眠状态，不消耗电能。显然，这一技术降低了双模预分频器处于除N模式时的功耗，具有较为明显的实用价值和经济价值。
以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (6)
1.一种具有自适应休眠的双模预分频器，其特征在于，该双模预分频器由多个高速逻辑单元、一逻辑控制电路和多个作为电流源的MOS管构成，高速逻辑单元具有一时钟触发端、一信号输入端和一信号输出端，高速逻辑单元的时钟触发端接外来时钟信号CLK，高速逻辑单元的信号输入端接逻辑控制电路的输出端，逻辑控制电路的输入端接高速逻辑单元的信号输出端和外来模式控制信号；其中，所述逻辑控制电路的输入端接收的模式控制信号决定该双模预分频器的分频值，在该双模预分频器的输出端可产生一个已被分频的信号，根据分频值的具体数值和模式控制信号，其中一个高速触发器通过作为电流源的MOS管的关断处于休眠状态，不消耗电能。
2.根据权利要求1所述的具有自适应休眠的双模预分频器，其特征在于，所述高速逻辑单元是锁存器或触发器。
3.根据权利要求2所述的具有自适应休眠的双模预分频器，其特征在于，所述触发器是真正的单相时钟TSPC单元电路。
4.根据权利要求2所述的具有自适应休眠的双模预分频器，其特征在于，所述锁存器是标准单元逻辑SCL单元电路。
5.根据权利要求1所述的具有自适应休眠的双模预分频器，其特征在于，所述作为电流源的MOS管，是N型MOS管，或是P型MOS管。
6.根据权利要求1或5所述的具有自适应休眠的双模预分频器，其特征在于，所述MOS管的开或断状态由模式控制信号决定。
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Legal Events
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| C14 | Grant of patent or utility model | ||
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| TR01 | Transfer of patent right | ||
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Effective date of registration: 20220424 Address after: 510000 room 710, Jianshe building, No. 348, Kaifa Avenue, Huangpu District, Guangzhou, Guangdong Patentee after: Ruili flat core Microelectronics (Guangzhou) Co.,Ltd. Address before: 510000 601, building a, 136 Kaiyuan Avenue, Huangpu District, Guangzhou City, Guangdong Province Patentee before: AoXin integrated circuit technology (Guangdong) Co.,Ltd. |
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