CN101620539A - 开关机方法和计算机 - Google Patents

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Abstract

本发明公开了一种开关机方法和计算机，利用非易失性存储器能在无电源供应的情况下长久保存数据以及数据读写速度快的特性，在计算机关机时，将芯片组控制器的寄存器状态值、输入/输出(I/O)接口的寄存器状态值和内存中的有效数据快速写入非易失性存储器中，实现快速关机；而在开机时，则可以从非易失性存储器中快速读取计算机关机时刻的芯片组控制器的寄存器状态值、I/O接口的寄存器状态值和内存中的有效数据，实现操作***的快速恢复。本发明既可以实现计算机的快速开关机，也不会因为电源的关闭出现数据丢失的现象。

Description

开关机方法和计算机
技术领域
本发明涉及计算机领域，尤其涉及一种开关机方法和计算机。
背景技术
随着信息技术的发展，以处理器为基础的电子设备，如计算机(PC，PersonalComputer)，已经得到广泛普及。对于一般的PC来说，在开机之后需要经过基本输入输出***(BIOS，Basic Input Output System)的开机自检、操作***载入和应用程序的加载等过程，这个过程通常需要1～2分钟的时间；并且在关机时也需要较长的时间对当前工作数据进行备份保存。尤其是在PC使用较久的情况下，由于OS文件的积累越来越多，会使得操作***载入时间越来越长，从而导致开关机的速度越来越慢。上述的问题，会给用户使用PC时带来不便；由于PC开关机时需要漫长的等待，因此比较浪费时间，会导致工作效率降低，而且容易让用户对PC产生厌倦情绪，降低使用PC的积极性。
现有技术中通常采用S3方式来实现PC的快速开关机，S3是指将PC挂起到内存的一种休眠状态。PC在进入S3状态时，将当前操作***运行的程序和数据都暂存到内存中，此时内存需要相应的电源来维持工作，而包括硬盘在内的其他硬件则处于关闭状态；PC从S3状态开机时，从内存中读取存放的数据并恢复程序，从而快速进入操作***。
这种方式虽然可以实现PC的快速开关机，但是由于S3状态下的内存需要电源来维持工作，一旦电源关闭，容易造成内存中的数据丢失，导致操作***出错，严重的时候还会导致操作***崩溃。
现有技术中还存在一种采用S4方式实现PC开关机方法，S4是指将PC挂起到硬盘的一种休眠状态。PC在进入S4状态时，将当前操作***运行的程序和数据都存放到硬盘中，此时包括内存和硬盘在内的所有硬件都处于关闭状态，无需电源维持；PC从S4状态开机时，从硬盘中读取存放的数据并恢复程序，从而进入操作***。
对于S4方式，PC开关机时需要从硬盘中读写数据和程序，由于硬盘的读写速度较慢，因此，PC采用S4方式实现开关机时，需要较长的时间。
综上所述，现有的S3方式虽然能够实现PC的快速开关机，但是S3状态下的内存需要电源来维持工作，一旦电源关闭，容易造成内存中的数据丢失；现有的S4方式虽然不会出现数据丢失，但是采用S4方式实现开关机，仍需要耗费较长的时间。
发明内容
有鉴于此，本发明的主要目的在于提供一种开关机方法和计算机，既可以实现PC的快速开关机，也不会因为电源的关闭出现数据丢失的现象。
为达到上述目的，本发明的技术方案是这样实现的：
本发明提供了一种开机方法，所述方法包括：
获得计算机的开启命令；
中央处理器(CPU，Central Processing Unit)根据所述开启命令读取所述CPU内部寄存器的初始值，使所述CPU处于工作状态；
控制模块将所述计算机关机时刻存储在非易失性存储器中的芯片组控制器的寄存器状态值和输入/输出(I/O，Input/Output)接口的寄存器状态值写入到基本输入输出***BIOS中；所述芯片组控制器从所述BIOS中读取所述芯片组控制器的寄存器状态值，使所述芯片组控制器恢复至所述计算机关机时刻的工作状态，所述I/O接口从所述BIOS中读取所述I/O接口的寄存器状态值，使所述I/O接口恢复至所述计算机关机时刻的工作状态；
所述控制模块将所述计算机关机时刻存储在所述非易失性存储器中的内存中的有效数据写入到所述内存中，所述CPU处理所述内存中的所述有效数据，使计算机恢复到所述计算机关机时刻的工作状态。
所述控制模块通过外设组件互连标准(PCI，Peripheral ComponentInterconnection)总线、或快速外设组件互连标准(PCI-E，Peripheral ComponentInterconnection Express)总线、或串行高级技术附件(SATA，Serial AdvancedTechnology Attachment)总线从所述非易失性存储器中读取所述芯片组控制器的寄存器状态值、I/O接口的寄存器状态值和所述内存中的有效数据。
该方法进一步包括：所述控制模块从多个所述非易失性存储器中并行读取所述芯片组控制器的寄存器状态值、I/O接口的寄存器状态值和所述内存中的有效数据。
本发明还提供了一种关机方法，所述方法包括：
获得关闭计算机的关闭命令；
控制模块根据所述关闭命令读取内存中的有效数据并将所述有效数据写入非易失性存储器中；读取将芯片组控制器的寄存器状态值和I/O接口的寄存器状态值并将所述芯片组控制器的寄存器状态值和所述I/O接口的寄存器状态值写入所述非易失性存储器中；
切断所述计算机的电源。
所述控制模块通过PCI总线、或PCI-E总线、或SATA总线读取所述内存中的有效数据，以及芯片组控制器的寄存器状态值和I/O接口的寄存器状态值。
该方法进一步包括：将所述控制模块将所述内存中的有效数据，以及芯片组控制器的寄存器状态值和I/O接口的寄存器状态值并行写入多个所述非易失性存储器中。
本发明还提供了一种计算机，包括：
主板；
芯片组，设置在所述主板上；
中央处理器，设置在所述主板上，与所述芯片组连接；
硬盘，设置在所述主板上，与所述芯片组连接，用于存储数据；
内存，设置在所述主板上，与所述芯片组连接，用于存储待中央处理器处理的有效数据，所述有效数据为将所述硬盘中的数据经所述芯片组处理后写入到所述内存中待所中央处理器处理的数据；
I/O接口，设置在所述主板上，与所述芯片组连接；
控制模块，设置在所述主板上，通过高速总线与所述芯片组连接；
非易失性存储器，设置在所述主板上，与所述控制模块连接，用于对所述计算机在关机时刻所述芯片组的控制器的寄存器状态值、所述I/O接口的寄存器状态值和内存中的有效数据进行存储；
电源，与所述主板连接；
其中，所述控制模块，用于将所述计算机关机时刻存储在所述非易失性存储器中的所述芯片组的控制器的寄存器状态值和所述I/O接口的寄存器状态值写入到BIOS中；所述芯片组的控制器从所述BIOS中读取所述芯片组控制器的寄存器状态值，使所述芯片组控制器恢复至所述计算机关机时刻的工作状态，所述I/O接口从所述BIOS中读取所述I/O接口的寄存器状态值，使所述I/O接口恢复至所述计算机关机时刻的工作状态；将所述计算机关机时刻存储在所述非易失性存储器中的内存中的有效数据写入到所述内存中，所述中央处理器处理所述内存中的所述有效数据，使计算机***恢复到所述计算机关机时刻的工作状态。
所述控制模块，进一步用于将所述计算机在关机时刻内存中的有效数据、芯片组控制器的寄存器状态值和I/O接口的寄存器状态值写入所述非易失性存储器中。
所述非易失性存储器为多个，且所述多个非易失性存储器为并行排列。
所述非易失性存储器为或非快闪存储器(NandFlash Memory)、或者与非快闪存储器(NorFlash Memory)。
所述控制模块与所述非易失性存储器之间通过所述高速总线连接。
所述高速总线为PCI总线、或PCI-E总线、或SATA总线。
本发明所提供的开关机方法和计算机，利用非易失性存储器能在无电源供应的情况下长久保存数据以及数据读写速度快的特性，在计算机关机时，将芯片组控制器的寄存器状态值、I/O接口的寄存器状态值和内存中的有效数据快速写入非易失性存储器中，实现快速关机；而在开机时，则可以从非易失性存储器中快速读取计算机关机时刻的芯片组控制器的寄存器状态值、I/O接口的寄存器状态值和内存中的有效数据，实现操作***的快速恢复。本发明相比现有的S3方式，由于非易失性存储器中存储的数据可以在无电源供应的情况下长久保存，不会依赖于电源维持，也就不会因为电源的关闭出现数据丢失的现象；本发明相比现有的S4方式，可以实现更快速的PC开关机操作。
附图说明
图1为本发明一种计算机的组成结构示意图一；
图2为本发明一种关机方法的流程图；
图3为本发明一种开机方法的流程图；
图4为本发明一种计算机的组成结构示意图二。
具体实施方式
下面结合附图和具体实施例对本发明的技术方案进一步详细阐述。
本发明将非易失性存储器(NVRAM，Nonvolatile Random Access Memory)应用于PC中，用于对PC在关机时刻内存中的有效数据、芯片组控制器的寄存器状态值和I/O接口的寄存器状态值进行存储。PC在关机时，将关机时刻内存中的有效数据、芯片组控制器的寄存器状态值和I/O接口的寄存器状态值快速写入NVRAM中，实现快速关机；而在开机时，则可以从NVRAM中快速读取关机时刻内存中的有效数据、芯片组控制器的寄存器状态值和I/O接口的寄存器状态值，实现操作***的快速恢复。本发明中采用非易失性静态存储器(NVSRAM，Nonvolatile Static Random Access Memory)作为一种较佳的实施例，来实现PC的快速开关机，常见的NV SRAM包括NandFlash Memory和NorFlashMemory。
本发明所提供的一种计算机，如图1所示，包括：
主板；
芯片组，设置在主板上；
CPU，设置在主板上，与芯片组连接；
硬盘，设置在主板上，与芯片组连接，用于存储数据；
内存，设置在主板上，与芯片组连接，用于存储待CPU处理的有效数据，该有效数据为将硬盘中的数据经芯片组处理后写入到内存中待所CPU处理的数据；
I/O接口，设置在主板上，与芯片组连接；
控制模块，设置在主板上，通过高速总线与芯片组连接，高速总线可以是PCI总线、或PCI-E总线、或SATA总线；
非易失性静态存储器，设置在主板上，与控制模块之间通过高速总线相连接，用于对计算机在关机时刻芯片组控制器的寄存器状态值、I/O接口的寄存器状态值和内存中的有效数据进行存储；
电源，与主板连接；
其中，控制模块，用于将计算机关机时刻存储在非易失性静态存储器中的芯片组控制器的寄存器状态值和I/O接口的寄存器状态值写入到BIOS中；芯片组控制器从BIOS中读取芯片组控制器的寄存器状态值，使芯片组控制器恢复至计算机关机时刻的工作状态，I/O接口从BIOS中读取I/O接口的寄存器状态值，使I/O接口恢复至计算机关机时刻的工作状态；将计算机关机时刻存储在非易失性静态存储器中的内存中的有效数据写入到内存中，中央处理器处理内存中的有效数据，使计算机***恢复到计算机关机时刻的工作状态；
用于将计算机在关机时刻内存中的有效数据、芯片组控制器的寄存器状态值和I/O接口的寄存器状态值写入非易失性静态存储器中。
本发明中由图1所示的计算机实现的关机方法，如图2所示，主要包括以下步骤：
步骤201，PC执行关机操作时，控制模块获得关闭PC的关闭命令。
BIOS检测到PC执行关机操作时，通知操作***马上停止当前所有正在运行的程序和数据，并向控制模块发出关闭PC的关闭命令。
步骤202，控制模块对PC中内存的数据有效区进行检测，并将检测到的内存中的有效数据写入NV SRAM中。
控制模块通过与内存之间的PCI总线、或PCI-E总线、或SATA总线，读取内存中的有效数据，并将读取的有效数据写入NV SRAM中。
步骤203，控制模块将PC关机时刻，PC中的各个芯片组控制器的寄存器状态值写入NV SRAM中。
PC中的各个芯片组控制器是指PC中的内存、显卡或网卡等设备的芯片组控制器，这些芯片组控制器对PC中的各个设备的工作状态进行控制，并存有对应各个设备的状态值。在PC关机时刻，内存、显卡或网卡等设备立即停止工作，控制模块通过PCI总线、或PCI-E总线、或SATA总线，将各个设备所对应的芯片组控制器在PC关机时刻的寄存器状态值写入NV SRAM中，由NVSRAM进行存储。
步骤204，控制模块将各个I/O接口的寄存器状态值写入NV SRAM中。
在PC关机时刻，各个I/O接口上立即停止数据的传输，控制模块通过PCI总线、PCI-E总线或SATA总线，将各个I/O接口在PC关机时刻的寄存器状态值写入NV SRAM中，由NV SRAM进行存储。
步骤205，在对PC关机时刻内存中的有效数据、芯片组控制器的寄存器状态值和I/O接口的寄存器状态值存储完毕之后，PC关闭电源。
由于NV SRAM具备在无电源供应的情况下长久保存数据的特性，因此在PC关闭电源之后，通过上述步骤202至204在NV SRAM所存储的内存中的有效数据、芯片组控制器的寄存器状态值和I/O接口的寄存器状态值会继续存储在NV SRAM中，不会丢失。
由上述图2所示的关机方法可知，由于NV SRAM具有快速的数据读写速度，从而使得图2所示的关机方法在PC关机时刻具有较快的数据存储备份速度；并且，在PC关闭电源的情况下，写入NV SRAM中的数据可以长久保存，不会丢失。需要指出的是，上述的步骤202、步骤203和步骤204的数据写入操作没有先后的顺序，也即步骤202、步骤203和步骤204的执行顺序并不仅仅局限于本发明中的顺序，也可以为其他的排列顺序。
本发明中由图1所示的计算机实现的开机方法，如图3所示，主要包括以下步骤：
步骤301，PC开启电源，执行开机操作，并发起PC的开启命令。
步骤302，CPU根据开启命令读取CPU内部寄存器的初始值，使CPU进入操作***管理的工作状态。
步骤303，控制模块将PC关机时刻存储在非易失性静态存储器中的芯片组控制器的寄存器状态值写入到BIOS中；再由芯片组控制器从BIOS中读取芯片组控制器的寄存器状态值，使芯片组控制器恢复至PC关机时刻的工作状态。
步骤304，控制模块将PC关机时刻存储在非易失性静态存储器中的I/O接口的寄存器状态值写入到BIOS中；再由I/O接口从BIOS中读取I/O接口的寄存器状态值，使I/O接口恢复至PC关机时刻的工作状态。
步骤305，控制模块将PC关机时刻存储在非易失性静态存储器中的内存中的有效数据写入到内存中。
在执行完上述步骤302和步骤303，将芯片组控制器和I/O接口恢复到PC关机时的状态之后，再恢复内存中的有效数据，从而可以从芯片组控制器和I/O接口在关机时的状态开始执行内存中的有效数据。
步骤306，CPU根据恢复的芯片组控制器和I/O接口状态，处理内存中的有效数据，使CPU恢复到PC关机时刻的工作状态，从而完成PC的开机流程。
由上述图3所示的开机方法可知，由于NV SRAM具有快速的数据读写速度，从而使得图3所示的关机方法在PC开机时刻具有较快的数据恢复速度，进而达到快速开机的目的。需要指出的是，上述的步骤302和步骤303没有先后顺序，也即步骤303也可以在步骤302之前执行。
另外，为了进一步加快PC开关机的速度，本发明中可以对图1所示PC的结构进行改进。改进后的PC如图4所示，图4中的PC包括多个NV SRAM，且多个NV SRAM并行排列，从而在PC关机时刻，控制模块可以将芯片组控制器的寄存器状态值、I/O接口的寄存器状态值和内存中的有效数据并行写入多个NV SRAM；在PC关机时刻，控制模块可以对多个并行的NV SRAM中存储的芯片组控制器的寄存器状态值、I/O接口的寄存器状态值和内存中的有效数据进行并行读取。例如：在由8个NV SRAM以并列方式组成的PC中，控制模块在将一个字节(Byte)的数据写入NV SRAM时，可以将一个Byte数据中包含的8位(Bit)数据分别对应写入8个NV SRAM中，也即一个NV SRAM只存储一个Byte数据中的一位数据；而在读取数据时，可以对8个NV SRAM中存储的各个Bit数据进行并行读取。由此可见，图4所示的PC相比图2所示的PC，具有更快的数据读写速度，从而可以达到更快的PC开关机速度。
需要指出的是，本发明对于PC关机时正在执行的应用软件，例如：word文档等等，也是存储在NV SRAM中；当PC开机时，应用软件可以从NV SRAM中快速恢复，从而方便了用户的使用。另外，由于本发明中NV SRAM的使用寿命通常在读写10万次以上，而在本发明中，一次PC开关机即执行一次NVSRAM的读写，因此，10万次的读写寿命可以满足实际应用的需要。
以上所述，仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围。

Claims (12)

1、一种开机方法，其特征在于，所述方法包括：
获得计算机的开启命令；
中央处理器CPU根据所述开启命令读取所述CPU内部寄存器的初始值，使所述CPU处于工作状态；
控制模块将所述计算机关机时刻存储在非易失性存储器中的芯片组控制器的寄存器状态值和输入/输出I/O接口的寄存器状态值写入到基本输入输出***BIOS中；所述芯片组控制器从所述BIOS中读取所述芯片组控制器的寄存器状态值，使所述芯片组控制器恢复至所述计算机关机时刻的工作状态，所述I/O接口从所述BIOS中读取所述I/O接口的寄存器状态值，使所述I/O接口恢复至所述计算机关机时刻的工作状态；
所述控制模块将所述计算机关机时刻存储在所述非易失性存储器中的内存中的有效数据写入到所述内存中，所述CPU处理所述内存中的所述有效数据，使计算机恢复到所述计算机关机时刻的工作状态。
2、根据权利要求1所述开机方法，其特征在于，所述控制模块通过外设组件互连标准PCI总线、或快速外设组件互连标准PCI-E总线、或串行高级技术附件SATA总线从所述非易失性存储器中读取所述芯片组控制器的寄存器状态值、I/O接口的寄存器状态值和所述内存中的有效数据。
3、根据权利要求1或2所述开机方法，其特征在于，该方法进一步包括：所述控制模块从多个所述非易失性存储器中并行读取所述芯片组控制器的寄存器状态值、I/O接口的寄存器状态值和所述内存中的有效数据。
4、一种关机方法，其特征在于，所述方法包括：
获得关闭计算机的关闭命令；
控制模块根据所述关闭命令读取内存中的有效数据并将所述有效数据写入非易失性存储器中；读取将芯片组控制器的寄存器状态值和I/O接口的寄存器状态值并将所述芯片组控制器的寄存器状态值和所述I/O接口的寄存器状态值写入所述非易失性存储器中；
切断所述计算机的电源。
5、根据权利要求4所述关机方法，其特征在于，所述控制模块通过PCI总线、或PCI-E总线、或SATA总线读取所述内存中的有效数据，以及芯片组控制器的寄存器状态值和I/O接口的寄存器状态值。
6、根据权利要求4或5所述关机方法，其特征在于，该方法进一步包括：将所述控制模块将所述内存中的有效数据，以及芯片组控制器的寄存器状态值和I/O接口的寄存器状态值并行写入多个所述非易失性存储器中。
7、一种计算机，其特征在于，包括：
主板；
芯片组，设置在所述主板上；
中央处理器，设置在所述主板上，与所述芯片组连接；
硬盘，设置在所述主板上，与所述芯片组连接，用于存储数据；
内存，设置在所述主板上，与所述芯片组连接，用于存储待中央处理器处理的有效数据，所述有效数据为将所述硬盘中的数据经所述芯片组处理后写入到所述内存中待所中央处理器处理的数据；
I/O接口，设置在所述主板上，与所述芯片组连接；
控制模块，设置在所述主板上，通过高速总线与所述芯片组连接；
非易失性存储器，设置在所述主板上，与所述控制模块连接，用于对所述计算机在关机时刻所述芯片组的控制器的寄存器状态值、所述I/O接口的寄存器状态值和内存中的有效数据进行存储；
电源，与所述主板连接；
其中，所述控制模块，用于将所述计算机关机时刻存储在所述非易失性存储器中的所述芯片组的控制器的寄存器状态值和所述I/O接口的寄存器状态值写入到BIOS中；所述芯片组的控制器从所述BIOS中读取所述芯片组控制器的寄存器状态值，使所述芯片组控制器恢复至所述计算机关机时刻的工作状态，所述I/O接口从所述BIOS中读取所述I/O接口的寄存器状态值，使所述I/O接口恢复至所述计算机关机时刻的工作状态；将所述计算机关机时刻存储在所述非易失性存储器中的内存中的有效数据写入到所述内存中，所述中央处理器处理所述内存中的所述有效数据，使计算机***恢复到所述计算机关机时刻的工作状态。
8、根据权利要求7所述计算机，其特征在于，所述控制模块，进一步用于将所述计算机在关机时刻内存中的有效数据、芯片组控制器的寄存器状态值和I/O接口的寄存器状态值写入所述非易失性存储器中。
9、根据权利要求7所述计算机，其特征在于，所述非易失性存储器为多个，且所述多个非易失性存储器为并行排列。
10、根据权利要求7、或8、或9所述计算机，其特征在于，所述非易失性存储器为或非快闪存储器NandFlash Memory、或者与非快闪存储器NorFlashMemory。
11、根据权利要求7、或8、或9所述计算机，其特征在于，所述控制模块与所述非易失性存储器之间通过所述高速总线连接。
12、根据权利要求7、或8、或9所述计算机，其特征在于，所述高速总线为PCI总线、或PCI-E总线、或SATA总线。
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