CN101599050B - 可适配的pci-e控制器核及其方法 - Google Patents

可适配的pci-e控制器核及其方法 Download PDF

Info

Publication number
CN101599050B
CN101599050B CN2009102029535A CN200910202953A CN101599050B CN 101599050 B CN101599050 B CN 101599050B CN 2009102029535 A CN2009102029535 A CN 2009102029535A CN 200910202953 A CN200910202953 A CN 200910202953A CN 101599050 B CN101599050 B CN 101599050B
Authority
CN
China
Prior art keywords
pci
bus
controller core
communication
controller
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN2009102029535A
Other languages
English (en)
Other versions
CN101599050A (zh
Inventor
邱建谊
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
O2Micro International Ltd
Original Assignee
O2Micro International Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by O2Micro International Ltd filed Critical O2Micro International Ltd
Publication of CN101599050A publication Critical patent/CN101599050A/zh
Application granted granted Critical
Publication of CN101599050B publication Critical patent/CN101599050B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/382—Information transfer, e.g. on bus using universal interface adapter
    • G06F13/385—Information transfer, e.g. on bus using universal interface adapter for adaptation of a particular data processing system to different peripheral devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Information Transfer Systems (AREA)
  • Bus Control (AREA)

Abstract

本发明提供一种可适配的PCI-E控制器核及其方法，其控制器核至少包括：标准配置寄存器单元，其被配置为控制所述PCI-E总线接口通信，并支持所述控制器核从内部和外部被读写；性能寄存器单元；和逻辑单元，其与所述标准配置寄存器单元和所述性能寄存器单元识别所述控制器核外部的热***和热拔除，其中一个绑定选择信号被用来分别使能和关断所述标准配置寄存器单元，所述性能寄存器单元和所述逻辑单元。本发明所述的控制器核可适配并能用于不同场合，且能降低制造成本及提高制造效率。

Description

可适配的PCI-E控制器核及其方法
技术领域
本发明涉及快速***组件互连(PCI-E，PeripheralComponent Interconnect Express)总线设备，特别涉及PCI-E总线控制器。
背景技术
在计算机***中，快捷灵活的内部通讯结构可有效提供设备之间的高数据传输能力。例如，在计算机***的设备间的数据传输领域，PCI-E总线可用来提供主设备与一个或多个用户设备或终端的连接。
PCI-E总线最初被称为第三代输入/输出总线(3GIO，Third-Generation I/O)，是一种在***组件互连(PCI，PeripheralComponent Interconnect)总线的基础上构建的为服务器和客户***提供连接的总线，与基于32位及64位并行总线的PCI总线不同，PCI-E总线采用高速点对点串行技术并可与现存的PCI总线卡相兼容。
为通过PCI-E总线控制计算机***中的设备间数据传输，PCI-E总线控制器可允许物理设备从高速串行输入输出断开连接，并且可支持PCI-E总线基础规范(Base Specification)，该基础规范列出了使用PCI-E总线通信设备的要求标准。PCI-E总线控制器可被集成至计算机***内部用来控制数据传输。但是，该内部PCI-E总线控制器不能满足PCI-E总线标准中对设备热插拔的要求。
另一方面，当根据PCI-E总线基础规范的热插拔控制功能被支持时，PCI-E总线控制器也可从计算机***的外部被***，例如，2005年由PCMCIA制订的支持热插拔***和模块的ExpressCard标准。Expresscard标准提供给用户更简便的向计算机***增加硬件或介质的方法，并且提供给台式及移动计算机向计算机***连接设备的兼容方法。
此外，分别设计两种PCI-E总线芯片来满足计算机***内部和外部两种应用情形会造成高制造成本。在现有技术中，需要分别制造内部PCI-E总线控制器芯片和外部ExpressCard芯片来满足不同需求。因此，需要一种可适配并能用于不同场合的PCI-E总线控制器核来降低制造成本。
发明内容
为了解决上述问题，本发明提供了一种控制PCI-E总线接口通信的控制器核，其控制器核至少包括：标准配置寄存器单元，其被配置为控制所述PCI-E总线接口通信，并支持所述控制器核从内部和外部被读写；性能寄存器单元；和逻辑单元，其与所述标准配置寄存器单元和所述性能寄存器单元识别所述控制器核外部的热***和热拔除，其中一个绑定选择信号被用来分别使能和关断所述标准配置寄存器单元，所述性能寄存器单元和所述逻辑单元。
本发明另提供一种生产控制PCI-E总线通信的控制器核的方法，其包括：通过一绑定选择信号使能一个所述控制器核的标准配置寄存器单元，其中所述标准配置寄存器单元被配置为支持所述PCI-E总线通信；确定所述控制器核被封装为内部芯片或外部芯片；如果所述控制器核被确定封装为所述内部芯片，将所述控制器核封装为所述内部芯片；和通过绑定选择信号使能所述控制器核的一性能寄存器单元和一逻辑单元，将所述控制器核封装为所述外部芯片，其中所述性能寄存器单元和所述逻辑单元用来识别从所述控制器核外部的热***和热拔出。
本发明所述的控制器核可适配并能用于不同场合，且能降低制造成本及提高制造效率。
附图说明
以下通过对本发明的一些实施例结合其附图的描述，可以进一步理解本发明的目的、具体结构特征和优点。
图1是根据本发明一个实施例的可适配PCI-E总线控制器的示意图；
图2是根据本发明一个实施例的包含图1中PCI-E总线控制器核的主计算机***的示意图；以及
图3是根据本发明一个实施例的制造PCI-E总线控制器的方法的流程图。
具体实施方式
现在将会详细参考本发明实施例。虽然本发明将会结合具体实施例进行说明，但是可以理解，如下说明不是意图将本发明限制在所列实施例中。相反，本发明覆盖了所有的替代、修改和等同方式，只要这些相关技术特征包含在本发明随附的权利要求书定义的主旨和范围中。
此外，在以下对本发明的详细描述中，为了提供针对本发明的完全的理解，阐明了大量的具体细节。然而，本领域技术人员将理解，没有这些具体细节，本发明同样可以实施。在另外的一些实例中，对于大家熟知的方案、流程、元件和电路未作详细描述，以便于凸显本发明的主旨。
图1所示的是根据本发明一个实施例中一个控制PCI-E总线通信的PCI-E总线控制器核100的示意图。PCI-E总线控制器核100与计算机***(未示出)协作。在图1所示的实施例中，控制器核100包括一个标准配置寄存器单元102，一个性能寄存器单元104，一个逻辑单元106，两个选择器，例如MUX(Multiplexer，多路复用器)单元108和110和一个附加寄存器逻辑单元120。
MUX单元108和110连接至标准配置寄存器单元102和性能寄存器单元104。一个绑定选择信号112连接至并用来控制MUX单元108和110，该绑定选择信号112同时连接至并使能逻辑单元106。根据本发明的一个实施例，控制器核100为一个IC(Integralcircuit，集成电路)硅晶体。绑定选择信号112可连接至IC硅晶体的I/O(Input/Output，输入/输出)管脚触点来接收外部的绑定选择信号112从而使能或关断控制器核100的各个单元。当接收到绑定信号112后，控制器核100中的某些单元可被使能或关断，控制器核100可被封装为一个IC芯片，该IC芯片可用作内部PCI-E总线控制器或是外部PCI-E总线控制器。
标准配置寄存器单元102包括PCI-E总线基础规范中定义的实现基本通信所需的寄存器和单元。例如，标准配置寄存器单元102可理解不同种类的数据类型及指令，支持不同种类的服务，比如：不同种类的QoS(Qualities of Service，服务质量)，和多层次(multi-hierarchy)及高级对等网络计算(peer-to-peer)通信。标准配置寄存器单元102也可独立工作，处理误差数据并保证数据完整性。当标准配置寄存器单元102被使能后，控制器核100可用来支持基本的PCI-E总线通信。
性能寄存器单元104和逻辑单元106可用来识别控制器核100外部设备的热***和热拔出。该热***和热拔出功能也在PCI-E总线基础规范中有详细定义。PCI-E总线基础规范中定义了支持设备热插拔的标准使用模块。该标准使用模块为所有PCI-E总线热插拔模块中的指示及按键提供基本操作规范。性能寄存器单元104和逻辑单元106遵从PCI-E总线的基础规范。因此，性能寄存器单元104和逻辑单元106支持现有的PCI-E总线热插拔方案，内部热插拔方案以及统一的软件模块。
性能寄存器单元104包括多个插槽性能寄存器(未示出)用来识别针对控制器核100的来自主计算机***外部的热插拔。性能寄存器单元104的工作原理将在下文中详述。
逻辑单元106包括一个PCI-E总线的接口检测逻辑114及一个时钟查询逻辑116。该接口检测逻辑114，例如一个定义于ExpressCard标准中的CPPE#信号，用来检测PCI-E总线设备。该信号用来指示控制器PCI-E总线设备的接入。接口检测逻辑114的基本功能是当一个模块/控制器接入插槽时通知计算机***内的主计算机***，插槽的电源随即会被计算机***接通。时钟查询逻辑116用来为接入插槽的PCI-E总线设备提供一个参考时钟信号。PCI-E总线模块，例如时钟查询逻辑116，在ExpressCard标准中被定义为CLKREQ#，是一个开漏、低态有效信号，集成于主平台中，当模块需要来自PCI-E总线接口的参考时钟时，该信号进行动作。
根据本发明的一个实施例，绑定选择信号112是一个来自控制器核100外部控制信号，用来控制MUX单元108和110来满足不同的需要，比如可将控制器核100集成于主计算机***的内部，或将该控制器核100封装为一个外部可热插拔的设备。绑定选择信号112可通过MUX单元108和110使能或关断标准配置寄存器单元102和性能寄存器单元104。绑定选择信号112也可用于控制逻辑单元106。
在一个实施例中，当绑定选择信号112通过MUX单元108和110使能标准配置寄存器单元102并关断性能寄存器单元104，同时关断逻辑单元106，控制器核100可作为一个内部模块安装在主计算机***中。本领域技术人员可以理解，控制器核100可被制造为一个硅晶体，继而封装成一个芯片。当绑定选择信号112执行上述操作后，此芯片可被主计算机***的OS(OperationSystem，操作***)和BIOS(Basic Input/Output System，基本输入输出***)识别为内部设备。
在另一个实施例中，当绑定选择信号112通过MUX单元108和110使能标准配置寄存器单元102和性能寄存器单元104，同时使能逻辑单元106，控制器核100支持主计算机***外部的热插拔。类似的，当流片(tape-out)步骤完成后，也即当集成电路或印刷电路板的设计环节的最终步骤(在此阶段控制器核100被投放制造)完成后，控制器核100可被封装为另一种芯片，主机算机***会将该芯片识别为外部模块。
如上文所述，根据本发明的一个实施例，可适配的控制器核100可根据绑定选择信号112被封装为两种芯片，以达到降低制造成本和提高制造效率的目的。
此外，为支持其他的通信总线接口诸如Media Card接口，IEEE(Institute of Electrical and Electronics Engineers，电气和电子工程师协会)1394接口，和CardBus接口，控制器核100还包含一个连接至MUX单元108和110的附加寄存器逻辑单元120，用来支持外部设备总线接口通信。附加寄存器逻辑单元120通过MUX单元108和110由绑定选择信号112控制。当一个外部设备(未示出)，比如一个Media Card，***控制器核100的一个插槽(未示出)中，绑定选择信号112可使能附加寄存器逻辑单元120。因此，该介质卡可通过控制器核100与主计算机***进行通信。控制器核100可被封装为内部/外部控制器并可集成一个相应的Media Card的插槽，Media Card可***相应插槽进行通信。
图2所示的是根据本发明一个实施例的包含图1中的控制器核100的主计算机***200的示意图。如前文所述，图1所示的控制器核100可被制造为一个集成的内部PCI-E总线控制器或外部ExpressCard模块以适用于主计算机***200。即作为一集成的内部PCI-E总线控制器204或外部PCI-E总线控制器202。本领域技术人员可知，主计算机***200可为一个基于PCI-E总线的计算机***，包含一个CPU(Central Processing Unit，中央处理单元)206，一个连接至CPU 206的RC(Root Complex，根联合器)208，一个PCI-E总线端点210，一个连接至RC 208的开关214和一个连接至开关214的PCI-E总线端点216。应当理解的是，RC 208，开关214以及端点210都在PCI-E总线的基本规范中有定义。
RC 208为连接至CPU 206的一个I/O层级的根。RC 208可支持一个或多个PCI-E总线的接口。每个接口定义一个单独的I/O层级域。每个层级域可由单独I/O端点，例如PCI-E总线端点210，或包括一个子层级构成。该子层级可包括一个或多个开关和I/O端点，例如开关214和PCI-E总线端点216。
如PCI-E总线基本规范中所定义，PCI-E总线端点210和216为某类设备。该类设备可代表自身或是其他的非PCI-E设备，比如一个PCI-E总线图像控制器(未示出)或是一个PCI-E总线与USB的接口(未图示)，发起或完成PCI-E总线通信。
在一个实施例中，图1所示的控制器核100被封装为IC芯片，例如PCI-E总线控制器204或PCI-E总线控制器202。在一个实施例中，PCI-E总线控制器204适用于PCI-E协议并被识别为一内部元件。当PCI-E总线控制器204集成或安装至主计算机***200时，该PCI-E总线控制器204连接至开关214。PCI-E总线控制器204中的标准配置寄存器单元102通过绑定选择信号(例如图1中所示的绑定选择信号112)被使能，用来支持PCI-E总线的通信功能。
在另一个实施例中，PCI-E总线控制器202适用于PCI-E总线协议并可被识别为一个外部设备。PCI-E总线控制器202通过***一个Express Card开关212连接至主计算机***200。ExpressCard开关212包括一个连接至RC208的PCI-E总线接口插槽。绑定选择信号(参见前文所述)使能性能寄存器单元和逻辑单元，同时使能标准配置单元(同样参见前文所述)，来支持PCI-E总线控制器202的热插拔功能。
如PCI-E总线基本规范所定义，电源管理状态(D-states)包括D0，D1，D2，D3状态。PCI-E总线控制器202被设计为支持上述电源状态，从而与主计算机***200协作并根据ExpressCard标准节约最多的电源。所有PCI-E总线功能都支持D0状态。D0状态分为两个子状态：“未初始”(un-initialized)子状态和“激活”(active)子状态。当PCI-E总线设备开始被供电时，被默认为在D0未初始状态。D1和D2状态为可选状态。PCI-E总线设备需要D3状态支持(D3cold和D3hot)，当在D3hot状态时，主计算机***200响应针对其的配置，并当电源移除时转为D3cold状态。一个导通电源程序及其相关冷重启会将***从D3cold状态转入D0未初始状态。
当PCI-E总线控制器202被***主计算机***200时，PCI-E总线接口检测逻辑，例如信号CPPE#，会通知主计算机***200一个模块/控制器出现在插槽中，并且可被主计算机***200用来接通插槽中的电源。当PCI-E总线控制器202被***时，主计算机***200可能处于三种不同电源状态：(1)PCI-E总线控制器202可能在主计算机***200电源接通前被***；(2)PCI-E总线控制器202可能在主计算机***200正常操作时被***；或(3)PCI-E总线控制器202在主计算机***200休眠时被***。无论主计算机***200处在何种电源状态，都可支持PCI-E总线控制器202的操作，插槽都会被正常供电。当PCI-E总线控制器202需要参考时钟时，时钟查询逻辑116，例如信号CLKREQ#可进行动作。信号CLKREQ#的状态应基本符合PCI-E总线设备(PCI-E总线控制器202)的状态，当该设备在D0状态时要求查询参考时钟，在D3状态时该要求被关断。
根据本发明的一个实施例，根据绑定选择信号，可适配控制器核可作为内部的PCI-E总线控制器204被安装在主计算机***200的内部或者作为外部PCI-E总线控制器202***主计算机***200的插槽中。
在一个实施例中，PCI-E总线控制器204还包括一个如图1所示的附加寄存器逻辑单元120，其可被MUX单元108和110使能来支持其他外部通信总线接口，例如图2中所示Media Card接口220，IEEE 1394接口222，和Card Bus接口224。本领域技术人员可知，外部通信总线接口可不局限于Media Card接口220，IEEE 1394接口222，和Card Bus接口224，上述接口可以任何组合的形式被使用。例如，当Media Card插槽被集成于PCI-E总线控制器204时，PCI-E总线控制器204可支持MediaCard接口220。这样，通过PCI-E总线控制器204，Media Card可***于插槽中与主计算机***200进行通信。类似的，通过向控制器核(例如图1中所示的控制器核100)中增加相应的寄存器和逻辑单元，IEEE 1394接口222可被集成于主计算机***200中。上述外部设备通信总线，例如CardBus总线，MediaCard总线，IEEE 1394总线，的通信协议被定义在相应的规范中。
类似的，当可支持外部设备通信总线接口的控制器核(例如图1中所示的控制器核100)被根据ExpressCard标准封装为外部PCI-E总线控制器202后，Media Card接口230，IEEE 1394接口232，和Card Bus接口234也可被集成来支持Media Card，IEEE1394和Card Bus的通信。
图3所示是根据本发明实施例的一种制造/生产PCI-E总线控制器核的方法的流程图。在步骤310中，控制器核中的一个标准配置寄存器被配置为支持该控制器核的通信功能，无论该控制器核被集成于计算机***内部或是外部。标准配置寄存器被使能后，PCI-E总线基本规范中的基本通信功能可被实现。在制造PCI-E总线控制器的过程中，一个绑定选择信号可被用来使能标准配置寄存器。
在步骤312中，确定控制器核的封装模式。在此步骤，控制器核可被制造为一个内部芯片或是外部芯片。如果控制器核确定被封装为内部芯片，执行步骤316，否则，执行步骤324。在步骤316中，确定内部控制器核的附加通信功能被使能或关断，换言之，该内部控制器核是否支持外界通信总线接口将被确定。如果确定控制器核硅晶体可被制造为一个不支持其他总线，诸如Media Card，IEEE 1394和Card Bus的内部芯片，执行步骤320，否则，执行步骤318。
在步骤318中，控制器核的一个附加寄存器逻辑单元被绑定选择信号使能，用来支持外部设备通信总线接口。上述接口可为，但不限于，Card Bus接口，IEEE 1394接口232和Media Card接口等，并且可为以上几种接口的任何组合形式。
在步骤320中，控制器核被封装为一个可集成主计算机***内部的芯片，当该芯片被***到主计算机***中时，可被主计算机***的OS和BIOS识别为内部设备。
在步骤324中，控制器核中的一个性能寄存器单元和一个逻辑单元被使能，用来识别热插拔。性能寄存器单元和逻辑单元被用来提供热插拔功能。绑定选择信号(如图1中所述)也可被用来使能性能寄存器单元和逻辑单元。一个选择器可连接至绑定选择信号来使能性能寄存器单元和逻辑单元。
在步骤326中，确定外部控制器核的附加通信功能被使能或关断，换言之，该外部控制器核是否支持外界通信总线接口将被确定。如果确定控制器核硅晶体可被制造为一个不支持其他总线，诸如Media Card，IEEE 1394和Card Bus的外部芯片，执行步骤330，否则，执行步骤328。
在步骤328中，外部控制器核的一个附加寄存器逻辑单元被绑定选择信号使能，用来支持外部设备通信总线接口。上述接口可为，但不限于，Card Bus接口，IEEE 1394接口232和MediaCard接口等，并且可为以上几种接口的任何组合形式。
在步骤330中，控制器核被封装为一个芯片，当该芯片被***主计算机***时，主计算机***的OS和BIOS将该芯片识别为外部设备。
在此所用的术语和表述是用来说明的术语，并不是限制，并且没有意图，用这些术语和表述排除任何显示和说明(或者部分显示和说明)的技术特征的等同特征，并且承认在权利要求范围内有各种各样的修改是可能的。其他的修改，各种形式，和变形也是可能的。因此，权利要求的意图是覆盖所有这些等同和变形的方式。

Claims (20)

1.一种控制PCI-E总线接口通信的控制器核，其特征在于，所述控制器核包括：
标准配置寄存器单元，其被配置为控制所述PCI-E总线接口通信，并支持所述控制器核从内部和外部被读写；
性能寄存器单元；和
逻辑单元，其与所述标准配置寄存器单元和所述性能寄存器单元识别所述控制器核外部的热***和热拔除，
所述控制器核接收一个绑定选择信号，该绑定选择信号被用来使能所述标准配置寄存器单元、关断所述性能寄存器单元并同时关断所述逻辑单元，或者使能所述标准配置寄存器单元、使能所述性能寄存器单元并同时使能所述逻辑单元。
2.根据权利要求1所述的控制PCI-E总线接口通信的控制器核，其特征在于，进一步包括一选择器，其连接至所述标准配置寄存器单元和所述性能寄存器单元，用来根据所述绑定选择信号使能所述标准配置寄存器单元同时关断所述性能寄存器单元，或者使能所述标准配置寄存器单元同时使能所述性能寄存器单元。
3.根据权利要求1所述的控制PCI-E总线接口通信的控制器核，其特征在于，所述控制器核为一主计算机***的一部分，并且当所述绑定选择信号使能所述标准配置寄存器单元、关断所述性能寄存器单元并同时关断所述逻辑单元后，所述控制器核被识别为所述主计算机***的内部设备。
4.根据权利要求3所述的控制PCI-E总线接口通信的控制器核，其特征在于，所述控制器核被安装于所述主计算机***中并被所述主计算机***的OS和BIOS识别为所述内部设备。
5.根据权利要求1所述的控制PCI-E总线接口通信的控制器核，其特征在于，所述控制器核被封装至一外部芯片中，所述标准配置寄存器单元、所述性能寄存器单元和所述逻辑单元同时被所述绑定选择信号使能，并且当所述控制器核被***一主计算机***时被识别为外部设备。
6.根据权利要求5所述的控制PCI-E总线接口通信的控制器核，其特征在于，所述控制器核被***所述主计算机***并被所述主计算机***的OS和BIOS识别为所述外部设备。
7.根据权利要求5所述的控制PCI-E总线接口通信的控制器核，其特征在于，所述外部设备是ExpressCard模块。
8.根据权利要求1所述的控制PCI-E总线接口通信的控制器核，其特征在于，所述性能寄存器单元包括：
多个插槽性能寄存器，用来识别所述控制器核外部的所述热***和所述热拔除。
9.根据权利要求1所述的控制PCI-E总线接口通信的控制器核，其特征在于，所述逻辑单元采用PCI-E总线接口检测逻辑信号来检测PCI-E总线设备，并采用时钟查询逻辑信号来为所述PCI-E总线设备提供参考时钟。
10.根据权利要求1所述的控制PCI-E总线接口通信的控制器核，其特征在于，进一步包括：
附加寄存器逻辑单元，其被所述绑定选择信号使能，用来支持至少一个外部设备通信总线接口。
11.根据权利要求10所述的控制PCI-E总线接口通信的控制器核，其特征在于，所述外部设备通信总线接口是IEEE 1394接口。
12.根据权利要求10所述的控制PCI-E总线接口通信的控制器核，其特征在于，所述外部设备通信总线接口是Media Card接口。
13.根据权利要求10所述的控制PCI-E总线接口通信的控制器核，其特征在于，所述外部设备通信总线接口是CardBus接口。
14.一种生产控制PCI-E总线通信的控制器核的方法，其特征在于，所述生产控制PCI-E总线通信的控制器核的方法包括：
通过一绑定选择信号使能一个所述控制器核的标准配置寄存器单元，其中所述标准配置寄存器单元被配置为支持所述PCI-E总线通信；
确定所述控制器核被封装为内部芯片或外部芯片；
如果所述控制器核被确定封装为所述内部芯片，将所述控制器核封装为所述内部芯片；和
如果所述控制器核被确定封装为所述外部芯片，通过绑定选择信号使能所述控制器核的一性能寄存器单元和一逻辑单元，将所述控制器核封装为所述外部芯片，其中所述性能寄存器单元和所述逻辑单元用来识别从所述控制器核外部的热***和热拔出。
15.根据权利要求14所述的生产控制PCI-E总线通信的控制器核的方法，其特征在于，所述生产控制PCI-E总线通信的控制器核的方法进一步包括：
在将所述控制器核封装为所述内部芯片或所述外部芯片之前，通过所述绑定选择信号使能所述控制器核的附加寄存器逻辑单元，用来支持至少一种外部设备通信总线接口。
16.根据权利要求15所述的生产控制PCI-E总线通信的控制器核的方法，其特征在于，所述外部设备通信总线接口是IEEE1394接口。
17.根据权利要求15所述的生产控制PCI-E总线通信的控制器核的方法，其特征在于，所述外部设备通信总线接口是MediaCard接口。
18.根据权利要求15所述的生产控制PCI-E总线通信的控制器核的方法，其特征在于，所述外部设备通信总线接口是CardBus接口。
19.根据权利要求14所述的生产控制PCI-E总线通信的控制器核的方法，其特征在于，所述性能寄存器单元包括：
多个插槽性能寄存器，用来识别从所述控制器核外部的所述热***和所述热拔出。
20.根据权利要求14所述的生产控制PCI-E总线通信的控制器核的方法，其特征在于，所述逻辑单元采用PCI-E总线接口检测逻辑信号来检测PCI-E总线设备，并采用时钟查询逻辑信号来为所述PCI-E总线设备提供参考时钟。
CN2009102029535A 2008-05-22 2009-05-22 可适配的pci-e控制器核及其方法 Expired - Fee Related CN101599050B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US12/125,643 2008-05-22
US12/125,643 US20090292849A1 (en) 2008-05-22 2008-05-22 Adaptable pci express controller core

Publications (2)

Publication Number Publication Date
CN101599050A CN101599050A (zh) 2009-12-09
CN101599050B true CN101599050B (zh) 2011-01-05

Family

ID=41342910

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2009102029535A Expired - Fee Related CN101599050B (zh) 2008-05-22 2009-05-22 可适配的pci-e控制器核及其方法

Country Status (3)

Country Link
US (1) US20090292849A1 (zh)
CN (1) CN101599050B (zh)
TW (1) TW201003407A (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5401679B2 (ja) * 2009-02-19 2014-01-29 株式会社日立製作所 計算機システム、管理方法及び管理サーバ
JP5134037B2 (ja) * 2010-04-27 2013-01-30 レノボ・シンガポール・プライベート・リミテッド 待機電力の低減が可能な情報機器および電力の制御方法
US8990467B2 (en) * 2010-10-12 2015-03-24 Canon Kabushiki Kaisha Printing apparatus and operation setting method thereof
US10997090B2 (en) * 2016-06-28 2021-05-04 Intel Corporation Accessing input/output devices of detachable peripheral by a main computer
US11803503B2 (en) * 2021-07-08 2023-10-31 Mediatek Inc. Chip having dual-mode device that switches between root complex mode and endpoint mode in different system stages and associated computer system

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1185220A (zh) * 1995-05-22 1998-06-17 国际商业机器公司 具有用于pci总线计算机的可编程配置寄存器的内插式板卡
US6615344B1 (en) * 1999-09-03 2003-09-02 Infineon Technologies North America Corp. System and method for tracking selectively enabling modules used in an integrated processor using a tracking register providing configuration information to an external pin
CN1694079A (zh) * 2004-04-28 2005-11-09 微软公司 可配置的PCI Express开关
CN1906595A (zh) * 2003-12-31 2007-01-31 英特尔公司 向pci/pci－x标准热插拔控制器信号通知命令状态的方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5828857A (en) * 1996-01-05 1998-10-27 Apple Computer, Inc. ASIC cell implementation of a bus controller with programmable timing value registers for the apple desktop bus
US6550020B1 (en) * 2000-01-10 2003-04-15 International Business Machines Corporation Method and system for dynamically configuring a central processing unit with multiple processing cores
US6976182B1 (en) * 2002-02-01 2005-12-13 Advanced Micro Devices, Inc. Apparatus and method for decreasing power consumption in an integrated circuit
US7103064B2 (en) * 2003-01-21 2006-09-05 Nextio Inc. Method and apparatus for shared I/O in a load/store fabric
US7581124B1 (en) * 2003-09-19 2009-08-25 Xilinx, Inc. Method and mechanism for controlling power consumption of an integrated circuit
US7504854B1 (en) * 2003-09-19 2009-03-17 Xilinx, Inc. Regulating unused/inactive resources in programmable logic devices for static power reduction
US7098689B1 (en) * 2003-09-19 2006-08-29 Xilinx, Inc. Disabling unused/inactive resources in programmable logic devices for static power reduction
JP4233446B2 (ja) * 2003-12-25 2009-03-04 富士通マイクロエレクトロニクス株式会社 集積回路装置
US7129745B2 (en) * 2004-05-19 2006-10-31 Altera Corporation Apparatus and methods for adjusting performance of integrated circuits
US7348827B2 (en) * 2004-05-19 2008-03-25 Altera Corporation Apparatus and methods for adjusting performance of programmable logic devices
US7498839B1 (en) * 2004-10-22 2009-03-03 Xilinx, Inc. Low power zones for programmable logic devices
US7598768B1 (en) * 2005-08-05 2009-10-06 Xilinx, Inc. Method and apparatus for dynamic port provisioning within a programmable logic device
US7626418B1 (en) * 2007-05-14 2009-12-01 Xilinx, Inc. Configurable interface

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1185220A (zh) * 1995-05-22 1998-06-17 国际商业机器公司 具有用于pci总线计算机的可编程配置寄存器的内插式板卡
US6615344B1 (en) * 1999-09-03 2003-09-02 Infineon Technologies North America Corp. System and method for tracking selectively enabling modules used in an integrated processor using a tracking register providing configuration information to an external pin
CN1906595A (zh) * 2003-12-31 2007-01-31 英特尔公司 向pci/pci－x标准热插拔控制器信号通知命令状态的方法
CN1694079A (zh) * 2004-04-28 2005-11-09 微软公司 可配置的PCI Express开关

Also Published As

Publication number Publication date
TW201003407A (en) 2010-01-16
CN101599050A (zh) 2009-12-09
US20090292849A1 (en) 2009-11-26

Similar Documents

Publication Publication Date Title
US6272584B1 (en) System board with consolidated EEPROM module
KR101725536B1 (ko) Pcie 프로토콜 스택을 이용하는 저전력 phy의 동작을 위한 디바이스, 방법 및 시스템
JP3128932U (ja) Ｃｐｕカード及びコンピュータ
US20060106962A1 (en) USB On-The-Go implementation
US20110191503A1 (en) Motherboard Compatible with Multiple Versions of Universal Serial Bus (USB) and Related Method
US20040200631A1 (en) Cable and connection module for a universal serial bus interface
US20090292854A1 (en) Use of bond option to alternate between pci configuration space
US10698856B1 (en) Alternative protocol selection
CN116450549A (zh) 安全数字卡的方法、闪存控制器以及电子装置
CN101599050B (zh) 可适配的pci-e控制器核及其方法
CN112951315A (zh) 一种兼容nvme\ahci双协议硬盘测试装置及方法
JP2007529814A (ja) 接続された装置の検知された伝送方向に依存した、送信器又は受信器としての通信ポートの自動設定
WO2005060688A2 (en) Serial communication device configurable to operate in root mode or endpoint mode
CN114385527B (zh) 硬盘兼容平台的控制方法及主板
US20090210603A1 (en) Flash memory circuit with combinational interface
JP2001319209A (ja) 仕様モード切り替え可能なｐｃカードおよびｐｃカード入出力制御装置
CN113824741A (zh) 一种iic设备的通信方法、装置、设备、***及介质
US8307228B2 (en) Integrated network chip and electronic device
US20060095626A1 (en) Multifunction adapter
US7096298B2 (en) Reduced cardbus controller
US8060676B2 (en) Method of hot switching data transfer rate on bus
CN101430637B (zh) 可检测独立冗余磁盘阵列设定的装置
US20220121614A1 (en) System on chip comprising a plurality of central processing units
CN219643938U (zh) 一种通过uart承载iic通信的通信控制电路及通信设备
CN112214945B (zh) 一种axi总线隔离保护结构及其保护方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20110105

Termination date: 20160522