CN101593772B - Mos晶体管及其形成方法 - Google Patents
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Abstract
本发明提供一种MOS晶体管及其制作方法，所述MOS晶体管包括：位于半导体衬底上的栅极结构；位于栅极结构两侧的半导体衬底中的源/漏延伸区，袋形注入区以及源/漏极；还包括位于栅极结构两侧的半导体衬底中的源/漏延伸补偿区域，所述的源/漏延伸补偿区域位于源/漏延伸区和袋形注入区之间，包围源/漏延伸区，袋形注入区包围源/漏延伸补偿区域，所述源/漏延伸补偿区域内注入的第二离子类型与源/漏延伸区内注入的第一离子的导电类型相同，第二离子密度小于第一离子密度。所述MOS晶体管可减少结漏电。
Description
技术领域
本发明涉及半导体技术领域，尤其涉及一种MOS晶体管及其形成方法。
背景技术
随着半导体器件向高密度和小尺寸发展，金属-氧化物-半导体(MOS)器件是主要的驱动力，驱动电流和热载流子注入是设计中最为重要的两个参数。传统设计通过控制栅氧化层、沟道区域、阱区域、源/漏延伸区的掺杂形状、袋形注入(pocket implant)区以及源/漏极注入形状和热预算等等来获得预料的性能。
随着MOS器件的沟道长度变短，源/漏极耗尽区之间过于接近，会导致出现不希望的穿通(punch through)电流，产生了短沟道效应。因此，本领域的技术人员通常采用轻掺杂漏极(lightly doped drain，LDD)结构，形成源/漏延伸区，在源/漏延伸区植入较重的掺杂离子例如砷离子以形成超浅结，以提高器件的Vt roll off performance并有效控制器件的短沟道效应。并且，对于0.18um以下尺寸的半导体器件，会在源/漏延伸区附近形成形成包围源/漏延伸区的袋形注入区(pocket/halo)。袋形注入区的存在可以减小耗尽区的耗尽程度，以产生较小的穿透电流。
但是，轻掺杂漏极(lightly doped drain，LDD)结构的掺杂离子种类与半导体衬底或者形成MOSFET区域的掺杂阱的导电类型不同，而袋形注入区域的导电类型与半导体衬底或者形成MOSFET区域的掺杂阱的导电类型相同，因此，在源/漏延伸区和袋形注入区之间会产生PN结，在轻掺杂漏极结构与袋形注入区内的掺杂离子密度都比较高的情况下，产生结漏电。
随着MOSFET器件尺寸的进一步变小和器件的运算速度越来越快，减小半导体器件源/漏延伸区和袋形注入区之间的结漏电，尤其是尺寸小于65nm的半导体器件源/漏延伸区和袋形注入区之间的结漏电，提高半导体器件的性能，成为目前最为重要的任务之一。
发明内容
本发明解决的问题是现有的MOS晶体管及其制作方法在源漏延伸区与袋形注入区之间产生的结漏电无法满足临界尺寸小于65nm的半导体器件设计需要的缺陷。
为解决上述问题，本发明提供一种MOS晶体管，包括：位于半导体衬底上的栅极结构；位于栅极结构两侧的半导体衬底中的源/漏延伸区，袋形注入区以及源/漏极；还包括位于栅极结构两侧的半导体衬底中的源/漏延伸补偿区域，所述的源/漏延伸补偿区域位于源/漏延伸区和袋形注入区之间，包围源/漏延伸区，袋形注入区包围源/漏延伸补偿区域，所述源/漏延伸补偿区域内注入的第二离子类型与源/漏延伸区内注入的第一离子的导电类型相同，第二离子的注入密度小于第一离子的注入密度。
进一步，所述第二离子的原子量小于等于第一离子的原子量。
更进一步，第二离子的注入密度比的第一离子的注入密度小1～2个数量级。
更进一步，所述源/漏延伸区的离子注入深度为20纳米至30纳米，源/漏延伸补偿区域的离子注入深度为30纳米至35纳米。
更进一步，所述袋形注入区的第三离子的导电类型与源/漏延伸区的第一离子的导电类型相反。
本发明还提供一种MOS晶体管的形成方法，包括如下步骤：
在半导体衬底上依次形成栅介质层与栅极，所述栅介质层与栅极构成栅极结构；
在栅极结构两侧的半导体衬底中进行第一离子注入，形成源/漏延伸区；
在栅极结构两侧的半导体衬底中进行第二离子注入，形成包围所述源/漏延伸区的源/漏延伸补偿区域，所述第二离子的导电类型与第一离子相同，第二离子的注入密度小于第一离子的注入密度；
在栅极结构两侧的半导体衬底中进行第三离子注入，形成包围源/漏延伸补偿区域的袋形注入区；
在栅极结构两侧的半导体衬底中形成源/漏极；
对半导体衬底进行退火。
进一步，所述第二离子的原子量小于等于第一离子的原子量。
更进一步，第二离子的注入密度比的第一离子的注入密度小1～2个数量级。
更进一步，所述源/漏延伸区的离子注入深度为20纳米至30纳米，源/漏延伸补偿区域的离子注入深度为30纳米至35纳米。
更进一步，所述袋形注入区的第三离子的导电类型与源/漏延伸区的第一离子的导电类型相反。
与现有技术相比，本发明具有以下优点：本发明所述的MOS晶体管在源/漏延伸区和袋形注入区之间设置源/漏延伸补偿区域，所述的源/漏延伸补偿区域内注入的第二离子的导电类型与源/漏延伸区内注入的第一离子的导电类型相同，源/漏延伸补偿区域内注入的第二离子密度小于源/漏延伸区内注入的第一离子密度，相当与在源/漏延伸区和袋形注入区之间设置一个缓冲区，缓解现有技术中源/漏延伸区和袋形注入区之间由于PN结造成的能带锐度，从而达到减小MOS晶体管漏电流的目的。
附图说明
图1至图6是本发明的MOS晶体管形成方法的第一实施例；
图7是本发明的MOS晶体管的关断漏电流(Ioff)与饱和驱动电流(Idsat)之间关系。
具体实施方式
本发明的目的在于提供一种MOS晶体管及其形成方法，降低所述MOS晶体管的结漏电。
首先，本发明提供一种NMOS晶体管的形成方法，包括如下步骤：在半导体衬底上依次形成栅介质层与栅极，所述栅介质层与栅极构成栅极结构；
在栅极结构两侧的半导体衬底中进行第一离子注入，形成源/漏延伸区；
在栅极结构两侧的半导体衬底中进行第二离子注入，形成包围所述源/漏延伸区的源/漏延伸补偿区域，所述第二离子的导电类型与第一离子相同，且第二离子的原子量小于等于第一离子的原子量，源/漏延伸补偿区域内注入的第一离子密度小于源/漏延伸区内注入的第二离子密度；
在栅极结构两侧的半导体衬底中进行第三离子注入，形成包围源/漏延伸补偿区域的袋形注入区；
在栅极结构两侧的半导体衬底中形成源/漏极；
对半导体衬底进行退火。
下面参照附图1至图6对本发明的MOS晶体管形成方法的第一实施例加以说明。
参照附图1，提供半导体衬底100，所述半导体衬底100可以为硅、III-V族或者II-VI族化合物半导体、或者绝缘体上硅(SOI)。在半导体衬底中形成隔离结构101，所述隔离结构101为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构。所述半导体衬底100中还形成有各种阱(well)结构与衬底表面的栅极沟道层。一般来说，形成阱(well)结构的离子掺杂导电类型与栅极沟道层离子掺杂导电类型相同，密度较栅极沟道层低；离子注入的深度泛围较广，同时需达到大于隔离结构的深度。为了简化，此处仅以一空白半导体衬底100图示，在此不应过分限制本发明的保护范围。
接着，在半导体衬底100上依次形成栅介质层102与栅极103，所述栅介质层102与栅极103构成栅极结构。所述栅介质层102可以是氧化硅(SiO2)或氮氧化硅(SiNO)。在65nm以下工艺节点，栅极的特征尺寸很小，栅介质层102优选高介电常数(高K)材料。所述高K材料包括氧化铪、氧化铪硅、氮氧化铪硅、氧化镧、氧化锆、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化铝等。特别优选的是氧化铪、氧化锆和氧化铝。
栅极103可以是包含半导体材料的多层结构，例如硅、锗、金属或其组合，优选的，采用多晶硅。
然后，进行氧化步骤，在多晶硅栅极103***形成偏移隔离层(OffsetSpacer)104以便保护栅极103的边缘，所述的偏移隔离层104的材料例如氮化硅，可以采用化学气相沉积的方法形成。
参照附图2，以偏移隔离层104为掩膜，在栅极结构两侧的导体衬底100中进行第一离子注入106，形成源/漏延伸区105。所述源/漏延伸区105的导电类型为N型或者P型，即第一离子可以是磷离子、砷离子、氟化硼离子、硼离子或者铟离子中的任意一种。
进行第一离子注入的工艺为：所述第一离子是砷离子时，离子注入能量为2KeV至5KeV，离子注入剂量为5E14至2E15/cm2；所述第一离子是磷离子时，第一离子注入能量为1KeV至4KeV，离子注入剂量为5E14至2E15/cm2。
所述第一离子是硼离子时，离子注入能量为0.5KeV至2KeV，离子注入剂量为5E14至2E15/cm2；所述第一离子是氟化硼离子时，第一离子注入能量为1KeV至4KeV，离子注入剂量为5E14至2E15/cm2。
参照附图3，在栅极结构两侧的半导体衬底100中进行进行第二离子注入107，形成包围所述源/漏延伸区的源/漏延伸补偿区域108，所述第二离子的离子种类与第一离子相同，且第二离子的原子量小于等于第一离子的原子量，优选的，第二离子的原子量小于第一离子的原子量。
所述的源/漏延伸补偿区域108的深度大于源/漏延伸区105的深度，也就是说，第二离子的注入深度大于第一离子的注入深度，例如，对于临界尺寸为65nm的MOS晶体管，第一离子的注入深度为20～30nm，第二离子的注入深度为30～35nm。
所述的第二离子的种类与第一离子相同，例如，第一离子为N型离子时，第二离子也必须为N型离子，并且，源/漏延伸补偿区域内注入的第二离子密度比源/漏延伸区内注入的第一离子密度小1～2个数量级。由于第二离子的剂量小于第一离子的剂量，因此，在第二离子的种类与第一离子相同的情况下，源/漏延伸补偿区域在作为源/漏延伸区和袋形注入区之间的过渡区域，减小现有技术中源/漏延伸区和袋形注入区之间的PN结。
进一步，所述的第二离子的原子量小于等于第一离子的原子量，也就是说，第二离子为较轻型的掺杂离子，这是由于较轻的掺杂离子具有较大的扩散系数，可以向袋形注入区域扩散，抵消袋形注入区的部分离子剂量，减小源/漏延伸区和袋形注入区之间的PN结。
例如，所述第一离子为砷时，第二离子为磷或者砷，优选的，第二离子为磷。再例如，第一离子为铟离子，则第二离子为硼离子或者铟离子，优选的，第二离子为硼离子。
所述第二离子注入工艺为：所述第二离子是砷离子时，离子注入能量为3KeV至6KeV，离子注入剂量为5E12至2E13/cm2，离子注入角度为0至30，所述第二离子是磷离子时，离子注入能量为2KeV至5KeV，离子注入剂量为5E12至2E13/cm2，离子注入角度为0至20。
所述第二离子是硼离子时，离子注入能量为1KeV至3KeV，离子注入剂量为5E12至2E13/cm2，离子注入角度为0至20，所述第二离子是氟化硼离子时，第二离子注入能量为2KeV至6KeV，离子注入剂量为5E12至2E13/cm2，离子注入角度为0至30。
参照附图4，在栅极结构两侧的半导体衬底100中进行第三离子注入109，形成包围源/漏延伸补偿区域的袋形注入区110；所述第三离子注入109为袋形注入(Pocket implant)，一般采用角度介于0至45度的离子注入，形成袋形注入区。所述袋形注入区110的深度界于源/漏延伸区与源/漏极之间，并且，第三离子的离子类型与第一离子和第二离子的导电类型相反，如果第一离子和第二离子为N型离子，则第三离子为P型离子，如果第一离子和第二离子为P型离子，则第三离子为N型离子。
本发明中，对于第一离子，第二离子以及第三离子的注入顺序没有严格限定，可以先进行第一离子注入，再进行第二离子或者第三离子的注入，也可以最先进行第三离子注入，再进行第一离子或者第三离子的注入，根据工艺的需要而定。
所述第三离子注入工艺为：所述第三离子是砷离子时，离子注入能量为30KeV至50KeV，离子注入剂量为5E12至5E13/cm2，离子注入角度为0至30，所述第三离子是磷离子时，离子注入能量为0KeV至30KeV，离子注入剂量为5E12至8E13/cm2，离子注入角度为0至30。
所述第三离子是硼离子时，离子注入能量为3KeV至8KeV，离子注入剂量为5E12至8E13/cm2，离子注入角度为0至30，所述第三离子是氟化硼离子时，第二离子注入能量为15KeV至35KeV，离子注入剂量为5E12至8E13/cm2，离子注入角度为0至30。
本发明中，第一离子，第二离子，第三离子的注入的工艺与具体的工艺线、半导体器件的要求有关系，在不同的工艺中，比如分别为65nm和45nm工艺中，由于形成的低掺杂源/漏延伸区、源/漏延伸补偿区域，袋形注入区，源/漏极的深浅位置不同，也即形成的MOS晶体管的结的深度不同，第一离子，第二离子，第三离子的注入能量、剂量以及角度也不同，但应该保证源/漏延伸补偿区域在位置上位于低掺杂源/漏延伸区和袋形注入区之间，并且源/漏延伸补偿区域的离子导电类型与第一离子相同，并且，源/漏延伸补偿区域的第二离子的掺杂密度小于低掺杂源/漏延伸区的第一离子的掺杂密度，即均落在本发明的保护范围之内。
参照附图5，在栅极结构两侧的半导体衬底100上形成侧墙111，所述侧墙111可以为氧化硅、氮化硅、氮氧化硅中一种或者它们组合构成。作为本实施例的一个优化实施方式，所述侧墙111为氧化硅、氮化硅共同组成，具体工艺为：在半导体衬底100上以及氧化硅层104上形成第一氧化硅层、第一氮化硅层以及第二氧化硅层，然后采用蚀刻(etch-back)方法形成侧墙。
参照附图6，在栅极结构两侧、半导体衬底100中进行源/漏极注入，形成源/漏极112。所述源/漏极的离子注入类型与源/漏延伸区的离子注入类型相同。
最后，将半导体衬底100进行退火，使注入的各种离子扩散均匀。
基于上述工艺实施后，形成本第一实施例的MOS晶体管，包括：位于半导体衬底100上的栅极结构；位于栅极结构两侧、半导体衬底100中的源/漏延伸区105，袋形注入区110以及源/漏极112，；还包括位于栅极结构两侧、半导体衬底100中的源/漏延伸补偿区域108，所述的源/漏延伸补偿区域108包围源/漏延伸区105，袋形注入区110包围源/漏延伸补偿区域108，并且，所述源/漏延伸补偿区域108内注入的第二离子类型与源/漏延伸区105内注入的第一离子类型相同，源/漏延伸补偿区域内注入的第一离子密度小于源/漏延伸区内注入的第二离子密度，并且，源/漏延伸补偿区域内注入的第二离子密度小于源/漏延伸区内注入的第一离子密度。进一步，第二离子的原子量小于等于第一离子的原子量，更进一步，第二离子密度比源/漏延伸区内注入的第一子密度小1～2个数量级。所述袋形注入区的第三离子的导电类型与源/漏延伸区的第一离子的导电类型相反。
图7为采用美国斯诺普斯(synopsys)公司的Tsuprem4与Medici模拟软件，以栅长为65nm的NMOS器件为例，比较现有技术的MOS晶体管与本实施例所述的MOS晶体管的关断漏电流(Ioff)与饱和驱动电流(Idsat)之间关系，可以看出，在相同的漏极饱和驱动电流(Idsat)下，本实施例的MOS晶体管的关断漏电流(Ioff)明显小于现有技术的MOS晶体管的关断漏电流(Ioff)。说明本实施例所述的技术方案能明显改善MOS晶体管的结漏电。
虽然本发明己以较佳实施例披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (5)
1.一种MOS晶体管的形成方法，其特征在于，包括如下步骤：
在半导体衬底上依次形成栅介质层与栅极，所述栅介质层与栅极构成栅极结构；
在栅极结构两侧的半导体衬底中进行第一离子注入，形成源/漏延伸区；
在栅极结构两侧的半导体衬底中进行第二离子注入，形成包围所述源/漏延伸区的源/漏延伸补偿区域，所述第二离子的导电类型与第一离子相同，第二离子的注入密度小于第一离子的注入密度；
在栅极结构两侧的半导体衬底中进行第三离子注入，形成包围源/漏延伸补偿区域的袋形注入区；
在形成所述源/漏延伸区、源/漏延伸补偿区域和袋形注入区之后，在所述栅极结构两侧的半导体衬底上形成侧墙；
在栅极结构两侧的半导体衬底中形成源/漏极；
对半导体衬底进行退火。
2.根据权利要求1所述MOS晶体管的形成方法，其特征在于，第二离子的注入密度比第一离子的注入密度小1～2个数量级。
3.根据权利要求1所述MOS晶体管的形成方法，其特征在于，所述第二离子的原子量小于等于第一离子的原子量。
4.根据权利要求1所述MOS晶体管的形成方法，其特征在于，袋形注入区的第三离子的导电类型与源/漏延伸区的第一离子的导电类型相反。
5.根据权利要求1所述MOS晶体管的形成方法，其特征在于，所述源/漏延伸区的离子注入深度为20纳米至30纳米，源/漏延伸补偿区域的离子注入深度为30纳米至35纳米。
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