CN101593683A - 栅极及其形成方法 - Google Patents
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Abstract
一种栅极形成方法，包括：在基底上形成栅介质层；在所述栅介质层上形成多晶硅层；以硼氟离子对所述多晶硅层执行掺杂操作；图形化经历掺杂操作的多晶硅层，形成栅极。可在改善CMOS器件电学性能的过程中，加强其可靠性。一种栅极，形成于栅介质层上，在所述栅极内形成有硼离子和氟离子。可使包含所述栅极的CMOS器件具有改善的电学性和可靠性。
Description
技术领域
本发明涉及半导体制造技术领域，特别涉及一种栅极及其形成方法。
背景技术
互补式金属氧化物半导体(CMOS)器件，例如金属氧化物半导体场效晶体管(MOSFETs)，普遍使用在超大规模集成电路(ULSI)的制造过程中。如何改善CMOS器件电学性能(如降低电力耗损需求)，是工艺发展不变的追求。
为改善CMOS器件的电学性能，业界已进行了诸多尝试，如2005年4月27日公布的公开号为“CN 1610065A”的中国专利申请中所提供的，实践中，通常通过对NMOS器件中的多晶硅栅层执行预掺杂(pre-doping)操作以布植n型杂质(如磷)，或者对PMOS器件中的多晶硅栅层执行预掺杂操作以布植p型杂质(如硼)，以形成多晶硅栅极。所述预掺杂操作用以改善CMOS器件的驱动电流。
以硼为例，若在PMOS器件中布植p型杂质，通常采用离子注入工艺，离子源为BE3，实践中，可通过将BF3离子化以产生多种离子，如B+、B10 +、B11 +、BF+、BF2 +、F+和F2 +，继而，在所述离子通过分析器磁铁时，分离出B+、B10 +或B11 +并注入到所述PMOS器件中。
此外，形成所述栅极并进而形成CMOS器件后，还要求形成的所述CMOS器件工作时具备相当的可靠性。实践中，通常需要在CMOS器件制程中进行多制程的工艺改进(如改进栅氧化层及/或源/漏区形成工艺)以加强所述CMOS器件的可靠性。
综上所述，传统工艺中，为改善CMOS器件的电学性能并加强其可靠性，需要执行多步工艺改进，操作繁杂。
发明内容
本发明提供了一种栅极形成方法，可在改善CMOS器件电学性能的过程中，加强其可靠性；本发明提供了一种栅极，可使包含所述栅极的CMOS器件具有改善的电学性和可靠性。
本发明提供的一种栅极形成方法，包括：
在基底上形成栅介质层；
在所述栅介质层上形成多晶硅层；
以硼氟离子对所述多晶硅层执行掺杂操作；
图形化经历掺杂操作的多晶硅层，形成栅极。
可选地，所述硼氟离子通过以下步骤获得：
将硼氟离子源引入离子注入机台；
对引入的硼氟离子源执行离子化操作，形成离子群；
分离所述离子群，获得硼氟离子。
可选地，分离所述离子群的步骤包括：
采用电压偏置工艺执行第一分离操作，获得正离子群；
采用离子分析工艺对所述正离子群执行第二分离操作，获得硼氟离子。
可选地，所述硼氟离子源为BF3；可选地，所述硼氟离子包括BF+及BF2 +中的一种或其组合；可选地，执行所述掺杂操作时，注入剂量为1E5原子/平方厘～2E5原子/平方厘米；可选地，执行所述掺杂操作时，注入能量为2kev～5kev。
本发明提供的一种栅极，形成于栅介质层上，在所述栅极内形成有硼离子和氟离子。
可选地，所述硼离子的注入剂量为1E5原子/平方厘米～2E5原子/平方厘米；可选地，所述氟离子的注入剂量为1E5原子/平方厘米～4E5原子/平方厘米。
与现有技术相比，上述技术方案具有以下优点：
上述技术方案提供的栅极形成方法，通过利用硼氟离子对所述多晶硅层执行掺杂操作，以在所述多晶硅层的一次离子注入操作中同时引入硼离子和氟离子，可在不增加操作步骤的前提下，既可通过在形成的栅极中引入用以改善器件载流子状况的硼离子以改善器件性能，又可在形成的栅极中引入用以钝化缺陷位的氟离子以增强器件可靠性；即，可在改善CMOS器件电学性能的过程中，加强其可靠性；
上述技术方案提供的栅极，通过在所述栅极内形成有硼离子和氟离子，既可通过引入用以改善器件载流子状况的硼离子以改善器件性能，又可通过引入用以钝化缺陷位的氟离子以增强器件可靠性；可使包含所述栅极的CMOS器件的电学性和可靠性均得到改善。
附图说明
图1为辅助说明本发明提供的栅极形成方法实施例的形成栅极的流程示意图；
图2为包含应用现有技术和本发明提供的栅极形成方法实施例获得的栅极的器件的可靠性检测数据对比图。
具体实施方式
尽管下面将参照附图对本发明进行更详细的描述，其中表示了本发明的优选实施例，应当理解本领域技术人员可以修改在此描述的本发明而仍然实现本发明的有利效果。因此，下列的描述应当被理解为对于本领域技术人员的广泛教导，而并不作为对本发明的限制。
为了清楚，不描述实际实施例的全部特征。在下列描述中，不详细描述公知的功能和结构，因为它们会使本发明由于不必要的细节而混乱。应当认为在任何实际实施例的开发中，必须做出大量实施细节以实现开发者的特定目标，例如按照有关***或有关商业的限制，由一个实施例改变为另一个实施例。另外，应当认为这种开发工作可能是复杂和耗费时间的，但是对于本领域技术人员来说仅仅是常规工作。
在下列段落中参照附图以举例方式更具体地描述本发明。根据下列说明和权利要求书本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比率，仅用以方便、明晰地辅助说明本发明实施例的目的。
如图1所示，形成栅极的具体步骤包括：
步骤11：在基底上形成栅介质层。
在衬底(substrate)上定义器件有源区并完成浅沟槽隔离后形成所述基底。所述衬底包含但不限于包括半导体元素的硅材料，例如单晶、多晶或非晶结构的硅或硅锗(SiGe)，也可以是绝缘体上硅(SOI)。
所述栅介质层可包含氧化硅层或氮氧化硅层。所述氧化硅层可利用热氧化工艺获得，所述热氧化工艺可应用高温氧化设备或氧化炉进行。形成所述氧化硅层的过程可包含热氧化及检测步骤，具体可应用任何传统的工艺，在此不再赘述。形成所述氮氧化硅层的步骤包括：首先形成氧化硅层，继而，对所述氧化硅层执行去耦合等离子体氮化(decoupledplasma nitridation，DPN)及氮化后退火操作。
步骤12：在所述栅介质层上形成多晶硅层。
可采用低压化学气象沉积(LPCVD)工艺形成所述多晶硅层。实践中，通常需对所述多晶硅层执行掺杂操作，用以调整所述多晶硅的阻值；所述掺杂操作利用离子注入工艺进行，所述掺杂操作执行所述离子注入操作工艺可采用任何传统的方法，在此不再赘述。
理论上，通过对NMOS器件中的多晶硅层执行n型(如磷)掺杂操作，或者对PMOS器件中的多晶硅层执行p型(如硼)掺杂操作。所述掺杂操作用以改善CMOS器件的驱动电流。
但是，实际生产中，考虑到栅极在器件中的重要作用、执行所述掺杂操作时的工艺成熟程度以及所述掺杂操作的副作用，通常仅对NMOS器件引入多晶硅层的掺杂操作，而未对PMOS器件引入多晶硅层的掺杂操作。
理论上，若在PMOS器件中掺杂p型杂质，可行的方法包括：首先，考虑到，单质形式下硼的蒸气压很低，需要2000摄氏度甚至以上的高温才能将其气化，所以，通常采用的离子源为BF3；其次，通过将BF3离子化以产生多种离子，如B+、B10 +、B11 +、BF+、BF2 +、F+和F2 +；最后，分离出B+、B10 +或B11 +并注入到所述PMOS器件中。
然而，实际生产发现，向所述PMOS器件中注入B+、B10 +或B11 +时，难以控制注入离子以使其到达预定的深度，即，难以控制器件性能改善的效果。
本发明的发明人分析后认为，应用上述方法难以控制器件性能改善的效果的原因在于：注入离子的质量较小，与质量较大的离子比较，在相同的力的作用下，更易于改变运动趋势，换言之，更不易于控制。由此，本发明的发明人提出，选用具有更大质量的注入离子成为增强器件性能改善效果的指导方向。
此外，又不希望在增强器件性能改善效果的前提下，恶化其可靠性，因此，如何既提高器件性能改善效果又增强器件的可靠性成为本发明致力解决的主要问题。
由此，本发明的发明人提供一种栅极形成方法，在以BF3为离子源而产生多种离子(如B+、B10 +、B11 +、BF+、BF2 +、F+和F2 +)中选择BF+及/或BF2 +作为注入离子，即可在所述多晶硅层的一次离子注入操作中同时引入硼离子和氟离子，可在不增加操作步骤的前提下，既可通过在形成的栅极中引入用以改善器件载流子状况的硼离子以改善器件性能，又可在形成的栅极中引入用以钝化缺陷位的氟离子以增强器件可靠性；即，可在改善CMOS器件电学性能的过程中，加强其可靠性。
步骤13：以硼氟离子对所述多晶硅层执行掺杂操作。
所述硼氟离子包括BF+及BF2 +中的一种或其组合。执行所述掺杂操作时，注入剂量为1E5原子/平方厘米～2E5原子/平方厘米，如1.5E5原子/平方厘米；执行所述掺杂操作时，注入能量为2kev～5kev，如3kev、4kev。
所述硼氟离子通过以下步骤获得：
步骤131：将硼氟离子源引入离子注入机台。所述硼氟离子源为BF3。所述离子注入机台可为美国应用材料公司生产的implant machine(离子注入机台)。
步骤132：对引入的硼氟离子源执行离子化操作，形成离子群。所述离子群包括B+、B10 +、B11 +、BF+、BF2 +、F+、F2 +和其他离子。
步骤133：分离所述离子群，获得硼氟离子。
分离所述离子群的步骤包括：
步骤1331：采用电压偏置工艺执行第一分离操作，获得正离子群。所述正离子群包括B+、B10 +、B11 +、BF+、BF2 +、F+和F2 +。所述电压偏置工艺中利用吸极将所述正离子吸向负电场，并使所述正离子形成离子束；利用抑制电极将所述离子束聚束成为平行束流，使其通过离子注入机台。
步骤1332：采用离子分析工艺对所述正离子群执行第二分离操作。获得硼氟离子。离子束中的不同离子有着不同的原子质量单位。离子注入机台中的磁性离子分析器能将需要的杂质离子(本发明中为硼氟离子)从混合的离子束中分离出来。分析器中的磁铁可使离子的运行轨迹偏转成弧形。对于一定的磁场强度，重离子不能偏转到合适的角度，而轻离子的偏转过大，只有一种离子能够发生恰当的偏转，顺利通过所述磁铁的中心，此离子即为注入到器件中的杂质。离子弧形轨迹的半径由离子质量、速度、磁场强度和离子所带电荷决定。
为验证上述实施例对器件性能改善的效果的影响，本发明的发明人进行了试验。试验结果如表1所示。
表1
| 选用方法 | 核心器件良率 | 器件良率 |
| 未引入多晶硅层掺杂操作 | 6.02％ | 0 |
| 引入多晶硅层掺杂操作 | 24.10％ | 4.82％ |
由表1可知，在多晶硅层中引入硼氟离子掺杂操作后，与未引入多晶硅层掺杂操作的现有技术相比，核心器件良率由6.02％增至24.10％；而器件良率(同时考虑核心器件良率和输入输出器件良率)由0增至4.82％。可见，在多晶硅层中引入硼氟离子掺杂操作，利于器件性能的改善。
此外，为验证上述实施例对器件电学性能的影响，本发明的发明人对上述试验中应用的试片进行了漏电流检测。检测结果如图2所示。如图2所示，曲线1和2分别用以标示未引入多晶硅层掺杂操作和引入多晶硅层掺杂操作时的漏电流检测结果。由图2可以看出，与曲线1标示的数据相比，曲线2标示的数据中随着饱和电流值(Idsat)的增加，漏电流(Ioff)增加得更慢；或者，在导致相同的漏电流时，所需的饱和电流值更大；换言之，引入硼氟离子掺杂操作后器件电学性能得到改善。
本发明的发明人还考虑到，通常只对PMOS器件引入P型离子，因此，还对PMOS器件进行了可靠性检测，并将检测结果与仅在多晶硅层中引入硼离子时测得的检测结果进行了对比。对比数据如表2所示。
对所述PMOS器件进行的可靠性测试包括负偏置温度不稳定性测试(negative bias temperature instability，NBTI)。测试时间持续10000秒。给出对应两组栅极电压(Vg＝1.9V和Vg＝2.0V)时的数据对比。
表2
| 注入离子 | Vg＝1.9V时的漏电流变化率 | Vg＝2.0V时的漏电流变化率 |
| BF2 + | 6.65％ | 7.20％ |
| B | 7.50％ | 8.45％ |
由表2可知，在多晶硅层中引入硼氟离子掺杂操作后，与仅引入硼离子多晶硅层掺杂操作时相比，漏电流变化率有所降低。作为示例，Vg＝1.9V时的漏电流变化率由7.50％降至6.65％；而Vg＝2.0V时的漏电流变化率由8.45％降至7.20％。可见，在多晶硅层中引入硼氟离子掺杂操作，利于器件可靠性的提高。
综上所述，上述技术方案提供的栅极形成方法，通过利用硼氟离子对所述多晶硅层执行掺杂操作，以在所述多晶硅层的一次离子注入操作中同时引入硼离子和氟离子，可在不增加操作步骤的前提下，既可通过在形成的栅极中引入用以改善器件载流子状况的硼离子以改善器件性能，又可在形成的栅极中引入用以钝化缺陷位的氟离子以增强器件可靠性；即，可在改善CMOS器件电学性能的过程中，加强其可靠性。
步骤14：图形化经历掺杂操作的多晶硅层，形成栅极。
采用等离子体刻蚀工艺执行所述图形化操作。
获得的所述栅极内形成有硼离子和氟离子。上述技术方案形成的栅极，通过在所述栅极内形成有硼离子和氟离子，既可通过引入用以改善器件载流子状况的硼离子以改善器件性能，又可通过引入用以钝化缺陷位的氟离子以增强器件可靠性；可使包含所述栅极的CMOS器件的电学性和可靠性均得到改善。
换言之，本发明还提供了一种栅极，所述栅极形成于栅介质层上，在所述栅极内形成有硼离子和氟离子。所述氟离子用以钝化缺陷位，从而降低界面陷阱密度，利于增强器件可靠性；所述硼离子用以改善器件载流子状况，继而改善器件电学性能。特别地，所述硼离子的注入剂量为1E5原子/平方厘米～2E5原子/平方厘米，如1.5E5原子/平方厘米；所述氟离子的注入剂量为1E5原子/平方厘米～4E5原子/平方厘米，如1.5E5原子/平方厘米、2E5原子/平方厘米或3E5原子/平方厘米。(利用所述栅极改善器件电学性能及可靠性的试验及相关数据参见说明栅极形成方法的实施例中的相关描述，在此不再赘述。)
需强调的是，未加说明的步骤均可采用传统的方法获得，且具体的工艺参数根据产品要求及工艺条件确定。
尽管通过在此的实施例描述说明了本发明，和尽管已经足够详细地描述了实施例，申请人不希望以任何方式将权利要求书的范围限制在这种细节上。对于本领域技术人员来说另外的优势和改进是显而易见的。因此，在较宽范围的本发明不限于表示和描述的特定细节、表达的设备和方法和说明性例子。因此，可以偏离这些细节而不脱离申请人总的发明概念的精神和范围。
Claims (10)
1.一种栅极形成方法，其特征在于，包括：
在基底上形成栅介质层；
在所述栅介质层上形成多晶硅层；
以硼氟离子对所述多晶硅层执行掺杂操作；
图形化经历掺杂操作的多晶硅层，形成栅极。
2.根据权利要求1所述的栅极形成方法，其特征在于，所述硼氟离子通过以下步骤获得：
将硼氟离子源引入离子注入机台；
对引入的硼氟离子源执行离子化操作，形成离子群；
分离所述离子群，获得硼氟离子。
3.根据权利要求2所述的栅极形成方法，其特征在于，分离所述离子群的步骤包括：
采用电压偏置工艺执行第一分离操作，获得正离子群；
采用离子分析工艺对所述正离子群执行第二分离操作，获得硼氟离子。
4.根据权利要求2所述的栅极形成方法，其特征在于：所述硼氟离子源为BF3。
5.根据权利要求1或2所述的栅极形成方法，其特征在于：所述硼氟离子包括BF+及BF2 +中的一种或其组合。
6.根据权利要求1所述的栅极形成方法，其特征在于：执行所述掺杂操作时，硼氟离子的注入剂量为1E5原子/平方厘米～2E5原子/平方厘米。
7.根据权利要求1所述的栅极形成方法，其特征在于：执行所述掺杂操作时，注入能量为2kev～5kev。
8.一种栅极，形成于栅介质层上，其特征在于：在所述栅极内形成有硼离子和氟离子。
9.根据权利要求8所述的栅极，其特征在于：所述硼离子的注入剂量为1E5原子/平方厘米～2E5原子/平方厘米。
10.根据权利要求8所述的栅极，其特征在于：所述氟离子的注入剂量为1E5原子/平方厘米～4E5原子/平方厘米。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN2008101136605A CN101593683B (zh) | 2008-05-29 | 2008-05-29 | 栅极及其形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN2008101136605A CN101593683B (zh) | 2008-05-29 | 2008-05-29 | 栅极及其形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN101593683A true CN101593683A (zh) | 2009-12-02 |
| CN101593683B CN101593683B (zh) | 2011-03-23 |
Family
ID=41408269
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN2008101136605A Active CN101593683B (zh) | 2008-05-29 | 2008-05-29 | 栅极及其形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN101593683B (zh) |
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| CN101593683B (zh) | 2011-03-23 |
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| Date | Code | Title | Description |
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| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant |