CN101587898A - 具有集成电路元件的半导体结构及其形成和操作的方法 - Google Patents

Abstract

本发明揭露一种集成电路元件，包含薄膜晶体管，叠层阵列，且在无接面的NAND组态下采用带隙工程隧穿层。所述集成电路元件包含通道区域，被形成于绝缘层上的半导体主体内；隧穿介电结构，被置于该通道区域上，且隧穿介电结构包含多层结构，又该多层结构包含至少一具有空穴隧穿能障高度层，而该空穴隧穿能障高度小于该层与该通道区域间的界面的空穴隧穿能障高度；电荷储存层，被放置于该隧穿介电结构上；绝缘层，被放置于该电荷储存层上；以及栅极电极，被放置于该绝缘层上。具有该集成电路元件的半导体结构及其操作方法也被描述。

Description

具有集成电路元件的半导体结构及其形成和操作的方法

相关申请案的参考文件

本发明是2007年7月31日申请的美国专利第11/831594号的部份连续案，其为于2006年1月3日申请的美国专利第11/324581号的连续案，其是基于美国法U.S.C.§119(e)申请优先权及基于，2005年1月3日申请的美国专利暂时申请案第60/640229号；2005年1月27日申请的美国专利暂时申请案第60/689231号；2005年6月10日申请的美国专利暂时申请案第60/689231号；以及2005年6月10日申请的美国专利暂时申请案第60/689314号；其每一完整的内容是在此以作为配合参考。

本发明是美国专利第11/425959号的部份连续案，其申请优先权基于2005年12月9号申请的美国专利暂时申请案第60/748911号，其每一完整的内容是在此作为配合参考。

本发明是为美国专利第11/549520号的部份连续案，其申请优先权基于2005年12月9日申请的美国专利暂时申请案第60/748911号，其每一完整的内容是在此作为配合参考。

本发明申请优先权基于2007年10月18日申请的美国专利第60/980788号以及2008年1月2日申请的美国专利暂时申请案第61/018589号，其每一完整的内容是在此作为配合参考。

技术领域

本发明是关于包含用于具有一新型结构的集成电路存储器元件的集成电路技术，特别是具有集成电路元件的半导体结构及其形成和操作的方法。

背景技术

非易失性存储器(NVM)是指可在含有此NVM单元的元件的电源供应被移除的情况下，仍然可持续地储存资料的半导体存储器。NVM包含掩膜只读存储器(Mask ROM)、可程序化式只读存储器(PROM)、可擦除可程序只读存储器(EPROM)、电性可擦除可程序只读存储器(EEPROM)以及闪存。非易失性存储器是被广泛地使用于半导体产业且为一类可防止程序资料遗失的存储器。通常，非易失性存储器可依据此元件的终端使用要求被程序化、读取及/或擦除，且此程序化的资料可被长期储存。

一般而言，非挥发存储元件可能拥有各种不同的设计。一种NVM单元设计的范例是为此泛称为硅-氧化物-氮化物-氧化物-硅(SONOS)的元件，其可使用一薄的隧穿氧化层以允许空穴直接隧穿擦除操作。虽然此设计可能具有良好的擦除速度，此资料保存却很差，部份是因为直接的隧穿可以在一个低强度的电场下就能诱发，而此低强度的电场是可能在一存储器元件为保存态的期间存在。

另一NVM设计是为氮化物电荷储存存储器，其利用一厚的隧穿氧化层以防止电荷于保存态的期间流失。然而，一厚的隧穿氧化层可能降低通道擦除速度。因此，带与带之间的隧穿热空穴(BTBTHH)擦除方法可被用于注入空穴以抵销电子。然而，此BTBTHH擦除方法可能诱发某些可靠度议题。例如，采用BTBTHH擦除方法的氮化物电荷储存存储器元件的特性在许多次程序/擦除偱环后可能劣化。

另外，叠层数层存储器阵列于单一的集成电路上的技术已被发展出来，以满足对高密度非易失性存储器的需求。

故而，对于可被多次操作(程序/擦除/读取)且具有改良资料保存表现及增快操作速度，另外又适用和实现于薄膜结构及叠层阵列的非易失性存储器设计及阵列，此领域是存在相当的需求。

发明内容

本发明是关于形成于绝缘层覆硅衬底以及类似的绝缘结构上的无接面的薄膜存储单元，且关于叠层的无接面存储单元。一集成电路存储器元件是被描述，其包含一半导体主体，其形成于一绝缘层上，例如于绝缘层覆硅衬底上；多个栅极，其是串联序列地被形成于此半导体主体上，此多个栅极包含一第一栅极于此串联序列以及一最末栅极于此串联序列之间，其具有绝缘构件，此绝缘构件分隔此串联序列内的栅极与此串联序列内邻近的栅极；且一电荷储存结构于此半导体主体上，此电荷储存结构包含介电电荷捕捉，其位于此串联序列内的多个栅极的至少二个栅极之下，此电荷储存结构包含一被放置于此半导体主体上的隧穿介电结构、一被放置于此隧穿介电结构上的电荷储存层以及一被放置于此电荷储存层上的绝缘层。其中此半导体主体是包含在该串联序列内的该多个栅极之下的一连续性、多栅极通道区域。此多栅极通道区域可能是n型或p型导电类型。

本发明的一实施例包含多个存储单元，其包含：一半导体衬底，具有放置于此衬底之下且被一通道区域分隔的一源极区域及一漏极区域；一隧穿介电结构，其被放置于此通道区域上，此隧穿介电结构在与此半导体主体之间的界面具有一空穴隧穿能障高度，且在远离该界面处的一空穴隧穿能障高度是小于位在该界面上的该空穴隧穿能障高度。一隧穿介电层，其包含一多层结构，包含与此半导体主体接触的一层及至少一层，其具有一空穴隧穿能障高度小于和此半导体主体接触的该层的空穴隧穿能障高度。一电荷储存层，其是被放置于此隧穿介电结构上；一绝缘层，其是被放置于此电荷储存层上；以及一栅极电极，其是被放置于此绝缘层上。

本发明的另一实施例包含存储单元，作为和无接面实施例的比对，其包含一半导体衬底，此半导体衬底具有被放置于此衬底的表面之下且被一通道区域分隔的一源极区域及一漏极区域；一介电多层隧穿结构，其被放置于此通道区域上，此介电多层隧穿结构包含至少一层，其具有一空穴隧穿能障高度小于和此半导体衬底接触的层的空穴能障高度；一电荷储存层，其被放置于此介电多层隧穿结构上；一绝缘层，其被放置于此电荷储存层上；及一栅极电极，其被放置于此绝缘层上。

在某些较佳的实施例，提供一小空穴隧穿能障高度的层可能包含某些材质，例如一氮化硅(Si₃N₄)或氧化铪(HfO₂)。在本发明的某些较佳的实施例中，存储单元包含一隧穿介电结构，其具有多层，例如一叠层的介电氧化硅-氮化硅及氧化硅(ONO)的三层结构。此类隧穿介电结构提供一SONONOS(硅-氧化物-氮化物-氧化物-氮化物-氧化物-硅)或一超晶格SONONOS设计。

在本发明的某些较佳实施例中，此隧穿介电结构可以包含至少二介电层，其各具有一约为4纳米的厚度。另外，在本发明的某些较佳实施例中，此栅极电极包含一材料，其具有一功函数值，其大于N+多晶硅的功函数值。

在本发明的某些较佳实施例中，此隧穿介电结构可以包含一层，其包含具有小空穴隧穿能障高度的材料，其中此材料是在此层中以一浓度梯度出现，而此材料的浓度是在此层内一深度为最大值。

依据一个或以上所描述的实施例，本发明亦包含非易失性存储元件，其包含多个存储单元(即，一阵列)。如同在此所使用，一“多个”是指二个或二个以上。依据本发明，存储元件的操作特性有相当的改良，包含增加的擦除速度，改善的电荷保存及更大的操作空间。

本发明亦包含操作一种非易失性存储单元及阵列的方法。依据本发明的操作方法包含由使用一自我收敛方法重设此存储器元件以限缩此存储器元件的Vt分布；由通道+FN注射以程序化至少一存储器元件；以及由施加一电压以读取至少一存储器元件，其中此电压于介于此存储器的一擦除状态值以及一程序化状态值。如同在此所用，此字词“限缩”是指此临界电压在一阵列内许多的存储单元内分布的缩小。通常，临界电压分布是被“限缩”许多存储单元的临界电压在一狭小的范围内，故此阵列的操作是被改良且优于传统的设计。例如，于某些较佳实施例中，例如在一NAND阵列，依据本发明之一或以上所描述的实施例，其包含存储单元，一“限缩”的临界电压分布代表此各种不同的存储单元的临界电压是在0.5V的范围内。在其它采用存储单元的阵列架构，依据本发明，此“限缩”的临界电压分布可能具有由上限至下限约为1.0V的范围。

依据本发明的一实施例的操作方法包含操作一阵列，其是由施加自我收敛重设/擦除电压至要被重设/擦除的衬底及于各个存储单元的栅极电极，依据本发明；程序化至少多个存储单元；且读取至少一存储单元，由施加一介于存储器元件的一擦除状态值以及一程序化状态值之间的电压于此存储器元件上。

本发明亦包含形成一种存储单元的方法，其包含：提供一种半导体衬底，其具有一个源极及一个漏极区域，其被形成于此衬底的表面下且被一个通道区域分隔；形成一种隧穿介电结构于此通道区域上，其中形成此隧穿介电结构包含形成至少二个介电层，其中此至少二个介电层的一具有一小空穴隧穿能障高度，其小于其它介电层的空穴隧穿能障高度；形成一电荷储存层于此隧穿介电结构上；形成一绝缘层于此电荷储存层上；且形成一个栅极电极于此绝缘层上。

依据无接面技术的一个实施例，一种半导体结构包含多个第一半导体主体区域于一个绝缘层覆硅衬底上，多个第一半导体主体区域的特征是为具有一第一掺杂态的第一浓度。一个第一选择线及一个第二选择线覆盖于且大略垂直于第一半导体主体区域。多个第一字线于第一选择线及第二选择线之间，每一多个第一字线在各个第一半导体主体区域上覆盖一通道区域且大略垂直于第一半导体主体区域。一个第一穿遂能障，一个第一电荷储存层，及一个第一介电层位于每一第一字线及于每一第一半导体主体区域内一相对应的通道区域之间。至少一个第一区域是位于每一第一半导体主体区域内。此至少一个第一区域邻近第一选择线或第二选择线。此至少一个第一区域的特征是具有第二掺杂态。一个以上的第二区域是位于每一第一半导体主体区域内，每一第二区域是位于二相邻的通道区域之间，此一或更多的第二区域的特征是具有第一掺杂态的一个第二浓度，其中第二区域是为无接面。

依据此SOI技术的一实施例，此半导体结构更进一步包含邻近且平行于第一半导体主体区域的多个沟渠结构，各个沟渠结构分隔二个相邻的第一半导体主体区域。

依据此SOI技术的一实施例，第一隧穿能障包含一层第一氧化层、一层氮化层及一层第二氧化层。

依据此SOI技术的一实施例，第一隧穿能障、第一电荷储存层以及第一介电层是为一种ONONO结构。

依据此SOI技术的一实施例，此SOI结构包含一氧化层于衬底上且于第一半导体主体区域之下。

依据此SOI技术的一实施例，第一区域延伸至至少一个第一选择线及第二选择线之下。

依据此SOI技术的一实施例，此半导体结构是被叠层且提供多层的无接面存储单元，故其更进一步包含：一个第二绝缘层于第一字线上。多个第二半导体主体区域，其具有第一掺杂态的一个第三浓度，是覆盖于第二介电层上。多个第二字线是位于一个第三选择线及一个第四选择线之间，第二字线、第三选择线及第四选择线是大致垂直于第二半导体主体区域。一个第二隧穿能障、一层第二电荷储存层及一层第二介电层是位于第二字线及第二半导体主体区域之间。此第二半导体主体区域包含至少一个第三区域，其邻近第三选择线及第四选择线。此至少一个第三区域的特征是具有第二掺杂态。此第二半导体主体区域亦包含至少一个第四区域于二个相邻的第二字线之间。此第四区域的特征是具有第一掺杂态的一个第四浓度。第一区域的尺寸是大于第三区域的尺寸。

对于在叠层的无接面实施例中，特别的是，此底层可被实施于一SOI衬底，或直接被实施于一个半导体衬底区域，而无一重叠的绝缘层。

依据在此揭露的技术的另一个实施例，一种用于形成一半导体结构的方法，其包含形成多个第一半导体主体区域，其具有第一掺杂态的一第一浓度布植于一个衬底。一个第一选择线、一个第二选择线及多个第一字线是形成且大致垂直于第一半导体主体区域，多个第一字线是被布置于第一选择线及第二选择线之间。一个第一隧穿能障，一层第一电荷储存层及一层第一介电层是形成于第一半导体主体区域及多个第一字线之间。第一介电侧壁子是形成于第一选择线的一个侧壁以及第二选择线的一个侧壁上，形成第一介电材料于二个相邻的第一字线之间。第一源极/漏极接面，其具有第二掺杂态，由利用第一介电侧壁子以作为一布植屏蔽，是形成于邻近第一选择线及第二选择线。一个区域是形成于二个相邻的第一字线之间。位于相邻的第一字线之间的区域具有第一掺杂态的一第二浓度，其中于二相邻的第一字线之间的区域是大致为无接面。

依据某些应用的一实施例，是在此提供一方法，其用于操作一半导体结构。此半导体结构包含：多个半导体主体区域位于一衬底；多个字线位于一第一选择线及一第二选择线之间，此字线包含一选取的字线及多个未选取的字线，字线、第一选择线及第二选择线，其是大致垂直于半导体主体区域；且一个隧穿能障、一层电荷储存层及一层介电层位于字线与半导体主体区域之间，其中半导体主体区域包含至少一个第一区域，其邻近于第一选择线及第二选择线，以及第二区域，其位于二个邻近的字线之间，其中第一区域具有一个掺杂浓度，此掺杂浓度高于在第二区域的掺杂浓度，且其中至少一个第二区域是为无接面。此方法包含施加一个第一电压至第一选择线及第二选择线；施加一个第二电压至字线，第一电压是高于第二电压；且施加一个第三电压至半导体主体区域以重设半导体结构，第三电压是高于第二电压。

如同在此所使用，字词“小空穴隧穿能障高度”是泛指小于一个二氧化硅/硅界面的空穴隧穿能障高度的值。另外，在较佳的情况下，一小空穴隧穿能障高度是小于约4.5eV。在更佳的情况下，一小空穴隧穿能障是小于或等于1.9eV。

对于可叠多层的三维闪存的一无接面TFT NAND元件是被提出。此TFTNAND不具有扩散接面(例如N+掺杂接面)于此存储器阵列内。扩散接面是仅在此阵列选择晶体管BLT及SLT外制造。

当各字线之间的空间很小(例如，-75纳米的空间)时，一个反转层将被字线边缘电场诱发。此无接面TFT NAND结构可避免在重复的热预算后，此接面被击穿。短通道效应亦可以被抑制。故而此技术允许TFT NAND结构有多层的叠层，而达到非常高的密度。

三维闪存已在最近引起广泛的注意。存储器的三维多层叠层比起传统的单层存储器元件可允许更高的密度。

传统的掺杂接面(例如N+掺杂接面)在热处理后具有相当大的横向扩散。此横向扩散对于极短的通道元件是非常严重的。对于一个具有多层叠层的三维快闪TFT NAND元件而言，此短通道效应将变得更加严重。因为底层受到更大的热预算故此接面的横向扩散造成严重的击穿，其将严重劣化短通道效应表现。

在此所描述的此无接面NAND允许多层叠层及接面仅在此阵列边界扩散，其提供较大的热预算处理范围以避免击穿。

与传统元件不同之处在于，此接面是形成于此侧壁子之前，一种用于制造此无接面TFT NAND的方法，包含在位于字线之间的侧壁子被形成后形成此接面。于各个字线之间的侧壁子是完全地被填满且无缺口，其是因此TFT NAND阵列的小的间距。因此，接面IMP是被于存储器阵列内的侧壁子阻隔，且接面是在阵列外被形成。

于另一方法中一额外的掩膜是被采用，其覆盖于字线及BLT及SLT，且接面IMP被执行。

仿真结果表示一反转层可被诱发于侧壁子之下，其是因在字线上的高电场的边缘电场，故不需要制造n+掺杂的区域。

前述所描述的元件亦包含p通道TFT NAND，其中n型井及P+接面被使用。

附图说明

为进一步揭示本发明的具体技术内容，以下结合实施例及附图详细说明如后，其中：

图1a及图1b是为横剖面概要图标依据本发明的一实施例其表示一N通道存储单元以及分别依据本发明的一实施例表示一P通道存储单元；

图2依据本发明的一实施例于各种程序方法是为一个隧穿介电结构的临界电压(电荷捕捉能力)图标。

图3依据本发明于擦除时间时的一实施例是为个一SONONOS存储单元的临界电压的图标。

图4依据本发明于保存时间时的一个实施例是为一个SONONOS存储单元的临界电压的图标。

图5a-图5e是为ONO隧穿介电结构的能带图依据本发明各种不同的实施例。

图6是为对于三种不同的隧穿介电结构的空穴隧穿电流对电场强度的图标。

图7a是为在一个存储单元于在各种类的程序后的擦除的图标依据本发明的一实施例。

图7b是为具有铂栅极的一个存储单元于擦除时的临界电压的图标依据本发明的一个实施例。

图7c及图7d是为对于图7b提及的存储单元的电容对电压的图标。

图8是为一个存储单元在在各个操作情况下多数次的程序/擦除偱环后的临界电压的图标依据本发明的一个实施例。

图9是为对于依据本发明的一个实施例的一个存储单元在一个偱期及1000个周期后电流-电压(IV)的关系图标。

图10是为依据本发明的一个实施例的一个存储单元于多次的程序/擦除偱环于一种程序及擦除情况下的临界电压的实施例。

图11是为于VG加速保存测试一个存储单元的临界电压的改变依据本发明的一个实施例。

图12a及图12b是分别为等效的电路图及布局图，对于一个虚拟地存储单元阵列依据本发明的一个实施例。

图13是为一个虚拟地存储单元阵列沿着线12B-12B所撷取其同于第12b表示依据本发明的一个实施例。

图14a及图14b是为存储器阵列等效的电路图标包含存储单元依据本发明的一个实施例且描述适合的重设/擦除电压依据本发明的二个操作实施例。

图15a及图15b是为存储器阵列等效的电路图其包含存储单元依据本发明的一个实施例其描述依据本发明的一种程序方法。

图16a及图16b是为存储器阵列其包含存储单元依据本发明的一个实施例所描述的读取一位的一种方法。

图17是为一个存储单元的临界电压依据本发明的一个实施例于各种不同的程序/擦除偱环。

图18是为一个存储单元的临界电压的图标依据本发明的一个实施例于多次的程序/擦除偱环。

图19a及图19b是为于电流于一个存储单元的漏极依据本发明的一个实施例于各种不同的栅极电压分别描述于一对数标尺及一线性标尺。

图20是为包含依据本发明存储单元的一个阵列的一个等效电路图依据本发明的一个实施例所描述的一种程序一位的方法。

图21a及图21b是为一个虚拟接地阵列的一布局图标及等效电路图标依据本发明的一个实施例。

图22a及图22b是分别为一等效电路图及布局图对于一个NAND存储单元阵列依据本发明的一个实施例。

图23a及图23b是为横剖图标表示一个NAND的存储单元阵列依据本发明的一个实施例分别撷取自线22A-22A及22B-22B如同于图22b所表示。

图24a是为一个NAND阵列的等效电路图依据本发明的一个实施例描述依据本发明的一种操作方法。

图24b是为于重设操作时间的临界电压的一个图标依据本发明的一个实施例对于二个存储单元其具有不同的初始临界电压。

图25是为一个等效电路图其描述一种依据本发明的实施例的操作方法。

图26是为一个存储单元的临界电压的图标依据本发明的一个实施例于各种不同的擦除状态后。

图27是为一个等效电路图描述一种依据本发明的实施例的操作方法。

图28是为一个存储单元的临界电压的图标依据本发明的一实施例在各种不同的擦除状态后。

图29a及图29b是为于一个存储单元的漏极电流的图标依据本发明的一个实施例于各种不同的栅极电压于三种不同的偱环数其分别被描述于一对数标尺及一线性标尺。

图30是为存储单元的临界电压的图标依据本发明的一个实施例于保存于三种不同的温度及偱环状态后。

图31是为一个横剖面表示一个NAND阵列字线依据本发明的一个实施例；且

图32是为一个横剖面表示一个NAND阵列字线形成技术依据本发明的一个实施例。

图33是为临界电压对一个nMOSFET程序峰波的数目此nMOSFET具有一个ONO隧穿介电层对于数个程序偏压布置。

图34是为对于具有一个ONO隧穿介电绝缘体的一个电容的电压对负电流压的时间的变化图。

图35是为自我收敛临界电压对于擦除栅极电压的图。

图36是表示在此描述的一个存储单元的持久力，其利用高温烘烤一个依据本发明的一实施例的元件。

图37是表示于平坦带电压的改变对擦除时间其对于-FN程序偏压阶级于一个依据本发明的一实施例的元件。

图38是表示于平坦带电压的改变对程序时间其对于+FN程序偏压阶级于一个依据本发明的一实施例的元件。

图39依据一个实施例表示一元件的P/E偱环持久力。

图40依据一实施例表示一元件的加速的保存测式。

图41表示于室温及高温的一个元件于电荷捕捉氮化N2的电荷保存。

图42描述依据实施例的不同尺寸的元件的擦除特性。

图43描述依据实施例各种栅极材料的元件的擦除特性。

图44是为一个概要上视图其表示对于薄膜电荷捕捉存储器阵列的一个范例存储器阵列的部份。

图45是为一个概要横剖图其表示对于一个薄膜晶体管电荷捕捉存储器一个范例阵列的一部份其是沿着自图44的节线被撷取。

图46A及图46B是为概要横剖图表示对于薄膜晶体管电荷捕捉存储器的一个范例半导体结构其是沿着图44的节线3-3撷取。

图46C是为一个概要横剖图表示对于薄膜晶体管电荷捕捉存储器的一个范例工艺其用以布植掺杂物于半导体主体区域内。

图47是为一个概要横剖图表示对于一个薄膜晶体管电荷捕捉存储器的一个范例的叠层结构的一部份。

图48是为一个概要横剖图表示对于一个薄膜晶体管电荷捕捉存储器的一范例工艺其用以在一个半导体主体区域内产生一个反转层。

图49A-图49B是表仿真实施于一个薄膜晶体管电荷捕捉存储器的范例的无接面BE-SONOS NAND的电子浓度。

图50是表示对于一个薄膜晶体管电荷捕捉存储器的范例的n通道元件的测得的初始IV曲线。

图51表示一个较重的井掺杂浓度可增加此无接面元件的Vt。

图52A-图52B是分别描述对于一个薄膜晶体管电荷捕捉存储器体的+FN ISPP程序及-FNISPP擦除。

图53是表示一个范例p通道BE-SONOS NAND其具有一个类似此N通道BE-SONOS NAND的叠层结构其是描述于上述的第50图。

图54A是为临界电压对程序电压对于一个-FNISSPP程序的作图。

图54B是表示对于+FN擦除的擦除时间对临界电压的作图。

图55是表示对于一个薄膜晶体管电荷捕捉存储器的范例n通道元件的持久力的作图。

图56表示对于薄膜晶体管电荷捕捉存储器的范例TFT BE-SONOS元件的IV曲线的作图

图57是表示对于一个薄膜晶体管电荷捕捉存储器的具有不同科技节点(F为多晶的半间距)且具有相同的空间(S＝20纳米)的范例无接面元件的仿真图。

前述的简介，以及以下本发明的细节描述，可使用接续的附加图标以更清楚的了解。作为描述本发明的用途，在目前较佳的图标实施方式是在此显示。然而应了解本发明不应被限制于此显示的精准的安排布置与指示。

具体实施方式

本发明及其目前较佳的实施例是将在此作细节的描述以作参考文献，其范例是在附加的图标被描述。其中可能相同或类似的参考数字是被用于此图标且此描述以指示相同或相似的部份。应注意非曲线图的部份是为一被相当地简化后的图标且并非具有精准的标尺。参考在此所揭露，仅是为了便利及简洁，方向的字词，例如用于指示附加图标的顶部、底部、左边、右边、上方、下方、之上、之下、其下、其后及前部。此方向字词，其是用作连接以下图标的描述，不应被理解为用以以任何方式限缩本发明的范围，其可能未被明确地设定于附加的申请范围内。虽然在此所揭露是指某些所描述的实施例，其应被了解，这些实施例是被以范例的方式而非以限缩的方式揭露。应了解且谅解在此所描述的工艺步骤及结构并不覆盖对于制造完整的集成电路的完整的工艺。本发明可被应用实施于各种的集成电路工艺技术，其已为此领域所已知或被作为发展之用。

依据本发明，存储单元可克服SONOS及氮化物电荷储存存储器元件的某些可靠度的议题。例如，存储单元结构，依据本发明，可允许快速的FN通道擦除方法，同时，仍拥有良好的电荷保存结构。依据本发明，此存储单元各种的实施例亦可舒解对BTBTHH擦除方法的依赖，因此避免元件在多次程序化/擦除偱环后劣化。

在隧穿介电结构是为多层结构的实施例中，一范例可能采用一超薄隧穿介电层或超薄氧化层以配合小空穴隧穿能障高度，其可提供较佳的应力免除。依据本发明非挥发存储单元在多次程序化/擦除偱环后可只有轻微的劣化。

依据本发明存储单元可采用一n通道或一p通道设计，例如显示于图1a及1b。依据本发明的一实施例，图1a描述一n通道存储单元100一横剖面图示。此存储单元包含一p型衬底101，其包含至少二个n掺杂区域102&104，其中各个掺杂的区域102&104的作用可为一源极或漏极，端视施加的电压而定。如图1a所示，为了参考的目的，掺杂的区域102可作为此源极且掺杂的区域104可作为此漏极。此衬底101更进一步包含一通道区域106于此二个n掺杂区域之间。在此通道区域106之上，于此衬底101的表面，是为一隧穿介电结构120。在某些较佳的实施例中，此隧穿介电结构120可包含一个三层的薄膜ONO结构，其中一个小空穴隧穿能障高度氮化层124是夹在一薄的低氧化层122及一薄的高氧化层126。此存储单元100更进一步包含一电荷捕捉(或电荷储存)层130，其最好是氮化硅，于此隧穿介电结构120之上，以及被放置于此电荷捕捉层130之上一绝缘层140，其最好是包含一阻隔氧化物。一栅极150是被放置于此绝缘层140之上。

图1b，依据本发明的一实施例，其描述一p通道存储单元200的一横剖面图。此存储单元包含一n型衬底201，其包含至少二个p掺杂的区域202&204，其中各个掺杂的区域202&204可能作用作源极或漏极。此衬底201更进一步包含一通道区域206于此二个p掺杂的区域之间。此p通道存储单元200亦包含一隧穿介电结构220，其包含一个三层的薄ONO结构，其中一小空穴隧穿能障高度氮化层224是被夹在一薄的低氧化层222及一薄的高氧化层226，一电荷捕捉(或电荷储存)层230，一绝缘层240，及一栅极250。

因此，例如，如同于图1a及图1b所述，依据本发明的存储单元可包含：一多层薄膜隧穿介电结构，包含一第一氧化硅层O1、一第一氮化硅层N1，及一第二氧化硅层O2；一电荷储存层，例如一第二氮化硅层N2；及一绝缘层例如一第三氧化硅层O3，于一衬底之上，例如一半导体衬底(例如一硅衬底)。此隧穿介电结构允许空穴于此存储器元件的一擦除/重设操作时，自衬底隧穿至此电荷储存层。最好是，于本发明的一非易失性存储单元的此隧穿介电结构具有一可以忽略的电荷捕捉效率，且更好是，在存储体操作时完全不捕捉电荷。

电荷储存层的材料例如一氮化硅层、HfO₂以及Al₂O₃也可在一隧穿介电结构内被用作为此小空穴隧穿能障高度层的材料。在本发明的某些较佳的实施例内，一有效的电荷储存材料，例如一氮化硅可被用作于此存储器元件的一电荷储存层。一阻隔氧化物，其防止电荷流失，是用作为一绝缘层，例如一第三氧化硅层O3。此存储单元依据本发明亦包含一栅极或门极电极，例如一多晶硅栅极，于此绝缘层之上。此隧穿介电结构、电荷储存层、绝缘层与门极可被形成于此衬底的至少一通道区域的一部份之上，通道区域是由一源极区域及一漏极区域所定义且介于其中。

依据本发明的各种实施例的存储单元包含一隧穿介电结构，此隧穿介电结构在一负栅极偏压(Vg)下，例如一约-10至-20V的Vg，可提供约10msec的快速FN擦除速度。在另一方面，此电荷保存能力仍可维持，且在某些范例中，更优于许多传统的SONOS元件。存储单元依据本发明亦可避免带至带热空穴擦除操作，其通常被用于氮化物电荷储存存储器元件。避免带至带热空穴擦除操作可大量地消除热空穴诱发的损害，而此损害的避免是为我们所欲得到的。

请参考图2，其依据本发明的一实施例，对于一隧穿介电结构的临界电压的实验量测显示一超薄O1/N1/O2结构可具有一可以忽略的捕捉效率，其可由在连续的程序脉冲下的未改变的临界电压值所验证。在图2中所测试的范例，此O1/N1/O2层分别具有厚度30/30/35埃。如同图2所示，于使用许多不同程序方法的进行多次程序化的情况下，即-FN程序化、+FN程序化及通道热电子(CHE)程序化，此临界电压Vt稳定的维持在约1.9伏。因此，此一超薄O1/N1/O2薄膜或许可以用作为一带隙工程的隧穿介电结构，其是因电荷捕捉在此具有30埃或更小氮化层的结构中是为可以忽略的。在各种电荷注入方法的结果，其中这些方法包含CHE、+FN及-FN，皆指出可以忽略的空穴捕捉。制造过程或元件结构可以被设计为具有最小化的界面捕捉，故O1/N1及N1/O2界面皆不是活化的。

图3描述一存储单元的擦除特性，其中此存储单元是依据本发明的一实施例具有一SONONOS设计。于图3内此实施例中的此存储单元包含一n-MOSFET设计，其具有一ONO隧穿介电结构，其分别具有15/20/18埃的厚度。本发明的此存储单元包含具有一厚度约为70埃的一氮化硅电荷储存层、具有一厚度约为90埃的一绝缘氧化硅、以及包含任一合适的导电材料的一栅极，例如，n掺杂的多晶硅。参考图3，快速的FN擦除可能可达成，例如于10毫秒内达成，且可能获得一绝佳的自我收敛擦除特性。

图4描述依据一存储单元的一实施例的一SONONOS元件的电荷保存特性，其中此存储单元是依据本发明于图3的描述。如同所示，此保存特性可优于传统的SONOS元件，且若用强度比较，可能优于多个数量级。

图5a及图5b是为能带图，其描述使用包含至少一具有一小空穴隧穿能障高度层的一隧穿介电结构可能的效应。此隧穿介电结构，在此范例中为一O1/N1/O2三层，的能带图是表示于图5a。直接的隧穿，如同此点状箭头所表示，可在低电场下被消除，因此可在保存状态时提供良好的电荷保存能力。另一方面，能带图于一高电场下，如同图5b所表示，可降低此N1及O2的能障效应，因此穿过O1的直接隧穿可能发生。具有至少一小空穴隧穿能障高度层的一隧穿介电结构可允许有效的FN擦除操作。

图5c及图5d描述于一范例的另一组能带图。在一范例中，对于一较佳的能带补偿状况，此N1的厚度可能大于O1。此价带的能带图是描制于相同的电场E₀₁＝14MV/cm。依据WKB近似此隧穿机率是与此阴影区域相关。于某些范例，对于厚度N1＝O1的情况下，此能带补偿并不完全地遮蔽O2的能障。另一方面，对于厚度N1＞O1的情况，此能带补偿可更轻易的遮蔽O1。因此，对于厚度N1＞O1的情况，在O1相同的电压下此空穴隧穿电流可能更大。

一量测及仿真的空穴隧穿电流的实验，如同于图6所示，更进一步描述依据本发明的某些实施例的空穴隧穿过一隧穿介电结构。例如，流经此O1/N1/O2的空穴隧穿电流可能落于流经一超薄氧化物及一厚的氧化物的空穴隧穿电流之间。在一实施例中，在一高电场下，流经O1/N1/O2的空穴隧穿电流可能近似流经一个薄的氧化层。然而，在一低电场下，此直接隧穿可以被抑制。如同于图6所示，空穴隧穿电流可以甚至在只有1mV/cm的低电场强度时被侦测穿过一薄的氧化层。即使在相对高的电场度，例如11-13mV/cm时，穿过一个厚氧化物层的空穴隧穿电流也可以被忽略。然而，此通过一ONO隧穿介电结构的空穴隧穿电流在高电场强度时其是逼近如同一个薄的氧化层。于图6，因为于低电场下空穴隧穿过一超薄氧化物所诱发的此大的漏电流可见于此图内A区域。于图6内，于高电场强度下流经O1/N1/O2隧穿介电结构的空穴隧穿电流可见于此图内B区域。于图6内，于低电场下穿过一O1/N1/O2隧穿介电结构及一厚的氧化物的虚拟不存在的隧穿电流，可见于此图内C区域。

依据本发明存储单元的设计可被采用于各种不同的存储器形态，包含但不限于，NOR及/或NAND型闪存。

如同以上所描述，一隧穿介电层可能包含二个以上的层，且包含一可能提供一小空穴隧穿能障高度层。在一范例中，此提供一小空穴隧穿能障高度的层可能包含氮化硅。此层可能被夹在二个氧化硅的层，因此若使用氮化硅于此中层时则形成一O/N/O隧穿介电结构。在某些较佳的实施例中，此底层可拥有一约为2纳米或更小的厚度。于此隧穿介电结构的此中层及顶层可能具有约为1至3纳米的厚度。在一范例元件中，一三层结构可能拥有一底层，例如一氧化硅层，其具有约10至20埃的厚度。一中层，例如一氮化硅层，其具有10至30埃的厚度，及一顶层，例如另一氧化硅层，其具有10至35埃的厚度。在某一特定范例，一O/N/O三层结构可能被采用，其中此结构具有一15埃的氧化硅底层，一20埃氮化硅中层，及一18埃氧化硅顶层。在某一特定范例中，一O1/N1/O2三层结构可能被采用，其中此结构具有一13埃氧化硅底层，一25埃氮化硅中层，及一25埃氧化硅顶层。

在另一范例中，一个薄的O/N/O三层结构显示可以忽略的电荷捕捉。理论的能带图及隧穿电流分析，例如图5a、图5b及图6所示的描述，可以推论出一隧穿介电结构，例如具有各层厚度约为3纳米或更小的一O1/N1/O2结构，于保存状态时于低电场下可压抑此空穴直接隧穿。同时，其亦可在一高电场下允许足够的空穴隧穿。其原因可能是此能带补偿可有效地遮蔽N1及O2的隧穿能障。因此，此提出的元件可能可提供快速的空穴隧穿擦除，而其亦不会有传统的SONOS元件的保存议题。实验分析显示依据本发明的各种实例的存储单元绝佳的持久力及保存特性。

在某些较佳的实施例中，此隧穿介电结构包含至少一中层及在此中层两边的二相邻的层，其中各个中层及二相邻层包含一第一材料及一第二材料，其中此第二材料具有一价带能阶，其大于此第一材料的价带能阶且此第二材料具有一传导带能阶，其小于此第一材料的传导带的能阶。且其中在此中层的此第二材料的浓度是大于其在此二相邻层的浓度，且在此中层的此第一材料的浓度是小于其在此二相邻层的浓度。最好是，在依据本发明的一实施例的一隧穿介电结构，此第一材料包含氧及/或含氧化合物及此第二材料包含氮及/或含氮化合物。例如，此第一材料可包含一氧化物，例如氧化硅，及此第二材料可包含一氮化物，例如Si₃N₄或Si_xO_yN_z。

依据本发明目的的隧穿介电层可能包含三层或更多的层，其皆可包含类似的元素(例如硅、氮及氧)，只需具有小空穴隧穿能障材料的浓度，在此中层是高于在其相邻的两层。

依据本发明先前的实施例的某些介电结构，此第二材料可存在于此中层，其中此材料是以一浓度梯度存在，此第二材料在此中层的浓度由一相邻层/中层界面增加且至此中层内的一深度有一最大浓度，且由具有最大浓度的深度开始降低至另一相邻/中层界面有一较低的浓度。此浓度的增加及减少在较佳的情况下是为渐进的。

在本发明的又一实施例中，此隧穿介电结构包含至少一中层及二相邻层于此中层的二侧，其中此二相邻层包含一第一材料且此中层包含一第二材料，其中此第二材料具有一价带能阶，其大于此第一材料的价带能阶，且此第二材料具有一传导带能阶，其小于此第一材料的传导带能阶；且其中此第二材料是存在于此中层并有一浓度梯度，在此中层的第二材料的浓度是由一相邻层/中层界面增加至一最大浓度于此中层内的一深度，且由具有最大浓度的深度减少至一较低浓度于此另一相邻层/中间层界面。此浓度的增加及减少在较佳的情况下是为渐进的发生。最好是，依据本发明的此实施例，于一隧穿介电结构，此第一材料包含氧且/或一氧化物且此第二材料包含氮且/或一氮化物。例如，此第一材料可包含一氧化物，例如氧化硅，且此第二材料可包含一氮化物，例如Si₃N₄或Si_xO_yN_z。

例如，在本发明的某些实施例中，其中此隧穿介电层包含一个三层的ONO结构，此底层氧化物及顶层氧化物的层可包含氧化硅，且此中间的氮化物层可包含，例如，氮氧化硅及氮化硅，其中氮化硅的浓度(即，二者中具有小空穴隧穿能障高度的材料)在此层中并不是常数，反而是在介于具有三明冶结构的氮化层的某深度达到最大值。

在此中层内的此材料，其具有小空穴隧穿能障高度，达到最大浓度的深度的准确位置并没有决定性的影响，只需其位于一浓度梯度内，且在此隧穿介电层内的此中层内的某深度达到其最大浓度。

具有小空穴隧穿能障高度的此材料的浓度梯度可助于增进非易失性存储器元件的各种特性，尤其是对于具有一SONONOS或类SONONOS结构的元件。例如，保存状态的电荷流失可被减少，于高电场下的空穴隧穿可被改善，且在可能的情况下，在此隧穿介电层的电荷捕捉可被避免。

依据本发明的目的，一隧穿介电层的能带图可以被调整(带隙工程)，使得此中层的价带能阶及传导带能阶不具有一固定值，而是具有随着在通过此层的厚度中而改变的具有小空穴隧穿能阶高度的材料浓度的优点。参见图5e，依据本发明的目的，一带隙工程的隧穿介电层的ONO三层结构是以一能带图表示。此中层(第2层)是包含氮化硅。此外层(第1层及第3层)是包含二氧化硅。于第2层中的氮化硅浓度是是浮动的，使得价带能阶及传导带能阶，在第2层中于氮化硅浓度达到最高时的深度，分别达到一最大及最小值。三种可能的氮化硅浓度梯度是表示于图5e，其是以虚线表示由浓度梯度所造成的可变的价带能阶及传导带能阶。如图5e所示，在虚线上的圆圈表示三种供选择的于第2层内氮化硅浓度最大值，最小价带能阶及最高的传导带能阶发生于氮化硅浓度最大值。

依据本发明的实施例，多层的隧穿介电结构可以许多不同的方法制成。例如，一第一层(二氧化硅或氮氧化硅层)可利用任一传统的氧化方式形成，包含但不限于，热氧化、自由基(ISSG)氧化、以及等离子体氧化/氮化，以及化学气相沉积工艺。一中层，其具有一SiN的浓度梯度，可接着被形成，例如，利用化学气相沉积工艺，或是，替代地利用等离子体氮化法将形成于此第一层顶部过量的氧化物或氮氧化物进行处理。一第三层，此上层氧化层，可接着被形成，例如，利用氧化或化学气相沉积。

一电荷储存层可接着被形成于此隧穿介电结构之上。于一范例中，一电荷储存层，其约为5至10纳米，可被形成于此隧穿介电结构之上。在另一范例中，一氮化硅层，其约为7纳米或更厚，可被使用。在此电荷储存层上的此绝缘层可约为5至12纳米。例如，一氧化硅层，其约为9纳米或更厚，可被使用。以及此氧化硅层可由一热处理工艺形成，此热处理工艺转换一氮化层的一部份以形成此氧化硅层。任一已知或被发展出的方法，其用于形成在此所述的合适的材料的多层，可被用以沉积或形成隧穿介电层，电荷储存层且/或绝缘层。合适的方法包含，例如，热成长方法及化学气相沉积方法。

在某一范例中，一热转换工艺可能形成高密度或高浓度的界面陷阱，其可增强一存储器元件的捕捉效应。例如，当此栅极流量比为H₂∶O₂＝1000∶4000sccm时，氮化物的热转换可在摄氏1000度时被诱发。

另外，因为氮化硅通常具有非常小的(约1.9eV)空穴能障，在高电场下，其对于空穴而言是可直接隧穿的。同时，一隧穿介电结构的总厚度，例如一ONO结构，可能避免在低电场下直接的电子隧穿。于一范例中，这种非对称行为可提供一存储元件，其中此存储元件不仅提供快速的空穴隧穿擦除，亦提供减少或消除在保存期间的电荷流失。

一范例元件可由一0.12微米的氮化物电荷储存存储器技术制造。表1表示于一范例中元件的结构及参数。提出的具有一超薄O/N/O的隧穿介电结构可能改变空穴隧穿电流。在一范例中，一较厚(7纳米)的N2层可能作为一电荷捕捉层及一O3(9纳米)层可能作为一阻隔层。N2及O3皆可能由使用氮化物电荷储存存储器技术所制造。

表1

于本发明的某些实施例中，一栅极可包含一材料，此材料的功函数大于N+多晶硅的功函数。于本发明某些较佳的实施例中，这样的一个高功函数的栅极材料可包含一金属，例如铂、铱、钨以及其它的贵金属。在较佳的情况下，于此实施例中的此栅极材料具有大于或等于约4.5eV的功函数。在更佳的情况下，此栅极材料包含一高的功函数金属例如铂或铱。另外，较佳的高功函数材料包含，但不限于，P+多晶硅，以及氮化金属，例如，氮化钛及氮化钽。在本发明更佳的实施例中，此栅极材料包含铂。

依据本发明的一实施例中，具有一高功函数栅极材料的一范例元件亦可能由0.12微米氮化物电荷储存存储器技术所制造。表2表示于一范例中元件的结构及参数。提出的具有一超薄O/N/O的隧穿介电结构可能改变空穴隧穿电流。在一范例中，一较厚(7纳米)的N2层可能作为一电荷捕捉层及一O3(9纳米)层可能作为一阻隔层。N2及O3皆可能由使用氮化物电荷储存存储器技术所制造。

表2

依据本发明的具有高功函数栅极材料的实施例的存储单元，相对于其它的实施例，其表现出更佳的擦除特性。高功函数栅极材料抑制栅极电子注入捕捉层。在本发明内的某些实施例中，其中存储单元包含一N+多晶硅栅极，在擦除时空穴隧穿至此电荷捕捉层是与栅极电子注射同时发生。这种自我收敛擦除效应造成在擦除状态有更高的临界电压阶级，但对于NAND应用中却是不好的。依据本发明的高功函数栅极材料实施例的存储单元，可以被用于各种不同种类的存储器应用，例如包含NOR-及NAND-型存储器。然而，此依据本发明的高功函数栅极材料的实施例的存储单元，是特别适用于NAND应用，因为对于NAND应用中在擦除/重设状态下提升临界电压是不好的。依据本发明的高功函数栅极材料的实施例的存储单元，可介由空穴隧穿方法擦除，其中较佳的方法是介由-FN擦除操作。

一范例元件，其具有一ONO隧穿介电结构及一N+多晶硅栅极，可被传统的SONOS或氮化物电荷储存存储器方法程序化，且可被通道FN空穴隧穿擦除。图7a表示一范例SONONOS元件的擦除特性，其中在某一范例中此SONONOS元件具有一ONO隧穿介电结构。参考图7a，一更高的栅极电压造成一更快的擦除速度。因为栅极注入亦变得更强且造成的动态平衡点(其决定Vt)亦更高，其亦具有一更高的饱和Vt。其表示于此图的右半部，当临界电压达到约为3至5伏的一最小值，其中最小值取决于擦除栅极电压。由一瞬变分析方法，其微分图7a的曲线，可撷取此空穴隧穿电流。由图7a的量测所撷取的空穴电流是描述于上述的图6。为了方便比较，仿真的空穴隧穿电流是利用WKB近似描绘。此实验结构是与预测结果一致。通过此O1/N1/O2叠层的隧穿电流，在高电场下，其是接近超薄O1的情况，且在低电场下关闭。

依据本发明的某些实施例的存储单元，其具有高功函数栅极材料，其中此高功函数栅极抑制栅极电子注入，此元件的临界电压于一擦除或重设状态下可变得更小，且甚至为负值，取决于擦除时间。依据本发明的一实施例中的一存储器元件的临界电压值，其中栅极是包含铂且隧穿介电层包含一15/20/18埃的ONO结构，是示于图7b。如同于图7b所示，于一-FN操作时，且于一较小的栅极电压(-18V)，此元件的平坦的能带电压(其相关于临界电压)可被设定作低于-3V。此元件的相对应的电容对栅极电压值是示于图7c。

又，依据本发明的具有高功函数栅极材料的实施例的存储器元件的保存特性是被改善。一存储器元件的保存特性，其中此元件具有一铂栅极，是示于图7d，其中此电容是描绘作栅极电压的一函数，其中此图是对擦除及程序化之后、各个操作后的30分钟以及2小时之后作图。可观察到最小的徧差。

依据本发明的各种实施例的存储单元可***作于至少二种不同的模式下。例如CHE程序化，其具有反向的读取(模式1)，可被用作实现一2-位/单元操作。另外，低功率+FN程序化(模式2)亦可被用作一1-位/单元操作。此二种模式皆可使用相同的空穴隧穿擦除方法。模式1可较佳地被用作NOR型闪存的虚拟接地阵列架构。模式2可较佳地被用作NAND型闪存。

在一范例中，图8显示，依据本发明于模式1操作下的实施例，一虚拟接地阵列架构NOR型闪存具有绝佳的持久力。此类具有一隧穿介电结构的存储器元件并未发现有擦除的劣化，是因空穴隧穿擦除(Vg＝-15V)是为均匀的通道擦除方法。此相对应的IV曲线亦表示于图9，其显示此元件在多次的P/E偱环后仍具有小的劣化。于一范例中，其是可能是因为超薄的氧化物/氮化物层拥有良好的应力免除特性。另外，此存储器元件是不会有热电子所诱发的损害。依据本发明于模式2下的一实施例的一NAND型闪存的持久力是显示于图10。对于一更快的收敛擦除时间，或可使用一更大的偏压(Vg＝-16V)。绝佳的持久力亦可于此范例获得。

依据本发明的一实施例的一范例的SONONOS元件的电荷保存是示于第4图，其中在100小时后仅有一60mV的电荷损失。此保存特性改善的大小是优于传统的SONOS元件达多个数量级。加速的VG保存测试亦显示直接的隧穿可在此低电场下被压抑。第11图描述对于一10K P/E偱环元件的一加速的VG保存测试的范例。此电荷损失在施加1000秒的-VG应力后仍很小，表示此空穴直接隧穿在小电场下可被压抑。

据此，上述范例内的SONONOS设计可提供一快速且具有绝佳持久力的空穴隧穿擦除。如同以上所述，此设计可被实现于NOR及NAND型氮化物储存闪存。另外，依据本发明的一存储器阵列可包含多个具有类似或不同组态的存储器元件。

于依据本发明的实施例的各种阵列中，依据本发明的存储单元可被用于一虚拟接地阵列架构内传统的氮化物电荷储存存储器或SONOS元件。此可靠度的议题及擦除劣化，利用FN空穴隧穿而非热空穴注入，可被解决或舒缓。未限制此发明的范围于以下所述的特定结构下，依据本发明的存储器阵列，各种的操作方法是在底下描述范例的NOR虚拟接地阵列结构。

CHE或通道热电子引发二次热电子注入(CHISEL)程序化及反向读取可被用于2-位/单元存储器阵列。且此擦除方法或可为一均匀的通道FN空穴隧穿擦除。于一范例中，此阵列架构或可为一虚拟接地阵列或一JTOX阵列。请参考图12a-图20，一O1/N1/O2三层结构可被用作此隧穿介电结构，具有厚度小于2纳米的O1层及具有约3纳米或更小厚度的N1及O2层以提供空穴的直接隧穿。参考图12a-图20，N2层可更厚于5纳米以提供一高捕捉效率。一绝缘层，O3，可为一氧化硅层，其是用湿氧化形成，例如一湿式转换顶部氧化物(氧化硅)，以提供一大的陷阱密度于O3及N2之间的界面。O3可约为6纳米或更厚以防止由此氧化硅层逃逸的电荷损失。

图12a及图12b描述一虚拟接地阵列架构的范例，其配合上述的存储单元，例如具有一三层ONO隧穿介电结构的存储单元。尤其，图12a描述一存储阵列一部分的一等效电路，且图12b描述此存储器阵列的一部份的一范例的布局。

另外，图13描述在此阵列内许多相互配合的存储单元的概要横剖图。在一范例中，埋藏扩散(BD)区域对于此存储单元的源极或漏极区域可为N+掺杂的接面。此衬底可为一p型衬底。为了避免BDOX(BD上的氧化物)区域在-FN擦除时可能的崩溃，一厚的BDOX(＞50纳米)可被用于一范例中。

图14a及图14b描述对于一范例的虚拟接地阵列，其配合具有如上所述的隧穿介电层设计的2位/单元存储单元，可能的电子“重设”概要图。于实行更进一步的程序化/擦除偱环之前，所有的此元件可先经过一电子“重设”。一重设过程或可保证于相同的阵列内的存储单元的Vt的一致性，且提升此元件的Vt至收敛的擦除状态。例如，施加1秒的Vg＝-15V，如同图14a所示，可拥有注入某些电荷至氮化硅的一电荷捕捉层的效用，以达成一动态平衡的状态。利用此重设，即使是非均匀地充电的存储单元，例如因为其工艺时所产生的等离子体充电效应，也可能使其Vt收敛。另一产生一自我收敛偏压状态的方法是为提供栅极及衬底电压的偏压。例如，参考图14b，或可施加Vg＝-8及P型井＝+7V。

图15a及图15b描述对于一范例的虚拟接地阵列的程序化概要图，其中此阵列是配合具有上述的一隧穿介电层设计的2位/单元存储单元。通道热电子(CHE)程序化可被用于程序此元件。于第15a图描述的Bit-1程序化，此电子是被局部地注入至于位线N(BLN)的接面边缘。对于标示于图15b的Bit-2程序化，此电子是储存于BLN-1的接面边缘。对于字线(WL)典型的程序化电压是约为6V至12V。对于位线(BL)典型的程序化电压是约为3至7伏特，且此p型井是可被保持在接地的情况。

图16a及图16b描述对于一范例的虚拟接地阵列的读取概要图，其中此阵列是配合具有上述的一隧穿介电层设计的2位/单元存储单元。参考图16a，对于读取Bit-1，BLN-1是被施加于适当的读取电压，例如1.6V。参考图16b，对于读取bit-2，BLN是被是被施加于适当的读取电压，例如1.6V。于一范例中，此读取电压可于1至2伏的范围内。字线及p型井可被保持在接地的状况下。然而，其它调整的读取方式，例如一提升的-Vs反向读取方法亦可被实行。例如，一提升的-Vs反向读取方法或可使用Vd/Vs＝1.8/0.2以读取Bit-2，且Vd/Vs＝0.2/1.8以读取Bit-1。

图14a及图14b亦描述对于一范例的虚拟接地阵例的区块擦除图标，其中此阵列配合且有上述的一隧穿介电层设计的2位/单元存储单元。于一范例中，利用通道空穴隧穿擦除的区块擦除或可应用于实时地擦除此存储单元。于一存储单元的一ONO隧穿介电层，其中此存储单元具有此SONONOS结构，可提供一快速的擦除，此擦除可在约10至50msec达成且具有自我收敛通道擦除速度。于一范例中，一区块擦除操作状态可类似于一“重设”过程。例如，参考图14a，同步施加约为-15V的VG于此WL’s且让所有此BL’s皆为浮动或可达到一区块擦除。且此p型井可保持接地。

另外，参考图14b，施加约-8V至此WL’s且约+7V至此p型井亦可达到一区块擦除。于某些范例中，一完全的区块擦除操作可在100msec内或更少的时间内被达成，且不会有任何过擦除或无法擦除的存储单元。上述的元件设计可利于提供具绝佳自我收敛特性的一通道擦除。

图17是描述使用一SONONOS元件的一范例内的擦除特性。一SONONOS元件的范例可具有厚度分别约为15/20/18/70/90埃的O1/N1/O2/N2/O3，其具有一N+多晶硅栅极且热转换顶部氧化物作为O3。对于各种栅极电压的此擦除速度是在此显示。于此具有O1/N1/O2隧穿介电层的存储单元上的擦除操作，其中具有厚度分别约为15/20/18埃的多层，造成在小于50msec的时间内，例如10msec内，减少约2伏特的临界电压，于显示-FN擦除电压于-15及-17伏特之间的状态下。一个更高的栅极电压造成一更快的擦除速度。

然而，此收敛的Vt亦更高，是因为栅极注入是在更高的栅极电压下变得更活跃。为了减少栅极注入，P+多晶硅栅极或其它具有高功函数的金属栅极可被替代地使用作为栅极材料以在擦除时减低栅极注入电子。

图18描述在一虚拟接地阵列架构内使用SONONOS元件造成的特性的增进。于某些范例中是有绝佳的持久力表现。此程序化状态是为Vg/Vd＝8.5/4.4V，对于Bit-1为0.1微秒且Vg/Vs＝8.5/4.6V，对于Bit-2为0.1微秒。FN擦除可使用约50msec的Vg＝-15V以同步擦除此二位。因为FN擦除是为自我收敛均匀通道擦除，无法擦除或过擦除的存储单元通常不会存在。于某些范例中，上述所提的元件显示绝佳的持久力即使是在未使用一程序化/擦除检测或阶段算法的情况下。

图19a及图19b描述在一范例中P/E偱环的I-V特性。此相对应的I-V曲线于对数标尺(图19a)或是线性标尺(图19b)是在此表示。于一范例中，一SONONOS元件在多次P/E偱环后只具有非常小的劣化表现，故而次临界摆伏及跨导在多次偱环后皆几乎等同。此类SONONOS元件具有优良的持久力，其优于氮化物电荷储存存储器元件。其一可能的原因是热空穴注入未被使用。另外，如上述的一超薄的氧化物可能比一厚的隧穿氧化物具有更好的压力免除特性。

图20描述一范例中的一CHISEL程序化概要图标。另一程序化此元件的方法是使用CHISEL程序化，其是使用负的衬底偏压以增强撞击离子化来增加热载子效率。程序化电流亦可因为本体效应而减少。典型的状况是描述于此图，其中衬底是被施加一负的电压(-2V)，且此接面电压是降至3.5V。对于传统的氮化物电荷储存存储器元件及技术，CHISEL程序化，因其可能在通道中心区域附近注入更多的电子，而无法被应用。且热空穴擦除无法有效地移除传统的氮化物电荷储存存储器元件的通道中心区域附近的电子。

图21a及图21b描述一范例内的一JTOX虚拟接地阵列的设计。此JTOX虚拟接地阵列提供在一存储器阵列内使用SONONOS存储单元的一实施方式。于一范例中，在此JTOX结构及一虚拟接地接地的差异是为于此JTOX结构的元件是被浅沟渠隔离工艺隔绝。一典型的布局范例是描述于图21a。图21b描述一相对应的等效电路，其是等同于一虚拟接地阵列的电路。

如上所述，依据本发明的存储单元结构是适用于NOR及NAND型闪存。以下将描述存储器阵列设计及其操作方法的另外的范例。本发明的范围并未限制于至以下所述的特定结构，依据本发明的存储器阵列的各种的操作方法是如下所述的NAND架构的范例。

如上所述，n通道SONONOS存储器元件，其具有一ONO隧穿介电层可被用于一存储器元件。图22a及图22b描述一NAND阵列架构的范例。图23a及图23b描述一范列的存储器阵列设计由二不同方向的横剖图。于某些范例中，一存储器阵列的操作方法可包含+FN程序化，-FN擦除，以及读取方法。另外，电路操作方法亦可能被包含以避免在某些范例中发生的程序干扰。

在此单区块栅极结构设计之外，一分离的栅极阵列，例如一NAND阵列，其使用SONONOS元件于二个晶体管栅极之间，其中此栅极是置于此源极/漏极区域旁，亦可被使用。于某些范例中，一分离的栅极设计可能缩小尺寸至F＝30纳米或更小。更进一步地，此元件可被设计作具有良好的可靠度，以减少或消除此交互浮动栅极耦合效应，或设计为具有二者的优点。如上所述，一SONONOS存储器元件可提供绝佳的自我收敛，或高速的擦除，其中此高速的擦除可助于区块擦除操作以及Vt分布控制。更进一步地，一紧缩的擦除状态分布可利于多阶应用(MLC)。

利用某些用于一存储器阵列结构的设计，此有效的通道长度(Leff)可被增大以减少或消除短通道效应。某些范例可被设计以使用无扩散接面，因此避免于存储器元件的制造过程时提供浅接面或使用口袋布植的挑战。

图1描述一存储器元件的范例，其中此存储器元件具有一SONONOS设计。另外，上述的表1描述使用于不同层的厚度及其材料的范例。于某些范例中，P+多晶硅栅极可被用于提供一低的饱和重设/擦除Vt，此Vt可由降低栅极注入而被达成。

图22a及图22b描述一存储器阵列的范例，例如一SONONOS-NAND阵列，其具有依据描述于表1的实施例的存储单元，且具有扩散接面。于一范例中，分离的元件可由各种隔离方法，例如浅沟渠隔离(STI)或绝缘层覆硅(SOI)技术，被各自独立开来。参考图22a，一存储器阵列可包含多个位线，例如BL1及BL2，以及多个字线，例如WL1、WLN-1以及WLN。另外，此阵列可包含源极线晶体管(或源极线选择晶体管或SLTs)以及位线晶体管(或位线选择晶体管或BLTs)。如同以上所述，于此阵列内的此存储单元可利用一SONONOS设计，且此SLT及BLT可包含n型金氧半场效晶体管(NMOSFETs)。

图22b描述一存储器阵列的一范例的布局，例如一NAND阵列。参考图22b，Lg是为存储单元的通道长度，且Ls是为在存储器元件每一分离的线之间的距离。另外，W是为存储单元的通道宽度，且Ws是为分隔的位线或源极/漏极区域之间的隔离区域的宽度。

请参考图22a及图22b，此存储器元件可被串联地连接且形成一NAND阵列。例如，一串的存储器元件可包含16或32个存储器元件，提供16或32的一串数。此BLTs及SLTs可被用作选择晶体管以控制此串相对应的NAND。于一范列中，对于BLTs及SLTs的栅极介电层可为一氧化硅层，其中此氧化硅层并不包含一氮化硅捕捉层。此类的组态，虽然未对各种情况而言是必需的，可避免BLTs及SLTs于某些范例下的此存储器阵列操作可能发生的Vt偏移。另外，此BLTs及SLTs可使用ONONO层的组合以做为其栅极介电层。

于某些范列中，此施加于BLTs及SLTs的栅极电压可小于10伏特，其中此电压可能诱发较小的栅极干扰。于BLTs及SLTs的栅极介电层可被充电或电荷捕捉，额外的-Vg擦除可被施加于BLT或SLT的栅极以对其栅极介电层放电。

参考图22a，各个BLT可能被耦合至一位线(BL)。于一范列中，一位线可为一金属线，其具有和STI具有相同或大致相同之间距。又，各个SLT是连接至一源极线(SL)。此源极线是平行于此WL且连接至此用于读取感测的此感测放大器。此源极线可为一金属，例如钨、或多晶硅线、或一N+扩散掺杂线。

图23a为一横剖图，其描述一范例的存储器阵列，例如一SONONOS-NAND存储器阵列，又此剖面是沿着通道长度的方向。典型的Lg与Ls是大致等于F，F通常表示一元件(或节点)的关键尺寸。此关键尺寸可能随着工艺技术而变化。例如，F＝50纳米代表使用50纳米的节点。图23b描述一范例存储器阵列的横剖图，例如一SONONOS-NAND存储器阵列，沿着此通道宽度的方向。参考图23b，于通道宽度方向之间距是大约等于或略大于通道长度方向之间距。因此，一存储单元的尺寸是略等于4F²/存储单元。

于制造一存储器阵列的范例，例如上述的阵列，此工艺可包含仅使用二个主要掩膜或显影工艺，例如一用于多晶硅(字线)及另一用于STI(位线)。相对的，NAND型浮动栅极元件的制造方法可能需要至少二个多晶工艺以及另一多晶间ONO工艺。因此，此所提出的元件的结构及工艺可比NAND型浮动栅极存储器的更加简单。

参考图23a，于一范例中，于字线(WLs)之间的空间(Ls)可被形成作为具有浅接面，例如N+掺杂区域的浅接面，其可用作此存储器元件的源极或漏极区域。如图23A所述，额外的布植及/或扩散工艺，例如一斜角口袋布植，可被实行以提供一或更多的“口袋”区域或接面的口袋延伸，其是邻近一或多个浅接面区域。于某些范例中，此类组态可提供更好的元件特性。

在某些使用STI来隔绝分离的存储器元件的范例中，于STI区域的沟渠深度可更大于于p型井内的空乏宽度，尤其是当使用的接面偏压被提高时。例如，此接面偏压可高至7V于程序化禁止的位线(于程序化时未选取的位线)。于一范例中，此STI区域的深度可在约为200至400纳米的范围。

于制造一存储器阵列后，一重设操作可先被实施以紧缩Vt的分布。图24a描述此类操作的范例。于一范例中，在其它操作开始前，或可使用VG约等于-7V且VP-well约等于+8V以重设此阵列(VG及VP-Well的压降可分配至此栅极电压至各个WL及p型井)。于重设时，BL’s可为浮动的，或提升至和此P型井相同的电压。如同于第24b图所述，此重设操作可提供绝佳的自我收敛特性。于一范例中，甚至SONONOS元件是先被充电至各种的Vt值，此重设操作可“紧缩”其至重设/擦除状态。于一范例中，此重设时间是约为100msec。于此范例中，此存储器元件可使用n通道SONONOS元件，其具有ONONO＝15/20/18/70/90埃，且具有Lg/W＝0.22/0.16微米的一N+多晶硅。

通常传统的浮动栅极元件是无法提供自我收敛擦除。相反地，SONONOS元件可以收敛的重设/擦除方法操作。于某些范例中，此操作可能成为非常重要的，因为初始的Vt分布因为某些工艺议题，例如处理非均匀的等离子体充电效应，是通常在一大范围内。此范例的自我收敛“重设”可能有助于限缩，或窄化存储器元件的初始的Vt分布范围。

在一程序化操作的范例中，此选取的WL可被施加一高电压，例如一约为+16V至+20V的电压，以诱发通道+FN注射。其它通过栅极(其它未选的WL’s)可被开启以诱发一串的NAND的反转层。在某些范例中，+FN程序化可为一低功率方法。于一范例中，平行程序化方法，例如具有4K Bytes平行存储单元的页面程序化，可产生超过10MB/sec的程序化总处理能力，而总电流消秏可被控制于1mA内。于某些范例中，为了避免在其它BLs的程序化干扰，一高电压，例如一约为7V的电压可被施加于其它的BLs，故而此反转电位可被提升以抑制于未选取的BLs(例如于图25内的存储单元B)的压降。

对于读取操作的范例，此选取的WL可被提升至一电压，此电压是于一擦除状态阶级(EV)与一程序化状态阶级(PV)之间。其它的WLs可用作此“通过栅极”，故而其栅极电压可被提升且高于PV。于某些范例中，擦除操作可如上所述的重设操作，其可允许自我收敛至相同或类同的重设Vt。

图25描述一操作一存储器阵列的一范例。程序化可能包含通道+FN注射电子进入一SONONOS氮化捕捉层。某些范例可能包含施加Vg约等于+18V至此选取的WLN-1，且施加VG约等于+10V至其它的WLs，以及此BLT。此SLT可被关闭以避免通道热电子注射至存储单元B。于此范例中，因为所有于此串NAND内的晶体管是被开启，此反转层通过此串。更进一步地，因为BL1是被接地，于BL1的此反转层具有零值的位准。另一方面，其它的BLs是被提升至一高位准，例如一约为+7V的电压，故而其它BLs的反转层变得更高。

尤其，对于存储单元A，其是为被选取作程序化的存储单元，此压降是约为+18V，其造成+FN注射。且此Vt可被提升至PV。对于存储单元B，此压降是为+11V，造成较少的+FN注射，而FN注射是对Vg相当敏感。对于存储单元C，仅被施加+10V的电压，造成无或可忽略的+FN注射。于某些范例中，一程序化操作不限于所描述的技术。即，其它合适的程序化禁止技术亦可被施加。

图24a、图26及图27更进一步描述阵列操作的某些范例，且描述某些范例的持久力及保存特性。如其所述，此元件在多次的操作周期后的劣化可非常小。图24A描述一范例的擦除操作，其可类似于一重设操作。于一范例中，此擦除操作是由区块或方块实施。如上所述，此存储器元件可能具有良好的自我收敛擦除特质。在某些范例中，此擦除饱和Vt可能取决于Vg。例如，一更高的Vg可能造成一更高的饱和Vt。如同于图26所述，此收敛时间可约为10至100msec。

图27描述一范例的读取操作。于一范例中，读取可被由施加一栅极电压所实现，其中此栅极电压是介于一擦除状态Vt(EV)及一程序化状态Vt(PV)之间。例如，此栅极电压可约为5伏。于另一方面，其它的WLs及BLT及SLT是被施加以一更高的栅极电压，例如一约为+9V的电压，以开启其它所有的存储单元。于一范例中，若存储单元A的Vt是高于5V，此读取电流可非常小(＜0.1uA)。若存储单元A的Vt是小于5V，此读取电流可更高(＞0.1uA)。因此，此存储器状态，即，此储存的信息，可被确认。

于某些范例中，对于其它的WLs的通过栅极电压应更高于此高Vt状态或此程序化状态Vt，但不过高以诱发栅极干扰。于一范例中，此PASS电压是于约7至10V的范围内。于BL施加的电压可约为1V。虽然一更大的读取电压可诱发更大的电流，此读取干扰在某些范例中可变得明显。于某些范例中，此感测放大器可被放置于一源极线(源极感测)或于一位线(漏极感测)上。

NAND串行的某些范例可能在每串上具有8、16、32个存储器元件。一更大的NAND串可以节省不必要的管理且增加阵列的效率。然而，在某些范例中，此读取电流可能是更小且干扰可能变得更加显著。因此，应依据各种不同的设计，工艺，以及操作因素选取适当的NAND串数。

图28描述某些范例元件的周期持久力。参考图28，P/E偱环，其具有+FN程序化及-FN擦除，可被实现，且此结果具有良好的持久力特征。于此范例中，擦除状态是为Vg于100msec内约为-16V。于某些范例中，仅需单一的擦除动作，且不需要状态的验证。存储器Vt的范围良好且无劣化的情况。

图29a及图29b是使用不同的标尺描述此范例的存储器元件IV特征。尤其，图29a描述此元件的一小的劣化摆幅，且图29b描述此元件的一小的gm劣化。图30描述一范例的SONONOS元件的保存特征。参考图30，一良好的保存特征是被提供且对于元件操作10K个偱环后且在室温下放置200小时后，仍具有小于100mV的电荷损失。

于某些范例中，一分离栅极设计，例如一分离栅极SONONOS-NAND设计，可被用作使一存储器阵列达到一更积集的小尺寸。图31描述一使用此类设计的范例。参考图31，介于各个字线之间，或介于二相邻的且共享相同的位线的存储器元件之间的此空间(Ls)可被减小。于一范例中，Ls可为缩减至约为或小于30纳米。如图所示，此存储器元件，其沿着相同的位线使用一分离栅极设计可仅共享一源极区域及一漏极区域。另一方面，一分离栅极SONONOS-NAND阵列对于某些存储器元件可使用无扩散区域或接面，例如N+掺杂的区域。于一范例中，此设计亦可降低或消除对于浅接面及邻近的“口袋”的需求，其中口袋在某些范例中可能涉及一更复杂的工艺。更且，于某些范例中，此设计是较不被短通道效应影响，因此通道长度已被增长，例如在一范例中被增长至Lg＝2F-Ls。

图32描述使用一分离栅极设计的一存储器阵列的一范例工艺。此概要图标是仅为一描述用范例，且此存储器阵列可使用各种不同的方法设计及制造。参考图32，在用以提供此存储器元件的多层的材料被形成后，利用一氧化硅结构作为形成于多层上的一硬屏蔽，然后此多层可被图案化。例如，氧化硅区域可被显影及蚀刻步骤被定义。在一范例中，用做定义初始氧化硅区域的图案可具有一约为F的宽度，且在氧化硅区域间的空间约为F，造成一约为2F之间距。于此初始的氧化硅区域被图案化之后，氧化硅侧壁子可接着在图案化的区域周围被形成，以增加各个氧化硅区域且缩小其空间。

请继续参考图32，于氧化硅区域被形成后，其可被用作一硬屏蔽以定义或图案化其覆盖的层以提供至少一存储器元件，例如多个NAND串。另外，绝缘材料，例如一氧化硅，可被用于填充于此空间内，例如于图32所示的Ls空间，于相邻的存储器元件之间。

于一范例中，沿着相同的位线且介于相邻的存储器元件之间的空间Ls可为约15纳米至约30纳米的范围内。如上所述，于此范例内，此有效的通道长度可被扩充至2F-Ls。于一范例中，若F是约为30纳米且Ls是约为25纳米，Leff是约为45纳米。对于这些范例存储器元件的操作，栅极电压可被减至小于15V。另外，于字线之间的内部多晶硅的压降可被设计作不大于7V，以避免于Ls空间内的侧壁子崩溃。于一范例中，其可由在相邻的字线之间具有小于5MV/cm的电场而达成。

对于传统的NAND浮动栅极元件的具有扩散接面的Leff是约为其栅极长度的一半。对照之下，若F是约为50纳米且Leff是约为30纳米，对于此提出的设计(此分离栅极NAND)的某一范例中，Leff是约为80纳米。此较长的Leff可提供较佳的元件特性，因其降低或消除了短通道效应的冲击。

如上所述，一分离栅极NAND设计可更进一步缩减在相同位线上于相邻的存储单元之间隔空间。对照之下，传统的NAND型浮动栅极元件可能无法提供一小之间隔，因为浮动栅极间的耦合效应可能造成存储器容许范围的损失。此内部浮动栅极耦合是为介于相邻的存储单元的界面于介于相邻的浮动栅极的电容是相当高时(位于此浮动栅极的空间是很小故而于相邻的浮动栅极之间的耦合电容变得很高故而造成读取干扰)。如上所述，此设计可消除制造某些扩散接面的需求，且，如果所有的字线是被激活时，反转层可直接地被连接，因此，此设计可简化存储器元件的工艺。

一个使用超薄ONO隧穿介电层的多层SONOS元件是被描述。因具有一n+多晶硅栅极，一范例中约为+3V的一自我收敛正向擦除临界电压是被达成适于一NOR架构。其中的通道热电子程序化可被采用于储存每存储单元二位、藉由使用此标准的反向读取方法可被读取、且使用空穴隧穿来擦除，其是采用电场协助FN隧穿在一栅极电压，例如-15伏特的情况下进行。使用一p+多晶硅(或其它高功函数的材料)栅极，一空乏模式元件可被获得，其具有小于零的一擦除临界电压及约超过6伏特的一程序化临界电压，而可达成非常大的存储器可用范围，可适用于NAND架构，其中此架构是使用电场协助的FN电子隧穿以用作程序化，且使用电场协助的FN空穴隧穿以用作擦除操作，其在擦除时具有一栅极电压，例如-18伏特。

图33是为一MOSFET一临界电压的改变对多个程序化干扰偏压脉冲或擦除干扰偏压脉冲的曲线图，其中此MOSFET是具有一超薄的多层隧穿介电层(O1/N1/O2＝15/20/18埃)。此图显示于此ONO隧穿介电层内可忽略的电荷捕捉，不论是此具有多层隧穿介电层的范例元件中采用CHE、+FN、或-FN注入模式。

图34是为于一超薄的ONO介电电容器栅极电压对时间在固定电流应力下所作的曲线图，其突显于负的栅极电流应力下有小的电荷捕捉，且指出绝佳的应力容忍度。此小的捕捉效率可能是因为此电容代表自由的通道更长于约20埃的氮化物厚度。其亦显示小于20埃N1层是较佳的实施方式。另外，在较佳的实施例中，在处理期间于O1/N1及N1/O2没有诱发间隙捕捉。

图35是为于一元件的擦除过程时，自我收敛临界电压Vt作为擦除栅极电压VG的函数，其中此元件是具有一超薄的多层隧穿介电层(O1/N1/O2＝15/20/18埃)，且具有一N+多晶栅极。一更大强度的栅极电压VG造成VT的一更高的饱和值，是因栅极注入变得更强。一个高的自我收敛擦除对于NOR架构是有益的，因其避免了过度擦除的议题。

图36是为临界电压对烘烤时间的曲线图，对于一范例的元件，其在各种P/E偱环数下具有一N+多晶栅极，对于擦除状态及程序化状态的存储单元，显示对于此多层隧穿介电层BE-SONOS元件具有绝佳的电子保存能力。

对于NAND的应用，一空乏模式元件(V_T＜0)对于擦除状态是有益的。由使用一P+多晶栅极，栅极注入是可被减少且元件可被擦除至空乏模式，如同图37所示。图37是为对于一多层隧穿介电层存储单元(ONONO＝15/20/18/70/90埃)的平坦带电压对时间的曲线图，其显示擦除时间随着更高强度负值的栅极电压而减少。图37亦描述在更大的V_G下(例如，约-20伏特)，栅极注入变得显著，造成擦除饱和约为-1伏特。

图38是为，对于一具有P+多晶栅极及一ONONO＝15/20/18/70/90埃的范例元件，在VG等于+19、+20、及+21伏时的+FN程序化特性，其平坦带电压对时间的曲线图。如同于图38所示，一大的可用范围(于此图内可达至约7伏特)在10msec内可被获得，且一3伏特的可用范围可在少于200微秒内被获得。

图39是为，对于一程序化脉冲为20伏对每个偱环为500微秒下，且擦除脉冲为-20伏对每周期为10msec下或-18伏特对每周期为100msec下，平坦能带对程序化/擦除偱环数所作的曲线图，其描述P/E偱环持久力。于图39，一次的程序化及一次的擦除是被用于各个P/E偱环中。

图40是为平坦能带电压对应力时间的曲线图，其描述一VG加速保存测式，其是在程序化状态施加-V_G且在擦除状态施加+V_G于具有一P+多晶栅极的范例元件。如同于图40所述，小的电荷损失及小的电荷获得表示直接的电荷隧穿已被抑制于一般的电场下(＜4MV/cm)。

图41是为平坦能带电压对时间所作的曲线图，其描述于依据本发明的具有一P+多晶栅极的元件的电荷捕捉氮化物N2在室温及高温下的电荷保存。如同图41所示，电荷损失及电荷获得在室温下是可忽略之。另外，超过6伏特的可用范围即使是在摄氏150度的烘烤500小时后亦可被保存。此大于6伏特可用范围，和绝佳的保存是对于SONOS型元件而言是非常好的结果。

图42是为平坦的能带电压对时间所作的曲线图，其是对于在分别具有70及90埃的N2及O3层的ONONO元件，且此O1、N1、及O2层是为15/20/18、15/20/25以及18/20/18埃，描述BE-SONOS元件的擦除速度，在具有此O1层的厚度小于20埃，尤其是在此范例下的18埃或15埃，有显著的改善。的确，具有15埃的O1，此擦除速度有显著的改善，造成擦除速度小于100毫秒和小于10毫秒的速度是可实现的。对于一15埃的O1层，在小于10毫秒内平坦带电压(其密切关系于临界电压的改变)有超过3伏特的减少量。如同于图42所示，此擦除速度是对O1的改变非常的敏感。如同图42所示，在O1的厚度由18埃减少至15埃，可造成擦除时间一显示的减少。对于O2厚度的改变，通常对于擦除时间而言仅有较小的效应。其是因此ONO隧穿是由此O1层主导，而此O2层的效应在一擦除偏压操作时是几乎(如同图5c)或完全(如同图5d)被遮蔽。

图43是为一元件对于一擦除偏压为-18伏的平坦带电压对时间的做图，其中元件是具有BE-SONOS结构，其ONONO＝15/20/18/70/90埃。图43是为比较二范例的元件的擦除特性，其中一范例元件具有P+多晶硅栅极，另一范例元件具有含有铂的栅极。铂相对于P+多晶硅而言具有较高的功函数，其足可导致非饱和的擦除，如同于图43所示。此高功函数栅极材料可使用例如一光刻胶剥落法来图案化。

如同所述，上述的某些范例，包含结构设计、阵列设计以及存储器元件的操作，可提供所欲得的阵列尺寸、良好的可靠性、良好的效能、或以上优点的任意组合。上述的某些范例是可用于缩放尺寸大小的非挥发闪存，例如NAND闪存及用于资料应用的闪存。某些范例可提供SONONOS元件，且此元件具有均匀且高速的通道空穴隧穿擦除。某些范例亦可提供存储器元件良好的持久力且降低某些非难擦除或过擦除的议题。同时，良好的元件特性可被提供，这些特性例如为在P/E偱环后仍仅有小的劣化以及良好的电荷保存。在一存储器阵列的元件的均匀性可被提供，而未有不安定的位或存储单元。更进一步，某些范例可，由一分离栅极NAND设计，提供良好的短通道元件特性，其中此设计在存储器元件的操作时可提供更好的感测边界。

图44是为一概要上视图，其显示一范例阵列的一部份，其中此阵列是利用在一绝缘衬底上的薄膜晶体管结构。请参考图44，一存储器阵列400的部份是形成于一绝缘衬底401上。此存储器阵列400的部份是包含在衬底401内的一绝缘层上的多个平行的半导体主体区域410，以及介于选择线420a及选择线420b的多个平行的字线420c。此选择线420a及选择线420b及此字线420c大致垂直于且覆盖于此半导体主体区域410。此字线420c的数量是不限于显示在图44的数量。此字线420c的数量可能为8、16、32、64及128或其它适合应用于一存储器阵列的数目。

此衬底401可能为，例如，一半导体衬底，一三五族复合衬底，一硅锗衬底、一磊晶衬底、一绝缘层覆硅(SOI)衬底、一显示器衬底例如一液晶显示、一等离子体显示、一电子发光(EL)灯管显示，或一发光二极管(LED)衬底。对于绝缘层覆硅(SOI)的实施例，此衬底401包含至少一绝缘介电层，例如形成于一区块材料衬底401，例如一半导体芯片，上的一介电层405(示于图46A)。

请参考显示于图44的实施例，各个半导体主体区域410包含至少一接面区域，例如邻近此选择线420a及选择线420b的此接面区域412，其中此选择线420a及选择线420b是位于一连续的无接面通道区域的二端之间。选择线420a可被参考作一区块选择线且选择线420b可被参考作为一源极选择线。此接面区域区域412是由介层孔(contact vias)或其它(未显示出)连接至整***线或源极线。选择线420a及选择线420b是配置以连接一选择方块或存储单元的能带至此位线及源极线，于电压被施加至选择线420a及选择线420b时。

于描述的实施例，存储器阵列400的部份包含，邻近此半导体主体区域410，且介于二相邻的半导体主体区域410，的多个平行的绝缘沟渠结构430。

请参考图44，长方形402表示一存储单元的一尺寸，其基本上是约为二倍字线420c的宽度乘上一沟渠430及一半导体主体区域410的宽度总合。

图45是为一概要的横剖图标，其表示一范例的阵列的一部份，且是沿着第44图内的剖面线2-2撷取一字线420c，表示一横过存储单元阵列列的透视图。于图45，此沟渠结构430是形成于二相邻的半导体主体区域410之间。一隧穿势垒层310、一电荷储存层320、一介电层330、以及一导电层335叠层且可大致顺形于半导体主体区域410的结构以及沟渠结构430。隧穿势垒层310、电荷储存层320、介电层330以及导电层335的细部描述是接续于图46A说明。

图46A及图46B是为横剖面的概要图标，其显示在一范例半导体结构的一范例形成方法中的步骤中，沿着图44内的线3-3撷取的图标。

图46A是为沿着图44的线3-3撷取的横剖面图，其表示在一无接面NAND组态的单一的存储单元行。如同于第46A图所述，介电层305覆盖于衬底401。半导体主体区域410是形成于介电层305之上。介电层305可为，例如，一氧化层、一氮化层、一氮氧化层、其它的介电层或各种上述的组合。于某些实施例中，介电层305可被参考为一埋藏的氧化层，如同于一绝缘层覆硅(SOI)结构。半导体主体区域410可为一硅层、一多晶硅层、一非晶硅层、一硅锗层、一取向附生层、其它半导体材料的层或各种以上的组合。于某些用以生成一p型半导体区域的实施例，半导体主体区域410可具有掺杂物例如錋、镓、铝且/或其它三族的元素。于某些实施例中，半导体主体区域410以及介电层305可由一SOI工艺形成。于其它的实施例中，介电层305的形成可由一化学气相沉积(CVD)工艺、一超高真空化学气相沉积(UHVCVD)工艺、一原子层化学气相沉积(ALCVD)工艺、一金属有机化学气相沉积(MOCVD)工艺或其化的CVD工艺。半导体主体区域410的形成可由，例如，一取向附生工艺、一CVD工艺、一磊晶工艺，或各种以上的组合的工艺。于一实施例中，TFT元件具有一60纳米厚的多晶硅通道于埋藏氧化物之上。多晶硅是为一非晶硅(a-Si)层，其是由低压化学气相沉积(LPCVD)工艺被沉积，接着由一低温热退火(摄氏600度)以完成结晶。一多层O1/N1/O2隧穿介电层是作用在擦除时具有容易的空穴隧穿，而在保存时消除隧穿介电层的电荷损失。接着，SiN捕捉层(N2)以及顶部阻隔氧化物(O3)是被生成。一重度掺杂的P+多晶栅极是被采用以在-FN擦除时压抑此栅极注入。此元件是具有三栅极结构，如图45所示，具有等效的三个通道表面，每个边上皆有一个且一个在半导体主体区域410的顶部。

顶部氧化物工艺具有最大的热预算。二个顶部氧化物(O3)形成的工艺是具有代表性，包含一具有快速热退火的LPCVD氧化物(HTO)，以及一原状蒸汽产生(ISSG)氧化以转换部份的捕捉氮化物(N2)至氧化物。较低的热预算工艺是较适于降低由选择栅极接面的掺杂物扩散。然而，ISSG工艺可造成一更佳的持久力特征，如同于于2006年12月发表于InternationalElectron Devices Meeting，IEDM期刊的论文“A Multi-Layer stackableThin-Flim Transistor(TFT)NAND-TYPE Flash Memory”、发明人为Lai等人，此论文是在此提出以作为参考之用。平坦化是接着被实施，例如由HDP氧化布植以及化学机械研磨。在形成底部TFT元件之后。对于多层的接触性蚀刻可独立地被实施以避免过度的蚀刻。

请参考图46A，半导体主体区域410包含一连续的无接面通道区域414于选择线420a、选择线420b之间，且位于字线420c之下且介于字线420c之间。半导体主体区域410包含至少一连续的无接面通道区域例如区域415于选择线420a、选择线420b以及字线420c之下。

各个选择线420a、选择线420b包含一栅极绝缘体331以及一导电层336。栅极绝缘体331可为一氧化层、一氮化层、一氮氧化层、高k值介电层、其它的介电材料层或上述各种不同的组合。导电层336可为，例如，一多晶硅层、一非晶硅层、一含金属层、硅化钨层、一铜层、一铝层或其它的导电材料的层。导电层336的形成可藉由，例如，一CVD工艺、一物理气相沉积(PVD)工艺、一电镀工艺以及/或一无电极电镀工艺。

各个字线420c可能包含隧穿势垒层310、电荷储存层320、介电层330以及导电层335。在某些实施例中，隧穿势垒层310、电荷储存层320、介电层330以及导电层335可被接续地形成于半导体主体区域410之上。

隧穿势垒层310可允许电荷，例如空穴或电子，于一擦除操作及/或一重设操作时，由半导体主体区域410隧穿至电荷储存层320。隧穿势垒层310可为一氧化层、一氮化层、一氮氧化层、其它介电材料层、或各种以上的组合。于某些实施例中，隧穿势垒层310可包含一第一氧化层(未标示)、一氮化层(未标示)以及一第二氧化层(未标示)，其是可参考作一ONO结构。于某些实施例中，第一氧化层可为具有厚度约为2纳米或更小的一超薄氧化层。于另一实施例中，第一氧化层可具有约1.5纳米或更小的厚度。于另外的实施例中，第一氧化层可具有介于约0.5纳米及约2纳米之间的厚度。超薄氧化层可被形成，例如，由一原状蒸汽产生(ISSG)氧化工艺。用于形成氮化层的工艺可，例如，在温度约为摄氏680度下使用DCS及NH3作为前置物。于某些实施例中，氮化层可具有约3纳米或更小的厚度。于其它的实施例中，氮化层可具有介于约1至2纳米的厚度。第二氧化层的形成可由，例如，一LPCVD工艺。于某些的实施例中，第二氧化层可具有约3.5纳米或更小的厚度。于另一实施例中，第二氧化层可具有一约为2.5纳米或更小的厚度。于另一实施例中，第二氧化层可具有介于约2.0至3.5纳米的厚度。

电荷储存层320如前所述可储存电荷，例如电子或空穴。电荷储存层320可为，例如，一氮化层、一氮氧化层、一多晶硅层或其它可适于储存电荷的材料的层。于某些对于形成一氮化电荷储存层的实施例中，此工艺可用，例如，二氯硅烷DCS及NH3作为前置物，且工艺温度是约为摄氏680度。于另一用于形成一氮氧化物的电荷储存层的实施例，此工艺可使用，例如，DCS、NH3、N2O以作为前置物。于某些实施例中，电荷储存层320可具有一约为5纳米或更大的厚度，例如，约7纳米。

介电层330可隔绝导电层335注入电荷至电荷储存层320。介电层330可为，例如，一氧化层、一氮化层、一氮氧化层、一氧化铝层、其它介电材料或各种以上的组合。于某些实施例中，用于形成介电层330的工艺可转换部份的电荷储存层320，例如一氮化层，以形成介电层330。此工艺可为一湿转换工艺，其在炉内利用O₂及H₂O气体，且于温度约介于摄氏950至1000度下。例如，一氮化层，其具有一约为13纳米的厚度，可被转换至介电层330，介电层330是具有约9纳米的厚度，以及存留的氮化层，例如，电荷储存层320，其具有约为7纳米的厚度。此湿式转换工艺是被施加于一小部份的初始层，接着沈积以平衡此层，其是藉由对于沉积二氧化硅而言较小的热预算工艺，例如一高温氧化HTO工艺或一原状蒸汽产生(ISSG)氧化工艺。在另外的实施例中，介电层330是被形成于电荷储存层320之上，且未使用一湿式转换工艺。隧穿势垒层310的各种厚度、电荷储存层320以及介电层330可被用作形成一所需的结构。

导电层335可为，例如，一多晶硅层、一非晶硅层、一含金属、硅化钨层、一铜层、一铝层或其它的导电材料的层、或以上材料的结合的层。导电层335的形成可藉由，例如，一CVD工艺、一物理气相沉积(PVD)工艺、一电镀工艺以及/或一无电极电镀工艺。于某些实施例中，导电层335及336可被相同的工艺形成。于某些实施例中，包含隧穿势垒层310、电荷储存层320以及介电层330的结构可被参考作一工程带隙SONOS(BE-SONOS)结构。

请参考图46A，介电材料339是形成于选择线420a、选择线420b以及字线420c之间，且介于字线420c间。介电材料339可包含，例如，氧化物、氮化物、氮氧化物、及/或其它的介电材质。介电材料339的形成可藉由，例如，一CVD工艺。至少一介电侧壁子，例如介电侧壁子337可被形成于选择线420a及选择线420b的侧壁之上。介电侧壁子337可包含，例如，氧化物、氮化物、氮氧化物及/或其它的介电材料。于某些范例中，介电侧壁子337及介电材料339是由相同的材料所工艺且由相同的工艺所制作。

请参考图46B，一布植工艺340布植掺杂物至半导体主体区域410，藉由使用介电侧壁子337且/或介电材料339作为一布植屏蔽以形成至少一掺杂的区域例如区域412，以在半导体主体区域410内形成接面。区域412可被参考作为选择线420a及选择线420b的源极/漏极(S/D)区域。于某些实施例中，布植工艺340可为一倾斜布植工艺，故而区域412可被恰当地形成于此半导体主体区域410内。于其它的实施例中，布植工艺340可具有一布植方向，此方向大略垂直于衬底401的表面，其中晶体管是形成于衬底401之上。于某些对于形成n通道晶体管的实施例中，布植工艺340可使用n型掺杂物例如錋、砷且/或其它五族的元素。

请参考图46B，布植工艺340并不布植例如n型的掺杂物至半导体主体区域410内，例如一p型半导体主体区域，因介电侧壁子337及介电材料339阻隔布植工艺340。因此，布植工艺340并未形成源极/漏极区域于介于选择线420a及选择线420b及字线420c之间的区域414。且需注意未有布植工艺被实施以形成图46A内此半导体主体区域410的区域414内的共通的源极/漏极区域。因此，半导体主体区域410的区域414是为无接面的设计。区域414与区域415的掺杂浓度故而大致等同，提供一无接面，连续通道区域于选择线420a、选择线420b及字线420c之下。

图46C是为一横剖面的概要图标，其表示一范例的工艺，此工艺是用以布植掺杂物于半导体主体区域内。于图46C内，一图案化的屏蔽层350是形成于选择线420a、选择线420b及字线420c之上。图案化的屏蔽层350覆盖于至少部份的选择线420a、选择线420b及字线420c。图案化的屏蔽层350保护半导体主体区域410的区域414以避免被布植布植工艺355中的掺杂物。图案化的屏蔽层350可为，例如，一图案化的光刻胶层、一图案化的介电层、一图案化的材料层，其是适用于一蚀刻屏蔽，以及上述的各种组合。于布植工艺355后，图案化的屏蔽层350可被移除。此布植工艺355可为一倾斜布植工艺或一布植工艺，其具有大致垂直于衬底401的方向。

图47是为一横剖面的概要图标，其表示一部份的范例叠层阵列结构。于图47内，另一阵列结构层357可被形成于图46B的结构之上。阵列结构层357可包含，例如，一介电层360，其是形成于选择线420a、选择线420b以及字线420c之上。介电层360可为一氧化层、一氮化层、一氮氧化层、或上述的各种不同的组合。介电层360的形成可由，例如，一CVD工艺，一玻璃旋涂工艺且/或其它适于形成一介电层的工艺。

参考图47，阵列结构层357可进一步包含至少一半导体主体区域，例如半导体主体区域365，其包含区域367、区域368、区域369、选择线370a、选择线370b、字线370c、栅极绝缘体371、隧穿势垒层372、电荷储存层374、介电层376、导电层380、导电层381、介电侧壁子382、以及介电材料384，其是类似于半导体主体区域410，其中半导体主体区域410包含区域412、区域414、区域415、选择线420a、选择线420b、字线420c、栅极绝缘体331、隧穿势垒层310、电荷储存层320、介电层330、导电层335、导电层336、介电侧壁子337、以及介电材料339，如同连接于图46B所述。应注意阵列结构层357是形成于图46B的结构上。区域412(示于图44)是在制成时属于同一个热偱环，例如，介电层360、半导体主体区域365、选择线370a、选择线370b、字线370c、隧穿势垒层372、电荷储存层374、介电层376、导电层380、介电侧壁子382且/或介电材料384，如同连接于图47所述。区域412可向选择线420a、选择线420b延伸，故而形成区域412a。延伸的区域412a可具有一尺寸“a”，其是大于区域367的尺寸“b”。

应注意于图47的范例结构并未具有相同的源极/漏极区域，其中区域是形成于选择线420a、选择线420b、字线420c之间且于字线420c之间。即使在多个偱环后，区域412a可能不会延伸或邻近于其它的接面及掺杂的源极/漏极区域。因此，短通道效应的议题及于存储器阵列的漏电流可被恰当地避免。

图47仅显示一范例的实施例，其包含二个叠层的阵列结构。此阵列结构的数目，例如，此阵列结构层357，不限于二个。二或二个以上的阵列结构可被形成于图47内的结构之上，以达成一合适的存储器容量。

图48是为一横剖图的概要图标，其显示用以在一半导体主体区域内产生一反转层的一范例的工艺。参考图48，一电压“V”可被耦合至字线420c。于某些实施例中，介于二相邻的字线之间的一空间“S”，其中字线可例如为字线420c、420d或字线420c、420e，可约为75纳米或更小。一范例的实施例中，空间S是为30纳米或更小。因为此小的空间，施加于字线420c上的电压“V”可被耦合至且产生一反转层于半导体主体区域410内的411，其中此411是介于二相邻的字线，例如，字线420c、420d或字线420c、420e，且于字线420c之下的411。411、411a可作为阵列晶体管的源极/漏极端及通道。于某些使用NAND型结构的实施例，电压是被施加至各个字线420c-420e，且可能反转且/或产生反转层于二相邻的字线420c-420e及选择线420a、选择线420b。因此，阵列晶体管可恰当地运作而不需重度地掺杂S/D接面于半导体主体区域410内。

重设

于某些实施例中，一重设操作可被实施以在存储器阵列的操作前就先限缩Vt的分布。例如，电压可被施加至且开启选择线420a及选择线420b。于操作之前，约为-7V的一电压可被施加至字线420c-420e且一约为+8V的电压可被施加于图48所示的半导体主体区域410。施加至选择线420a及选择线420b的电压是更高于施加至字线420c-420e的电压。字线420c-420e及半导体主体区域410的电压是被恰当地分配施加于各个字线及半导体主体区域。于某些实施例中，存储器阵列可以各种电压充电。重设操作可恰当地重设存储器阵列的存储单元。于某些实施例中，重设时间是大约为100毫秒。于某些用以重设存储器阵列的实施例中，存储器阵列可包含n通道的具有ONONO约为15/20/18/70/90埃的BE-SONOS元件，且此元件具有一N+多晶硅栅极，其Lg/W约为0.22/0.16微米。

程序化

于某些用于程序化存储器阵列的存储单元中的实施例，一高电压，例如，介于约+16V至+20V的电压，可被施加至字线420c以诱发通道+FN注射。于某些实施例中，高电压是约为+18V。一电压，例如约为+10V的电压，可被施加至其它的通过栅极，即，未选取的420d及420e以诱发反转层于NAND串。半导体主体区域410是被大致接地。电荷，例如电子，可被注入至字线420c的电荷储存层。于某些实施例中，+FN程序化可为一低功率程序化。于某些实施例中，平行程序化方法，例如一页面程序化方法，其具有4K字节的存储单元可恰当地增加程序化的总输出量至超过10MB/sec。总电流消秏可约为1毫安或更小。于某些实施例中，一电压，例如约为7V的电压，可被施加至其它的位线以避免程序化干扰。施加至位线的电压可能增加反转层的位准以抑制于未选取位线的压降。

擦除

于某些实施例中，擦除操作可类似于重设操作。约为-7V的一电压可被施加至字线420c且一约为+8V的电压可被施加至如同于图48所示的半导体主体区域410。字线420c及半导体主体区域410的电压是被恰当地分配至施加于各个字线及半导体主体区域。

读取

于某些对于读取存储器阵列的实施例中，选择的字线可被提升至一电压，例如约+5V，其是介于一存储单元的一擦除的状态阶级(EV)和一程序化状态阶级(PV)之间。其它未选择的字线可作为“通过栅极”，故而其栅极电压可被提升至一电压，此电压是高于PV。于某些实施例中，施加于通过栅极的电压是约为+9V。于某些实施例中，一约为+1V的电压是被施加至半导体主体区域410。

用于形成上述图44、图45、图46A-图46C及图47的结构的结构及方法可被采用于任一NAND型闪存，其可具有各种不同的存储单元的结构，例如一具有多晶硅浮动栅极的闪存。

范例实施例

以下是描述无接面的BE-SONOS元件的范例。于某些实施例中，元件具有约为0.15微米的一多晶间距。于图案化此多晶的硬屏蔽之后，一氧化衬里层可被形成以填入此多晶空间，例如，约70纳米或更多，接着蚀刻此多晶以定义出最终的多晶的空间。此元件可避免非正常的多晶短路或线路崩溃。于氧化衬里的侧壁间的窄空间(S)正确地由衬里的氧化物厚度所控制。

传统的接面布植可被形成于多晶蚀刻之后。于无接面元件的实施例，浅接面及侧壁子可被保留。氧化侧壁子可被填入于字线之间的窄空间。一斜角布植可被实施以在阵列之外且邻近阵列处形成接面。因为厚的多晶栅极阻隔了布植，阵列中心是不受到斜角布植且为无接面的。工艺是有益于兼容于传统的NAND工艺。且无需额外的屏蔽。

以下是为无接面元件的电子特性的描述。元件是为一16-WL NAND阵列。ONONO结构，例如，O1/N1/O2/N2/O3，其具有的尺寸分别约为13/20/25/60/60埃。

图49A描述各种p型井掺杂的效应。一轻度掺杂的井提供更大的电子密度，造成更多的电流。图49B描述此空间(S)的效用。当S增加时，电子密度是在空间内略减，造成更小的电流。

图50是显示量测得的范例n通道元件的初始IV曲线图。无接面元件可具有类似于传统接面元件的次临界行为。其被发现无接面元件的漏极电流是略低于传统的接面元件的漏极电流。其亦被发现较大的空间(S)显示略小的电流。图51显示一较高度掺杂浓度的井可增加无接面元件的Vt值，其亦吻合于图49A显示的仿真。

图52A-图52B是分别显示+FN ISPP程序化及-FN擦除。无接面元件可具有和传统接面元件类似的电子特征。其原由或许是因为+/-FN注射是由本体的ONONO特性所主导，且与接面无关。

图53是显示一范例的P通道BE-SONOS NAND的电子特征，此BE-SONOSNAND是具有类似于上述图50所描述的N通道BE-SONOS NAND的一叠层的结构。于图53内，其被发现无接面元件具有较大的Vt差异且较小的电流，相较于传统的接面元件而言。其原因或许是因传统的接面元件是非所需地最佳化且具有较大的Vt比较效应。

对于p通道NAND，程序化/擦除电压极性对于n通道NAND则是相反的。图54A-图54B是显示，对于一范例的p通道BE-SONOS NAND而言的-FNISSP程序化及+FN擦除。由图54A-图54B，可发现一范例的p通道BE-SONOS NAND的-FN ISPP程序化及+FN程序化擦除可被实施。

图55是显示范例的n通道元件的持久力。于图55，无接面元件是不会有大量的可靠性的劣化，而传统的接面元件则有此问题。

图56是显示一范例的TFT BE-SONOS元件的IV曲线。为了解热预算的冲击，仿真此热预算在三维乘积下对于摄氏850度的一后热退火在20分钟下的效应。于图56，TFT元件在热退火后亦显示类似的电子特性。此结果对于三维乘积工艺是为良好的，因为无接面元件对热预算是相当不敏感。

图57是显示范例的无接面元件的仿真，其中元件具有各种不同的科技节点(F为多晶间距的一半)，且具有相同的空间(S为20纳米)。于图57内，可发现无接面元件Vt比较效应可被恰当地控制。其可归因为在无接面元件内的有效通道长度是相对大于传统的接面元件。于图57，程序化状态的效应是亦被仿真。对于具有较小F的元件，程序化Vt漂移是被减小。其原因可为此元件通道长度是很短故而边界电场造成栅极控制能力的劣化。其亦被发现无接面元件是适用于电荷捕捉元件。对于浮动栅极元件的实施例，小空间(S)可诱发更多的FG-FG干扰。

本发明的前述较佳的实施例是用来描述及说明本发明之用。其不应被刻意地被作为完全的或作为限缩本发明为被揭露的准确形式。其可被此领域中具有通常技术者所了解，在不脱离本发明的原则及范围下，上述的实施例可被改变或调整。故而应了解，本发明并不限于所揭露的特定的实施例，而是应被了解作包含在本发明的精神及范围下的调整形式，本发明的精神及范围是由本发明的权利要求范围所定义。

Claims (34)

1、一种集成电路元件，其包含：

一半导体主体，其位于一介电层上；

多个栅极，其位于该半导体主体上，布置成一栅极序列，所述栅极包含在该栅极序列上的一第一栅极以及一最末栅极，该栅极序列之间具有绝缘构件以分隔该栅极序列内的各个相邻的栅极；以及

一电荷储存结构，其包含介电电荷捕捉位置于该栅极序列内的所述栅极的至少二个栅极之下，该电荷储存结构包含一置于该半导体主体上的隧穿介电结构、一置于该隧穿介电结构上的电荷储存层、以及一置于该电荷储存层上的绝缘层；

其中该半导体主体是包含在该栅极序列内的该多个栅极之下的一多栅极通道区域。

2、如权利要求1所述的集成电路元件，其中该隧穿介电结构在与该半导体主体之间的一界面上具有一空穴隧穿能障高度，且在远离该界面处的一距离的空穴隧穿能障高度小于该界面的该空穴隧穿能障高度。

3、如权利要求1所述的集成电路元件，其中该栅极序列包含超过两个栅极，且该电荷储存结构包含在该栅极序列内超过两个栅极之下的介电电荷捕捉位置。

4、如权利要求1所述的集成电路元件，其中分隔该栅极序列的该绝缘构件是在相邻的栅极之间且具有小于30纳米的厚度。

5、如权利要求1所述的集成电路元件，其中该电荷储存结构是用以于一位于该栅极序列的一栅极之下的介电电荷捕捉位置内捕捉电荷，以在一高临界状态下建立一目标临界电压；以及

该隧穿介电结构包含一底部介电层，该底部介电层具有一空穴隧穿能障高度、一中间介电层，其具有一空穴隧穿能障高度，小于该底部介电层的该空穴隧穿能障高度、以及一顶部介电层，其空穴隧穿能障高度大于该中间介电层的空穴隧穿能障高度，以隔离该中间介电层与该电荷捕捉层，其中该隧穿介电结构用以允许FN空穴隧穿至该电荷捕捉层，以允许在少于100毫秒的时间内降低该目标临界电压至少2伏特。

6、如权利要求5所述的集成电路元件，其中该中间介电层具有一厚度，使得当FN空穴隧穿时所施加的一电场足够抵消该隧穿介电结构内的该中间介电层与该顶部介电层的该空穴隧穿能障高度。

7、如权利要求5所述的集成电路元件，其中该底部介电层包含二氧化硅，该中间介电层包含氮化硅，该顶部介电层包含二氧化硅，该电荷储存层包含氮化硅以及该绝缘层包含二氧化硅。

8、如权利要求1所述的集成电路元件，其中该隧穿介电结构包含一底部介电层，其厚度具有一小于2纳米的厚度且具有一空穴隧穿能障高度、一中间介电层位于该底部介电层上，该中间介电层具有一空穴隧穿能障高度，其小于该底部介电层的空穴隧穿能障高度，该中间介电层具有一3纳米或更小的厚度、且一顶部介电层，其具有一空穴隧穿能障高度，其大于该中间介电层的该空穴隧穿能障高度，该顶部介电层具有一为或小于3.5纳米的厚度；

该电荷储存层包含一介电电荷捕捉层位于该隧穿介电结构的该顶部介电层上，该介电电荷捕捉层具有一空穴隧穿能障高度，其小于该顶部介电层的该空穴隧穿能障高度，且具有一大于5纳米的厚度；且

该绝缘层包含一介电阻隔层于该电荷储存层上，其具有一空穴隧穿能障高度，其大于该介电电荷捕捉层的该空穴隧穿能障高度，且具有一大于5纳米的厚度。

9、如权利要求8所述的集成电路元件，其中该底部介电层的该厚度小于或等于18埃。

10、如权利要求5或8所述的集成电路元件，其中该中间介电层的该厚度大于该底部介电层的该厚度。

11、如权利要求10所述的集成电路元件，其中该底部介电层包含二氧化硅，该中间介电层包含氮化硅，该顶部介电层包含二氧化硅。

12、如权利要求10所述的集成电路元件，其中该介电电荷捕捉层包含氮化硅且该介电阻隔层包含二氧化硅。

13、一种半导体结构，其包含：

多个第一半导体主体区域于一衬底内，该多个第一半导体主体区域具有一第一掺杂态；

一第一选择线及一第二选择线，其垂直于该第一半导体主体区域；

多个第一字线位于该第一选择线及该第二选择线之间，每一该多个第一字线是覆盖所述第一半导体主体区域的一通道区域且垂直于所述第一半导体主体区域；

一第一隧穿能障结构，一第一电荷储存层，及一第一介电层位于各个所述第一字线与相对应的该第一半导体主体区域之间，以及于一相对应的通道区域位于该第一半导体主体区域之内；

至少一接面于每一所述第一半导体主体区域之内，其中该至少一接面邻接该第一选择线，该至少一接面具有一第二掺杂态；且

其中，在该接面与该第二选择线之间相对应的该半导体主体区域为无接面。

14、如权利要求13所述的半导体结构，更进一步包含邻接且平行于所述第一半导体主体区域的多个沟渠结构，每一所述沟渠结构是分隔二个相邻的第一半导体主体区域。

15、如权利要求13所述的半导体结构，其中该第一隧穿能障结构包含一隧穿介电结构，其在与相对应的该半导体主体区域间的一界面上具有一空穴隧穿能障高度，且在远离该界面处的一距离的空穴隧穿能障高度小于位在该界面的该空穴隧穿能障高度。

16、如权利要求13所述的半导体结构，其中该第一隧穿能障结构、该第一电荷储存层、以及该第一介电层是为一ONONO结构。

17、如权利要求13所述的半导体结构，其中该衬底包含一氧化层，其中该氧化层位于该衬底上且位于该第一半导体主体区域之下。

18、如权利要求13所述的半导体结构，其更进一步包含：

一第二绝缘层位于所述第一字线上；多个第二半导体主体区域，其具有该第一掺杂态且覆盖该第二绝缘层；

多个第二字线位于一第三选择线及一第四选择线之间，该第三选择线及该第四选择线为垂直于该第二半导体主体区域且在其之上；且

一第二隧穿能障结构、一第二电荷储存层、及一第二介电层位于该第二字线以及该第二半导体主体区域之间；

至少一第二接面于每一所述第二半导体主体区域之内，该至少一第二接面是邻接该第三选择线，该至少一第二接面具有一第二掺杂态；且

其中，在该第二接面与该第四选择线之间相对应的该第二半导体主体区域为无接面。

19、一种形成一半导体结构的方法，其包含：

形成多个第一半导体主体区域，其利用一第一掺杂态布植于一衬底；

形成多个第一字线于一第一选择线及一第二选择线之间，所述第一字线、该第一选择线、以及该第二选择线是覆盖所述第一半导体主体区域；

形成一第一隧穿能障结构，一第一电荷储存层及一第一介电层于所述第一半导体主体区域及所述第一字线之间；

形成第一介电侧壁子于该第一选择线的一侧壁以及该第二选择线的一侧壁之上；

形成第一源极/漏极接面，其邻接该第一选择线及该第二选择线，且其具有一第二掺杂态；以及

其中介于二相邻的字线之间的所述第一半导体主体区域内的多个区域为无接面。

20、如权利要求19所述的形成一半导体结构的方法，其中形成该第一介电侧壁子包含形成第一介电材料于二个相邻的第一字线之间。

21、如权利要求19所述的形成一半导体结构的方法，其中形成该第一源极/漏极区域包含使用该第一介电侧壁子以作为一布植屏蔽。

22、如权利要求19所述的形成一半导体结构的方法，更进一步包含形成多个沟渠结构，其是平行于该第一半导体主体区域。

23、如权利要求19所述的形成一半导体结构的方法，其中形成该第一源极/漏极接面包含：

形成一图案化屏蔽层，其覆盖于至少部份的该第一及第二选择线及所述第一字线；且

布植该第一掺杂态的掺杂物至所述第一半导体主体区域，其是利用该图案化屏蔽层以做为一布植屏蔽。

24、如权利要求19所述的形成一半导体结构的方法，其中形成该第一隧穿能障结构包含形成一隧穿介电结构，其具有多层或复合的组成，且在与该第一半导体主体区域之间的一界面上具有一空穴隧穿能障高度，且在远离该界面处的一距离的空穴隧穿能障高度小于该界面的该空穴隧穿能障高度。

25、如权利要求19所述的形成一半导体结构的方法，更进一步包含形成一氧化层于该衬底及所述第一半导体主体区域之间。

26、如权利要求19所述的形成一半导体结构的方法，更进一步包含：

形成一第二绝缘层于该第一字线上；

形成多个第二半导体主体区域，其具有该第一掺杂态且位于该第二绝缘层上；

形成多个第二字线于一第三选择线及一第四选择线之间，所述第二字线、该第三选择线及该第四选择线是大致垂直所述第二半导体主体区域且在其之上；

形成一第二隧穿能障结构，一第二电荷储存层及一第二介电层于所述第二半导体区域及所述第二字线之间；

形成第二介电侧壁子于该第三选择线的一侧壁上及该第四选择线的一侧壁上；且

形成第二源极/漏极区域，其是具有该第二掺杂态，且相邻该第三选择线及该第四选择线。

27、如权利要求26所述的形成一半导体结构的方法，其中形成该第二介电侧壁子包含形成一第二介电材料于二相邻的第二字线之间。

28、如权利要求26所述的形成一半导体结构的方法，其中形成该第二源极/漏极区域包含使用该第二介电侧壁子以作为一布植屏蔽。

29、如权利要求19所述的形成一半导体结构的方法，其中形成该第一源极/漏极区域包含，利用该第一介电材料作为布植阻隔层，布植第二掺杂态的掺杂物至所述第一半导体主体区域，故可防止布植该掺杂物于二相邻的所述第一字线内所述第一半导体主体区域内。

30、如权利要求19所述的形成一半导体结构的方法，其中该方法并未包含一用于形成共同源极/漏极区域介于二个相邻的所述第一字线之间的该第一半导体主体区域内的布植程序。

31、一种操作一半导体结构的方法，该半导体结构包含多个平行的半导体主体区域于一衬底；多个字线于一第一选择线及一第二选择线之间，所述字线包含一选取的字线及多个未选取的字线，所述字线、该第一选择线及该第二选择线，其是垂直于所述半导体主体区域；且一隧穿能障结构、一电荷储存层及一介电层位于所述字线与所述半导体主体区域之间，其中所述半导体主体区域包含至少一第一区域，其邻近于该第一选择线及该第二选择线，以及第二区域，其位于二相邻的字线之间，其中该第一区域具有一掺杂浓度，其高于在该第二区域的掺杂浓度，且其中至少一个该第二区域为无接面，该方法包含：

施加一第一电压至该第一选择线及该第二选择线；

施加一第二电压至所述字线，该第一电压高于该第二电压；且

施加一第三电压至所述半导体主体区域以重设该半导体结构，该第三电压高于该第二电压。

32、如权利要求31所述的操作一半导体结构的方法，其更进一步包含：

施加一第四电压至该选取的字线；

施加一第五电压至所述未选取的字线至少一者以诱发在所述字线之间至少一反转层，该第四电压是高于该第五电压以注入电荷于该电荷储存层；及

将所述半导体主体区域的一接地，其是被耦合至与该选取的字线邻近的该第二区域。

33、如权利要求32所述的操作一半导体结构的方法，更进一步包含：

施加一第六电压至该选取的字线，该第六电压小于该第五电压；

施加一第七电压至所述未选取的字线，该第七电压高于该第六电压；且

施加一第八电压至该接地的半导体主体区域以读取储存于该电荷储存层的一状态，该第八电压低于该第六电压。

34、如权利要求31所述的操作一半导体结构的方法，其更进一步包含：

施加一第六电压至该第一选择线及该第二选择线；

施加一第七电压至所述字线，该第六电压高于该第七电压；且

浮接该半导体主体区域以擦除储存于该电荷储存层的电荷。

Images