CN101587844A - 封装结构及方法 - Google Patents

封装结构及方法 Download PDF

Info

Publication number
CN101587844A
CN101587844A CNA2008100984594A CN200810098459A CN101587844A CN 101587844 A CN101587844 A CN 101587844A CN A2008100984594 A CNA2008100984594 A CN A2008100984594A CN 200810098459 A CN200810098459 A CN 200810098459A CN 101587844 A CN101587844 A CN 101587844A
Authority
CN
China
Prior art keywords
thick film
film coating
semiconductor grain
packing
polycrystalline
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CNA2008100984594A
Other languages
English (en)
Inventor
杨玉林
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Richtek Technology Corp
Original Assignee
Richtek Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Richtek Technology Corp filed Critical Richtek Technology Corp
Priority to CNA2008100984594A priority Critical patent/CN101587844A/zh
Publication of CN101587844A publication Critical patent/CN101587844A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3171—Partial encapsulation or coating the coating being directly applied to the semiconductor body, e.g. passivation layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29199—Material of the matrix
    • H01L2224/2929—Material of the matrix with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29298—Fillers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8312—Aligning
    • H01L2224/83136—Aligning involving guiding structures, e.g. spacers or supporting members
    • H01L2224/83138—Aligning involving guiding structures, e.g. spacers or supporting members the guiding structures being at least partially left in the finished device
    • H01L2224/8314—Guiding structures outside the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

一种多晶封装结构，包括一第一半导体晶粒，一厚膜涂层和一第二半导体晶粒，其特征在于：所述第一半导体晶粒具有一表面；所述厚膜涂层覆盖在部分所述表面上；所述第二半导体晶粒是在所述厚膜涂层上。本发明的封装结构及方法具有减少和降低因封装物造成的应力的影响，堆栈晶粒成本低，没有不同材质的CTE造成的问题和适用于小芯片的优点。

Description

封装结构及方法
技术领域
本发明涉及一种封装结构及方法，具体地说，是一种具有厚膜涂层的封装结构及方法。
背景技术
在整个半导体生产体系中，可以大略分为晶圆制造(Fabrication；Fab)、晶圆测试(Chip Probe；CP)、晶粒封装(assembly)及成品测试(Final Test；FT)等四个阶段。图1显示已知的单晶封装结构，在结束Fab及CP后，半导体晶粒10由晶圆中分割出来并放置到封装载板12上，接着以打线法将接合线14连接至晶粒10表面上的接合垫16，最后再将液态胶18滴到晶粒10的表面上做晶粒涂层(die coating)，目前液态胶18的材料为聚酰亚胺(Polymide；PI)，最后再以封装物覆盖在半导体晶粒10及该涂层上。为了避免封装物对晶粒10表面造成的应力使得产品功能异常，该涂层的厚度最好在15μm以上，然而，目前的做法并无法控制涂层的厚度及面积，该涂层的厚度最多只有8μm，而且液态胶18是在打线后才滴上去，因此液态胶18可能会流至接合线14上，甚至会流到封装载板12上，由此可能会让接合线14脱落或者让封装物与封装载板12之间出现间隙造成产品功能异常。另外，在晶粒10上有一熔丝区(fuse area)包含多条熔丝，在Fab阶段中，在该熔丝区上将开一激光修整窗(laser trim area)以供熔断熔丝以做准位的校准，然而，从Fab结束到晶粒封装的过程中，水气可能由该激光修整窗进入而破坏熔丝。
为了节省面积及提高功能，多晶封装结构已渐渐成为主流。图2显示传统使用空晶粒制作过程(dummy die process)的多晶封装结构，其在两颗具有电路功能的晶粒20及24之间***没有任何功能的空晶粒22，然而，此方式由于要多加晶粒22，因此成本较高。图3显示已知使用薄膜覆线(Film Over Wire；FOW)制作过程的多晶封装结构，其在将接合线36连接至晶粒34表面的接合垫后，于晶粒34的表面上形成薄膜32，薄膜32将包覆接合线36，接着再于薄膜32上放置第二颗晶粒30，虽然此方式的成本较低，但是晶粒贴附(die attach)需要较长的时间，因此产出低，再者薄膜32包覆了接合线36，而薄膜32与接合线36的材质不同，因此两者的热膨胀系数(Coefficientof Thermal Expansion；CTE)也不同，故容易造成接合线36断裂。图4显示已知使用具有球体的胶粘剂(adhesive with balls pacer)的多晶封装结构，其在晶粒46的表面涂上胶粘剂42以供晶粒40贴附，在该胶粘剂42中包含多个球体44以隔开晶粒40及46，然而，此方式并不适用于过小的芯片，这是因为在小芯片中，晶粒46的面积较小，因此在晶粒46表面上的胶粘剂42可能只有一颗球体44，这将使晶粒40出现倾斜的情况。
因此已知的晶粒封装结构存在着上述种种不便和问题。
发明内容
本发明的目的，在于提出一种单晶封装结构及方法。
本发明的另一目的，在于提出一种多晶封装结构及方法。
为实现上述目的，本发明的技术解决方案是：
一种多晶封装方法，其特征在于，包括下列步骤：
第一步骤：提供第一半导体晶粒和一厚膜涂层，其中所述第一半导体晶粒具有一表面，所述厚膜涂层覆盖在部分所述表面上；
第二步骤：在所述厚膜涂层上放置第二半导体晶粒。
本发明的多晶封装方法还可以采用以下的技术措施来进一步实现。
前述的多晶封装方法，其中所述厚膜涂层包括硅橡胶。
前述的多晶封装方法，其中所述厚膜涂层具有一大于15μm的厚度。
前述的多晶封装方法，其中所述厚膜涂层具有一介于15～100μm的厚度。
前述的多晶封装方法，其中还包括在放置所述第二半导体晶粒前通过打线法连接一接合线到一接合垫上，所述接合垫是在所述表面上，且未被所述厚膜涂层覆盖住。
前述的多晶封装方法，其中更包括在所述第一与第二半导体晶粒及所述厚膜涂层上覆盖一封装物。
一种多晶封装方法，其特征在于，包括下列步骤：
第一步骤：提供一晶圆，所述晶圆上含有一尚未切割出来的第一半导体晶粒，所述第一半导体晶粒具有一表面；
第二步骤：在所述晶圆上旋涂一厚膜涂层，使所述厚膜涂层覆盖在部分所述表面上；
第三步骤：将所述第一半导体晶粒切割下来；
第四步骤：在所述厚膜涂层上放置第二半导体晶粒。
本发明的多晶封装方法还可以采用以下的技术措施来进一步实现。
前述的多晶封装方法，其中所述厚膜涂层包括硅橡胶。
前述的多晶封装方法，其中所述厚膜涂层具有一大于15μm的厚度。
前述的多晶封装方法，其中所述厚膜涂层具有一介于15～100μm的厚度。
前述的多晶封装方法，其中还包括在放置所述第二半导体晶粒前通过打线法连接一接合线到一接合垫上，所述接合垫是在所述表面上，且未被所述厚膜涂层覆盖住。
前述的多晶封装方法，其中更包括在所述第一与第二半导体晶粒及所述厚膜涂层上覆盖一封装物。
一种单晶封装方法，其特征在于，包括下列步骤：
第一步骤：提供一晶圆，所述晶圆上含有一尚未切割出来的半导体晶粒，所述半导体晶粒具有一表面，所述表面包含一主动区；
第二步骤：在所述晶圆上旋涂一厚膜涂层，使所述厚膜涂层覆盖在部分或全部所述主动区上。
本发明的单晶封装方法还可以采用以下的技术措施来进一步实现。
前述的单晶封装方法，其中所述厚膜涂层包括硅橡胶。
前述的单晶封装方法，其中所述厚膜涂层具有一大于15μm的厚度。
前述的单晶封装方法，其中所述厚膜涂层具有一介于15～100μm的厚度。
前述的单晶封装方法，其中还包括下列步骤：
第一步骤：将所述半导体晶粒切割下来；
第二步骤：通过打线法连接一接合线到一接合垫上，所述接合垫是在所述表面上，且未被所述厚膜涂层覆盖住。
前述的单晶封装方法，其中更包括模造一封装物完全包覆所述半导体晶粒及所述厚膜涂层。
前述的单晶封装方法，其中更包括下列步骤：
第一步骤：将所述半导体晶粒切割下来；
第二步骤：将所述半导体晶粒放置在一封装载板上；
第三步骤：通过打线法连接一接合线到一接合垫上，所述接合垫是在所述表面上，且未被所述厚膜涂层覆盖住。
前述的单晶封装方法，其中更包括在所述半导体晶粒及所述厚膜涂层上覆盖一封装物。
一种多晶封装结构，包括一第一半导体晶粒，一厚膜涂层和一第二半导体晶粒，其特征在于：
所述第一半导体晶粒具有一表面；
所述厚膜涂层覆盖在部分所述表面上；
所述第二半导体晶粒是在所述厚膜涂层上。
本发明的多晶封装结构还可以采用以下的技术措施来进一步实现。
前述的多晶封装结构，其中所述厚膜涂层包括硅橡胶。
前述的多晶封装结构，其中所述厚膜涂层具有一大于15μm的厚度。
前述的多晶封装结构，其中所述厚膜涂层具有一介于15～100μm的厚度。
前述的多晶封装结构，其中所述第一半导体晶粒包括一接合垫在所述表面上，且未被所述厚膜涂层覆盖住。
前述的多晶封装结构，其中所述第一半导体晶粒包括：
一接合垫在所述表面上；
一接合线连接所述接合垫，所述接合线完全未被所述厚膜涂层覆盖到。
前述的多晶封装结构，其中更包括：
一封装载板，所述第一半导体晶粒在所述封装载板上；
一封装物覆盖在所述第一与第二半导体晶粒及所述厚膜涂层上。
一种单晶封装结构，包括一半导体晶粒和一厚膜涂层，其特征在于：
所述半导体晶粒具有一表面，所述表面包含一主动区；
所述厚膜涂层覆盖在部分或全部所述主动区上。
本发明的单晶封装结构还可以采用以下的技术措施来进一步实现。
前述的单晶封装结构，其中所述厚膜涂层包括硅橡胶。
前述的单晶封装结构，其中所述厚膜涂层具有一大于15μm的厚度。
前述的单晶封装结构，其中所述厚膜涂层具有一介于15～100μm的厚度。
前述的单晶封装结构，其中所述半导体晶粒包括一激光修整窗在所述主动区范围内，被所述厚膜涂层完全覆盖住。
前述的单晶封装结构，其中所述半导体晶粒包括一接合垫在所述表面上，且未被所述厚膜涂层覆盖住。
前述的单晶封装结构，其中所述半导体晶粒包括：
一接合垫是在所述表面上；
一接合线连接所述接合垫，所述接合线完全未被所述厚膜涂层覆盖到。
前述的单晶封装结构，其中还包括一封装物完全包覆所述半导体晶粒及所述厚膜涂层。
前述的单晶封装结构，其中还包括一封装载板，所述半导体晶粒是在所述封装载板上。
前述的单晶封装结构，其中更包括一封装物覆盖在所述半导体晶粒及所述厚膜涂层上。
采用上述技术方案后，本发明的封装结构及方法具有以下优点：
1.减少和降低因封装物造成的应力的影响。
2.堆栈晶粒成本低。
3.没有不同材质的CTE造成的问题。
4.适用于小芯片。
附图说明
图1显示已知的单晶封装结构；
图2显示传统使用空晶粒制作过程的多晶封装结构；
图3显示已知使用薄膜覆线制作过程的多晶封装结构；
图4显示已知使用具有球体的胶粘剂的多晶封装结构；
图5显示一晶圆；
图6显示将图5中的晶圆涂上厚膜涂层；
图7显示从图6中的晶圆中切割出来的晶粒的上视图及剖面图；
图8显示把图7中的晶粒放到封装载板上的示意图；
图9显示封装完成的示意图；
图10显示厚膜涂层在多晶堆栈中的应用。
具体实施方式
以下结合实施例及其附图对本发明作更进一步说明。
现请参阅图5～图9，图5显示一晶圆，图6显示将图5中的晶圆涂上厚膜涂层，图7显示从图6中的晶圆中切割出来的晶粒的上视图及剖面图，图8显示把图7中的晶粒放到封装载板上的示意图，图9显示封装完成的示意图。如图5所示，所述晶圆50上包含多个未切割出来的半导体晶粒52，每一颗所述晶粒52的表面上都具有一主动区54，在每一颗所述晶粒52的电路完成后进行激光修整(laser trim)，接着在晶圆50上旋涂一层厚膜涂层56，如图6中的斜线部分，厚膜涂层56的材料包括硅橡胶(silicon rubber)，其厚度大于15μm，优选在15μm至100μm之间，由于厚膜涂层56的制作过程温度比较低，因此也可以避免热应力的影响，接着，以曝光显影方式将所述每一颗晶粒52上的接合垫曝露出来，然后再将每一所述颗晶粒52切割出来。在每一颗晶粒中，所述厚膜涂层56只覆盖晶粒52表面上主动区的部分或全部，如图7所示，其避开了接合垫58，因此在封装后可以避免因CTE不同造成的品质问题，同时所述晶粒52主动区54内的激光修整窗60也被厚膜涂层56覆盖住，因此水气无法进入，接着把切割出来的所述晶粒52放到封装载板62上，如图8所示，并以打线法将接合线64连接至接合垫58，由于所述厚膜涂层56并未覆盖晶粒52上的接合垫58，因此接合线64也未被厚膜涂层56覆盖，故接合线64不易脱落，在打线完成后以封装物66覆盖晶粒52及厚膜涂层56以完成封装步骤，如图9所示，由于覆盖在晶粒52主动区上的厚膜涂层56之厚度大于15μm，因此可以减少及降低因封装物66造成的应力的影响。
所述厚膜涂层56也可以应用在多晶堆栈上，图10显示厚膜涂层在多晶堆栈中的应用，当由所述晶圆50切割下来的半导体晶粒52放到封装载板62上后，再将另一颗半导体晶粒68放到所述厚膜涂层56上，在旋涂所述厚膜涂层56时控制厚膜涂层56的厚度，以使晶粒52及68之间有足够的空间进行打线。利用厚膜涂层56来堆栈晶粒不但成本比空晶粒制作过程低，而且厚膜涂层并未包覆接合线，因此也没有不同材质的CTE造成的问题，同时也适用在小芯片。
以上实施例仅供说明本发明之用，而非对本发明的限制，有关技术领域的技术人员，在不脱离本发明的精神和范围的情况下，还可以作出各种变换或变化。因此，所有等同的技术方案也应该属于本发明的范畴，应由各权利要求限定。
组件符号说明
10    晶粒
12    封装载板
14    接合线
16    接合垫
18    液态胶
20    晶粒
22    晶粒
24    晶粒
30    晶粒
32    薄膜
34    晶粒
36    接合线
40    晶粒
42    胶粘剂
44    球体
46    晶粒
50    晶圆
52    晶粒
54    晶粒52上的主动区
56    厚膜涂层
58    晶粒52上的接合垫
60    激光修整窗
62    封装载板
64    接合线
66    封装物
68    晶粒。

Claims (37)

1.一种多晶封装方法，其特征在于，包括下列步骤：
第一步骤：提供第一半导体晶粒和一厚膜涂层，其中所述第一半导体晶粒具有一表面，所述厚膜涂层覆盖在部分所述表面上；
第二步骤：在所述厚膜涂层上放置第二半导体晶粒。
2.如权利要求1所述的多晶封装方法，其特征在于，所述厚膜涂层包括硅橡胶。
3.如权利要求1所述的多晶封装方法，其特征在于，所述厚膜涂层具有一大于15μm的厚度。
4.如权利要求1所述的多晶封装方法，其特征在于，所述厚膜涂层具有一介于15～100μm的厚度。
5.如权利要求1所述的多晶封装方法，其特征在于，还包括在放置所述第二半导体晶粒前通过打线法连接一接合线到一接合垫上，所述接合垫是在所述表面上，且未被所述厚膜涂层覆盖住。
6.如权利要求1所述的多晶封装方法，其特征在于，更包括在所述第一与第二半导体晶粒及所述厚膜涂层上覆盖一封装物。
7.一种多晶封装方法，其特征在于，包括下列步骤：
第一步骤：提供一晶圆，所述晶圆上含有一尚未切割出来的第一半导体晶粒，所述第一半导体晶粒具有一表面；
第二步骤：在所述晶圆上旋涂一厚膜涂层，使所述厚膜涂层覆盖在部分所述表面上；
第三步骤：将所述第一半导体晶粒切割下来；
第四步骤：在所述厚膜涂层上放置第二半导体晶粒。
8.如权利要求7所述的多晶封装方法，其特征在于，所述厚膜涂层包括硅橡胶。
9.如权利要求7所述的多晶封装方法，其特征在于，所述厚膜涂层具有一大于15μm的厚度。
10.如权利要求7所述的多晶封装方法，其特征在于，所述厚膜涂层具有一介于15～100μm的厚度。
11.如权利要求7所述的多晶封装方法，其特征在于，还包括在放置所述第二半导体晶粒前通过打线法连接一接合线到一接合垫上，所述接合垫是在所述表面上，且未被所述厚膜涂层覆盖住。
12.如权利要求7所述的多晶封装方法，其特征在于，更包括在所述第一与第二半导体晶粒及所述厚膜涂层上覆盖一封装物。
13.一种单晶封装方法，其特征在于，包括下列步骤：
第一步骤：提供一晶圆，所述晶圆上含有一尚未切割出来的半导体晶粒，所述半导体晶粒具有一表面，所述表面包含一主动区；
第二步骤：在所述晶圆上旋涂一厚膜涂层，使所述厚膜涂层覆盖在部分或全部所述主动区上。
14.如权利要求13所述的单晶封装方法，其特征在于，所述厚膜涂层包括硅橡胶。
15.如权利要求13所述的单晶封装方法，其特征在于，所述厚膜涂层具有一大于15μm的厚度。
16.如权利要求13所述的单晶封装方法，其特征在于，所述厚膜涂层具有一介于15～100μm的厚度。
17.如权利要求13所述的单晶封装方法，其特征在于，还包括下列步骤：
第一步骤：将所述半导体晶粒切割下来；
第二步骤：通过打线法连接一接合线到一接合垫上，所述接合垫是在所述表面上，且未被所述厚膜涂层覆盖住。
18.如权利要求17所述的单晶封装方法，其特征在于，更包括模造一封装物完全包覆所述半导体晶粒及所述厚膜涂层。
19.如权利要求13所述的单晶封装方法，其特征在于，更包括下列步骤：
第一步骤：将所述半导体晶粒切割下来；
第二步骤：将所述半导体晶粒放置在一封装载板上；
第三步骤：通过打线法连接一接合线到一接合垫上，所述接合垫是在所述表面上，且未被所述厚膜涂层覆盖住。
20.如权利要求19所述的单晶封装方法，其特征在于，更包括在所述半导体晶粒及所述厚膜涂层上覆盖一封装物。
21.一种多晶封装结构，包括一第一半导体晶粒，一厚膜涂层和一第二半导体晶粒，其特征在于：
所述第一半导体晶粒具有一表面；
所述厚膜涂层覆盖在部分所述表面上；
所述第二半导体晶粒是在所述厚膜涂层上。
22.如权利要求21所述的多晶封装结构，其特征在于，所述厚膜涂层包括硅橡胶。
23.如权利要求21所述的多晶封装结构，其特征在于，所述厚膜涂层具有一大于15μm的厚度。
24.如权利要求21所述的多晶封装结构，其特征在于，所述厚膜涂层具有一介于15～100μm的厚度。
25.如权利要求21所述的多晶封装结构，其特征在于，所述第一半导体晶粒包括一接合垫在所述表面上，且未被所述厚膜涂层覆盖住。
26.如权利要求21所述的多晶封装结构，其特征在于，所述第一半导体晶粒包括：
一接合垫在所述表面上；
一接合线连接所述接合垫，所述接合线完全未被所述厚膜涂层覆盖到。
27.如权利要求21所述的多晶封装结构，其特征在于，更包括：
一封装载板，所述第一半导体晶粒在所述封装载板上；
一封装物覆盖在所述第一与第二半导体晶粒及所述厚膜涂层上。
28.一种单晶封装结构，包括一半导体晶粒和一厚膜涂层，其特征在于：
所述半导体晶粒具有一表面，所述表面包含一主动区；
所述厚膜涂层覆盖在部分或全部所述主动区上。
29.如权利要求28所述的单晶封装结构，其特征在于，所述厚膜涂层包括硅橡胶。
30.如权利要求28所述的单晶封装结构，其特征在于，所述厚膜涂层具有一大于15μm的厚度。
31.如权利要求28所述的单晶封装结构，其特征在于，所述厚膜涂层具有一介于15～100μm的厚度。
32.如权利要求28所述的单晶封装结构，其特征在于，所述半导体晶粒包括一激光修整窗在所述主动区范围内，被所述厚膜涂层完全覆盖住。
33.如权利要求28所述的单晶封装结构，其特征在于，所述半导体晶粒包括一接合垫在所述表面上，且未被所述厚膜涂层覆盖住。
34.如权利要求28所述的单晶封装结构，其特征在于，所述半导体晶粒包括：
一接合垫是在所述表面上；
一接合线连接所述接合垫，所述接合线完全未被所述厚膜涂层覆盖到。
35.如权利要求28所述的单晶封装结构，其特征在于，还包括一封装物完全包覆所述半导体晶粒及所述厚膜涂层。
36.如权利要求28所述的单晶封装结构，其特征在于，更包括一封装载板，所述半导体晶粒是在所述封装载板上。
37.如权利要求36所述的单晶封装结构，其特征在于，更包括一封装物覆盖在所述半导体晶粒及所述厚膜涂层上。
CNA2008100984594A 2008-05-23 2008-05-23 封装结构及方法 Pending CN101587844A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CNA2008100984594A CN101587844A (zh) 2008-05-23 2008-05-23 封装结构及方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CNA2008100984594A CN101587844A (zh) 2008-05-23 2008-05-23 封装结构及方法

Publications (1)

Publication Number Publication Date
CN101587844A true CN101587844A (zh) 2009-11-25

Family

ID=41372010

Family Applications (1)

Application Number Title Priority Date Filing Date
CNA2008100984594A Pending CN101587844A (zh) 2008-05-23 2008-05-23 封装结构及方法

Country Status (1)

Country Link
CN (1) CN101587844A (zh)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6100594A (en) * 1998-01-14 2000-08-08 Sharp Kabushiki Kaisha Semiconductor device and method of manufacturing the same
US6565709B1 (en) * 1997-12-22 2003-05-20 Yan C. Huang Process for producing dimensionally stable release liner and product produced thereof

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6565709B1 (en) * 1997-12-22 2003-05-20 Yan C. Huang Process for producing dimensionally stable release liner and product produced thereof
US6100594A (en) * 1998-01-14 2000-08-08 Sharp Kabushiki Kaisha Semiconductor device and method of manufacturing the same

Similar Documents

Publication Publication Date Title
TWI303870B (en) Structure and mtehod for packaging a chip
US7354802B1 (en) Thermal release wafer mount tape with B-stage adhesive
KR101162819B1 (ko) 반도체 칩의 제조방법, 및 반도체용 접착 필름 및 이것을 이용한 복합 시트
EP2737522A2 (en) Dicing before grinding after coating
Braun et al. Panel Level Packaging-A view along the process chain
CN101866862A (zh) 半导体集成电路器件的制造方法
EP3279965A1 (en) Method for manufacturing oled panel
US9281182B2 (en) Pre-cut wafer applied underfill film
CN100416802C (zh) 晶片级封装方法及结构
US7510947B2 (en) Method for wafer level packaging and fabricating cap structures
CN110797332A (zh) Smd led封装防潮性提升的方法
KR101997293B1 (ko) 다이싱 테이프 상에 사전 절단 웨이퍼가 도포된 언더필 필름
CN101587844A (zh) 封装结构及方法
EP3019440B1 (en) Method for hermetically sealing with reduced stress
US6856357B1 (en) Image sensor packaging
JPH088277A (ja) Ｔｃｐ半導体装置
US20090239341A1 (en) Ic packaging process
US20070102831A1 (en) Device and method of manufacturing the same
CN107507803B (zh) 封装方法
TW202143401A (zh) 半導體封裝方法及其結構
TW202031464A (zh) 用於在晶圓表面貼黏膠膜的方法和裝置
TW200947569A (en) Package structure and method
US20040194882A1 (en) Method for disassembling a stacked-chip package
JPH0334531A (ja) 半導体基板
US20130089953A1 (en) Wafer Level Packaging Using a Lead-Frame

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20091125