CN101577545A - 基于双自举和电压补偿技术的a/d转换器采样开关 - Google Patents

Abstract

本发明公开了一种基于双自举和电压补偿技术的A/D转换器采样开关，包括：主开关单元，用于待采样信号通路，实现对待采样信号的采样功能；衬底电压自举单元，用于实现主开关单元中开关管PMOS Switch的衬底电压自举功能；栅极电压自举单元，用于实现主开关单元中开关管PMOS Switch的栅极电压自举功能；储压单元，用于对输入信号V_IN进行并行采样，实现V_IN电压的暂时存储功能；电压补偿单元，用于实现输出端V_OUT采样输出电压的补偿功能。本发明设计出可以工作在低电压下，低功耗、对工艺误差不敏感的采样开关；同时，采取电压自补偿的办法进行消除，有效解决了开关管栅电压自举后出现时钟溃通带来的非线性问题。

Description

基于双自举和电压补偿技术的A/D转换器采样开关

技术领域

本发明涉及微电子学与固体电子学技术领域，尤其涉及一种基于双自举和电压补偿技术的低电压高线性度A/D转换器采样开关。

背景技术

1.自举开关及其精度限制

模拟数字A/D(Analog-to-Digital)转换器是所有电子***中模拟信号和数字信号之间的必备接口，它的转换精度直接影响整个电子***的总体性能指标。

当前，为了适应计算机、通讯和多媒体技术的飞速发展，A/D转换器在工艺、结构、性能上都取得了很大的进步，正朝着低功耗、高速、高分辨率的方向发展。采样电路作为A/D转换器中至关重要的单元，其性能的优劣直接决定整个***的性能。随着采样时钟频率的提高，普通CMOS采样开关的线性度不断下降，制约了电路的动态范围；同时，由于电源电压的下降，普通CMOS采样开关的输入信号范围越来越小，使其应用遇到了极大的困难。

可以说，传统的CMOS采样开关结构已无法满足低电压高速高分辨率A/D转换器对采样信号动态性能的要求。为了解决这一问题，自举采样开关作为基本的解决方法被提出并广泛应用。

图1为利用NMOS构成的采样开关的电路原理示意图。当V_Gate为高电压时，开关管导通，采样电容C_S充电至V_IN，当V_Gate为低时，采样电容保持采样电平，V_OUT＝V_IN。在实际应用中，NMOS管导通后存在一定的导通电阻，其导通等效电阻为：

$R_{\mathrm{ON}}=\frac{1}{{\mathrm{\μ}}_n{C}_{\mathrm{ox}}\frac{W}{L}(V_{\mathrm{Gate}}-V_{\mathrm{IN}}-V_{\mathrm{TH}})}---(1-1)$

从式可以发现两个问题：第一，假设开关的阈值电压V_TH为常数时，R_ON是一个与输入信号V_IN相关的非线性电阻，而这将引起输出信号的非线性失真，对于对采样精度要求较高的场合来说，采样开关引入的这种失真对***精度的影响是无法忽略的；第二，只有当栅极电压V_Gate与源极输入V_IN的差值大于开关的阈值电压时，开关才能正常导通，这使得V_IN的取值必须满足V_IN＜V_Gate-V_TH，这种要求会大大限制输入信号的范围。

如图2所示，图2为导通状态下自举采样开关的电路示意图。图2所示的自举开关针对以上问题给出了解决办法，其工作原理为：在开关导通时通过将MOS开关栅极电压提升一恒定电压，以消除开关控制电压过低的限制，更重要的是，这也使得V_Gate-V_IN变为常数，从而使得R_ON恒定，解决了导通电阻随输入信号变化的问题，提高了开关的线性度。但是，对于精度要求更高的应用，必须考虑到MOS开关管的体效应，即V_TH不再被看作常数，而是由以下表达式得到：

$V_{\mathrm{TH}}=V_{\mathrm{TH}0}+\mathrm{\γ}(\sqrt{|2{\mathrm{\φ}}_F+V_{\mathrm{SB}}|}-\sqrt{\left|2{\mathrm{\φ}}_F\right|})---(1-2)$

其中，V_TH0为MOS管的本征阈值电压，γ为体效应系数，Φ_F为费米能级，都为常数。但由于衬底电压V_Bulk为恒定值，因此源-衬底电压V_SB＝V_IN-V_Bulk的变化将使得V_TH随输入电压的变化而改变。在对线性度要求极高的电路中，尤其在进行了栅极电压的自举之后，这种由V_TH引入的非线性变化成为限制采样开关线性度的重要因素。

2.现有解决方案分析

目前，消除体效应引起的开关MOS管的阈值电压变化主要有两种方法，说明并分析如下。

首先，第一种方法是通过改变NMOS开关管的栅极电压V_Gate。在式(1-1)中，为了抵消阈值电压V_TH的变化，除了使V_Gate中包含V_IN的变化，还在V_Gate中引入与V_TH变化相一致的分量，即V_Gate可以表示为：

V_Gate＝V_TH+V_IN+c    (1-3)

其中，C为常数。式(1-3)带入式(1-1)，R_ON可以改写为：

$R_{\mathrm{ON}}=\frac{1}{{\mathrm{\μ}}_n{C}_{\mathrm{ox}}\frac{W}{L}\·c}---(1-4)$

这样，R_ON变为与V_IN无关的恒定值。理论上，这种方法可以完全消除开关的非线性。但在实际实现时，如何使得V_Gate中包含V_TH的分量是难点所在，作为经典的实现方案，文献[1]中作者提出的方案如图3所示，图3为采用抵消V_TH的方法实现的自举采样开关的电路示意图。

假设M2是完全复制M1的MOS管，利用运算放大器的虚短特性使得A点的电压等于V_A＝V_IN，从而B点的电压V_B＝V_IN+V_TH，而在Φ_P闭合时自举电容C_boot上的电压为V_DD，这使得在开关Φ_S闭合、Φ_P开路时，开关管M1的栅极电压V_GMI＝V_B+V_DD＝V_IN+V_TH+V_DD，达到了与式(1-3)一致的要求。这种方案的导通电阻为

$R_{\mathrm{ON}}=\frac{1}{{\mathrm{\μ}}_n{C}_{\mathrm{ox}}\frac{W}{L}(V_{\mathrm{DD}}+\sqrt{I_{\mathrm{bias}}/\left(\frac{1}{2}{\mathrm{\μ}}_n{C}_{\mathrm{ox}}\frac{W}{L}\right)})}---(1-5)$

但是，这种方案存在如下问题：首先，M2并不能完全复制M1管的工作状态，因为M2始终工作在饱和状态，而M1管在大信号的作用下在历经多个工作状态，同时根据V_IN和V_OUT的关系随信号不断变化，会出现源漏端互换的问题，并且在最终关断前工作在非饱和区，这必然使得两个MOS管的V_TH不能完全相同；其次，在考虑到短沟效应时，V_TH与源漏电压V_DS有关，而M1和M2的V_DS并不相同，将会导致V_TH不会完全相同；最后，也是非常重要的一点，这种方案需要引入放大器，这将不可避免的存在静态工作电流，这大大增加了开关的复杂度和功耗，限制了其应用范围。

其次，另外一种方案是通过抵消V_TH随输入信号的变化来解决体效应问题，工作原理为：保持式(1-2)中的V_SB恒定，从而使V_TH恒定。在式(1-2)中，V_SB＝V_IN-V_Bulk是唯一随输入变化的量，若使得衬底电压V_bulk和V_IN相等，那么V_SB＝0，V_TH随输入的变化被完全抵消。具体实施非常简单，只需将衬底和输入端短接即可。但是，在当前的标准CMOS工艺下，只有单阱即N阱存在，NMOS管的P型衬底全部连接在一起，并且只能取最低的电压，所以不可能将衬底与输入相连，只能使用做在N阱中的PMOS管代替作为开关管，这样才可以将开关管的N型衬底独立连接至输入端。图4是采用PMOS管消除体效应的自举采样开关的电路示意图。

对于这种方案，存在如下的问题：首先，由于输入信号不断变化，开关管的源漏端区分不明确，而当V_OUT为源端时，若前次采样的电平远高于本次的输入信号，将有可能出现源极和衬底PN结正偏的情况出现；其次，这种方案需要两次连续的栅电压自举，M4的导通需要利用C2自举完成，在这之后开关管MS的栅极才能被自举到需要的电压，这在一定程度上降低了开关的速度上限，加上C2的自举效果容易受到寄生电容以及工艺偏差的影响，使得这种方案的实际使用效果大打折扣。

除此之外，以上两种方案尽管在一定程度上消除了由导通电阻引入的非线性，但却都忽视了对于自举后自举电压时钟馈通将会引入的新的非线性。这是因为在自举开关中，除了电荷注入，MOS开关还会通过交叠电容将时钟跳变耦合到采样电容上，以图2中的基本电路为例，假设栅极与源极和漏级存在交叠电容C_OV，如图5所示，图5为时钟溃通误差产生的原理示意图。误差可以表示为[3]

$\mathrm{\ΔV}=\mathrm{\Δ}{V}_{\mathrm{Gate}}\frac{{\mathrm{WC}}_{\mathrm{OV}}}{{\mathrm{WC}}_{\mathrm{OV}}+C_S}---(1-6)$

在栅极电压被自举之后，栅极电压的变化量为

ΔV_Gate＝V_IN+V_DD-V_SS(1-7)

因此，式(1-6)可以表示为

$\mathrm{\ΔV}=V_{\mathrm{IN}}\frac{{\mathrm{WC}}_{\mathrm{OV}}}{{\mathrm{WC}}_{\mathrm{OV}}+C_S}+(V_{\mathrm{DD}}-V_{\mathrm{SS}})\frac{{\mathrm{WC}}_{\mathrm{OV}}}{{\mathrm{WC}}_{\mathrm{OV}}+C_S}---(1-8)$

在这一表达式中，后一项为直流项，不引入非线性误差，不在关注的范围之内，但是前一项与输入信号相关，表现为增益误差，与输入信随号密切相连。

可见，时钟溃通使得栅电压自举后出现了新的非线性误差因素。在高速高精度的应用中，开关MOS管的尺寸一般较大，寄生电容的影响也更加显著，时钟溃通将成为新的非线性失真的来源，而现有的自举开关方案均未能解决这一问题。

发明内容

(一)要解决的技术问题

针对以上方案存在的不足之处，本发明的主要目的在于提供一种基于双自举和电压补偿技术的低电压高线性度的A/D转换器采样开关，以降低A/D转换器采样开关的功耗，降低A/D转换器采样开关对工艺误差的敏感度，并解决开关管栅电压自举后出现时钟溃通带来的非线性问题。

(二)技术方案

为达到上述目的，本发明提供的技术方案如下：

一种基于双自举和电压补偿技术的A/D转换器采样开关，包括：

主开关单元，用于待采样信号通路，实现对待采样信号的采样功能；

衬底电压自举单元，用于实现主开关单元中开关管PMOS Switch的衬底电压自举功能；

栅极电压自举单元，用于实现主开关单元中开关管PMOS Switch的栅极电压自举功能；

储压单元，用于对输入信号V_IN进行并行采样，实现V_IN电压的暂时存储功能；

电压补偿单元，用于实现输出端V_OUT采样输出电压的补偿功能。

优选地，所述主开关单元由开关管PMOS Switch构成，通过PMOSSwitch的栅极与栅极电压自举单元连接，通过PMOS Switch的衬底与衬底电压自举单元连接，通过PMOS Switch的源极与输入信号V_IN连接，通过PMOS Switch的漏级与输出端V_OUT和电压补偿单元连接。

优选地，所述衬底电压自举单元由开关S₁、S₂、S₃和电容C₁构成，通过PMOS Switch的衬底与主开关单元连接，通过Parallel Switch的衬底与储压单元连接，通过开关S₁与输入信号V_IN连接。

优选地，所述栅极电压自举单元由开关S₄、S₅、S₆和电容C₂构成，通过PMOS Switch的栅极与主开关单元连接，通过Parallel Switch的栅极与储压单元连接，通过开关S₄与输入信号V_IN连接。

优选地，所述开关S₁至S₆和自举电容C₁、C₂用于消除R_ON的非线性，具体工作过程为：

首先，在时钟Φ₁为低、Φ₂为高时，开关S₂、S₃、S₅、S₆闭合，C₁两端电压被充至V_DD-GND＝V_DD，C₂两端充至V_DD-2V_DD＝-V_DD，此时，开关PMOS管衬底V₁和栅极V₂电压都为V_DD，开关管断开，为保持相；

之后，在Φ₁为高、Φ₂为低时，开关S₂、S₃、S₅、S₆断开，S₁和S₄闭合，由于电容两端电压保持不变，衬底电压和栅极电压分别变为V_IN+V_DD和V_IN-V_DD，此时，将导通电阻R_ON的表达式为

$R_{\mathrm{ON}}=\frac{1}{{\mathrm{\μ}}_n{C}_{\mathrm{ox}}\frac{W}{L}(-V_{\mathrm{DD}}-(V_{\mathrm{TH}0}+\mathrm{\γ}(\sqrt{|2{\mathrm{\φ}}_F-V_{\mathrm{DD}}|}-\sqrt{\left|2{\mathrm{\φ}}_F\right|})))}$

可见，R_ON与V_IN不存在依赖关系；同时，由于衬底电压范围被提高V_DD～2V_DD，衬底与源漏之间的PN结将不再会出现正偏的情况。

优选地，所述储压单元由并行采样开关管Parallel Switch和电容C₃构成，通过Parallel Switch的衬底与衬底电压自举单元连接，通过Parallel Switch的栅极与栅极电压自举单元连接，通过Parallel Switch的源极与输入信号V_IN连接，通过Parallel Switch的漏级与电压补偿单元连接。

优选地，所述电压补偿单元由开关S₇～S₁₂和电容C₄、C₅构成，通过PMOS Switch的漏级与主开关单元和输出V_OUT连接，通过ParallelSwitch的漏级与储压单元连接。

优选地，所述主开关单元的开关管PMOS Switch、开关S₉～S₁₂以及电容C₃～C₅用于消除采样开关自举后引起的时钟溃通的非线性误差，具体工作过程为：

在Φ₁为高、Φ₂为低时，开关管PMOS Switch导通，输入信号VIN被开关管PMOS Switch采样至C₃，由S₈断开，V_IN在C₃上被暂时存储起来；

在Φ₁为高、Φ₂为低时，C₃上面的电压被用来完成dummy PMOS管的栅极和衬底电压自举，其工作过程与开关管PMOS Switch相同，只是相位落后半个周期，dummy PMOS管的开关动作与完成主开关自举的相应开关动作反相；此时，dummy PMOS管栅极和衬底的电压跳变分别为：

ΔV′_gate＝V_DD-(V_IN-(2V_DD-V_DD))＝2V_DD-V_IN

ΔV′_bulk＝V_DD-(V_IN+(2V_DD-V_DD))＝-V_IN

由于dummy PMOS管源漏相接，并与输出端相连，若其单位宽度的交叠电容为开关管单位宽度的交叠电容相同，而其沟道宽度为开关管的一半，并利用交叠电容远小于采样电容C_S的条件，可得到dummy管在采样电容上引入的误差电压为：

$\mathrm{\Δ}{V}^{\′}=\{-V_{\mathrm{IN}}\·(\frac{\frac{1}{2}{\mathrm{WC}}_{\mathrm{OVgate}}}{\frac{1}{2}{\mathrm{WC}}_{\mathrm{OVgate}}+C_S}+\frac{\frac{1}{2}{\mathrm{WC}}_{\mathrm{OVbulk}}}{\frac{1}{2}{\mathrm{WC}}_{\mathrm{OVbulk}}+C_S})+2V_{\mathrm{DD}}\·\frac{\frac{1}{2}{\mathrm{WC}}_{\mathrm{OVgate}}}{\frac{1}{2}{\mathrm{WC}}_{\mathrm{OVgate}}+C_S}\}\×2$

$\≈\{-V_{\mathrm{IN}}\·(\frac{\frac{1}{2}{\mathrm{WC}}_{\mathrm{OVgate}}}{{\mathrm{WC}}_{\mathrm{OVgate}}+C_S}+\frac{\frac{1}{2}{\mathrm{WC}}_{\mathrm{OVbulk}}}{{\mathrm{WC}}_{\mathrm{OVbulk}}+C_S})+2V_{\mathrm{DD}}\·\frac{\frac{1}{2}{\mathrm{WC}}_{\mathrm{OVgate}}}{{\mathrm{WC}}_{{\mathrm{OVgate}}_{}}+C_S}\}\×2$

$=-V_{\mathrm{IN}}\·(\frac{{\mathrm{WC}}_{\mathrm{OVgate}}}{{\mathrm{WC}}_{\mathrm{OVgate}}+C_S}+\frac{{\mathrm{WC}}_{\mathrm{OVbulk}}}{{\mathrm{WC}}_{\mathrm{OVbulk}}+C_S})+2V_{\mathrm{DD}}\·\frac{{\mathrm{WC}}_{\mathrm{OVgate}}}{{\mathrm{WC}}_{\mathrm{OVgate}}+C_S}$

对应式 $\mathrm{\ΔV}=V_{\mathrm{IN}}\·(\frac{{\mathrm{WC}}_{\mathrm{OVgate}}}{{\mathrm{WC}}_{\mathrm{OVgate}}+C_S}+\frac{{\mathrm{WC}}_{\mathrm{OVbulk}}}{{\mathrm{WC}}_{\mathrm{OVbulk}}+C_S})-2V_{\mathrm{DD}}\·\frac{{\mathrm{WC}}_{\mathrm{OVgate}}}{{\mathrm{WC}}_{\mathrm{OVgate}}+C_S},$ 有

ΔV＝ΔV

所以，时钟溃通引起的误差相互抵消，总误差为0，可完全消除采样开关自举后新引入的非线性误差。

(三)有益效果

从上述技术方案可以看出，本发明具有以下有益效果：

1、本发明在基本的自举电路基础上，综合现有方案的优势，用栅极和衬底电压双自举的方法设计出可以工作在低电压下，低功耗、对工艺误差不敏感的采样开关；同时，采取电压自补偿的办法进行消除，有效解决了开关管栅电压自举后出现时钟溃通带来的非线性问题。

2、利用本发明，由于采用了电压自举技术，所以可以实现低电压下对输入信号的轨到轨采样，避免了采样开关对输入信号的限制。

3、利用本发明，由于全部电路都采用MOS管开关电路实现，所以不存在静态功耗，实现了低功耗设计。

4、利用本发明，由于对栅极电压和衬底电压进行了“双自举”设计，所以消除了开关导通电阻同输入信号的相关性，大大提高了导通电阻的线性度。

5、利用本发明，由于对衬底电压进行了自举，所以避免了普通衬底与源漏端直接连接方案的缺点，即不会在两次连续采样电压差别较大的情况下出现PN结电压正偏的情况。

6、利用本发明，由于采用对采样信号进行储存后进行补偿的技术，所以完全消除了栅极电压和衬底电压自举后出现时钟溃通带来的非线性，使得采样误差与输入信号完全无关。

附图说明

图1为利用NMOS构成的采样开关的电路原理示意图；

图2为导通状态下自举采样开关的电路示意图；

图3为采用抵消V_TH的方法实现的自举采样开关的电路示意图；

图4是采用PMOS管消除体效应的自举采样开关的电路示意图；

图5为时钟溃通误差产生的原理示意图；

图6为本发明提供的基于双自举和电压补偿技术的低电压高线性度的A/D转换器采样开关的结构电路图；

图7为图6所示电路采用的时钟的时序示意图；

图8为在栅极和衬底电压双自举后产生时钟溃通原理示意图；

图9为依照本发明实施例的基于双自举和电压补偿技术的低电压高线性度的A/D转换器采样开关的结构电路图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。

本发明从最基本的自举电路出发，综合现有方案的优势，用栅极和衬底电压双自举的方法设计出可以工作在低电压下，低功耗、对工艺误差不敏感的采样开关，同时，采取电压自补偿的办法进行消除，解决了开关管栅电压自举后出现时钟溃通带来的非线性问题。

如图6所示，图6为本发明提供的基于双自举和电压补偿技术的低电压高线性度的A/D转换器采样开关的结构电路图，该A/D转换器采样开关包括以下几个功能单元：主开关单元、衬底电压自举单元、栅极电压自举单元、储压单元和电压补偿单元。

其中，主开关单元用于待采样信号通路，实现对待采样信号的采样功能；该主开关单元由开关管PMOS Switch构成，通过PMOS Switch的栅极与栅极电压自举单元连接，通过PMOS Switch的衬底与衬底电压自举单元连接，通过PMOS Switch的源极与输入信号V_IN连接，通过PMOS Switch的漏级与输出端V_OUT和电压补偿单元连接。

衬底电压自举单元用于实现主开关单元中开关管PMOS Switch的衬底电压自举功能；该衬底电压自举单元由开关S₁、S₂、S₃和电容C₁构成，通过PMOS Switch的衬底与主开关单元连接，通过Parallel Switch的衬底与储压单元连接，通过开关S₁与输入信号V_IN连接。

栅极电压自举单元用于实现主开关单元中开关管PMOS Switch的栅极电压自举功能；该栅极电压自举单元由开关S₄、S₅、S₆和电容C₂构成，通过PMOS Switch的栅极与主开关单元连接，通过Parallel Switch的栅极与储压单元连接，通过开关S₄与输入信号V_IN连接。

储压单元用于对输入信号V_IN进行并行采样，实现V_IN电压的暂时存储功能；该储压单元由并行采样开关管Parallel Switch和电容C₃构成，通过Parallel Switch的衬底与衬底电压自举单元连接，通过Parallel

Switch的栅极与栅极电压自举单元连接，通过Parallel Switch的源极与输入信号V_IN连接，通过Parallel Switch的漏级与电压补偿单元连接。

电压补偿单元用于实现输出端V_OUT采样输出电压的补偿功能。该电压补偿单元由开关S₇～S₁₂和电容C₄、C₅构成，通过PMOS Switch的漏级与主开关单元和输出V_OUT连接，通过Parallel Switch的漏级与储压单元连接。

图7示出了图6所示电路采用的时钟的时序示意图。

自举开关主体采用PMOS管作为开关管，并相应的有并行采样PMOS管和dummy PMOS管构成，其余部分由12个MOS开关、4个自举电容以及1个并行采样电容组成。自举开关的工作过程分为采样、保持两个相位，图6中的全部开关由两个反相时钟Φ₁和Φ₂控制，电压为高时，开关闭合，电压为低时开关断开，Φ₁高Φ₂低时为采样相，Φ₁低Φ₂高时为保持相。时钟Φ₁和Φ₂的相位关系如图7所示，在实际实现中可以对一路时钟信号求反后获得。下面为发明的详细工作原理。

1.消除R_ON的非线性

图6中，开关S₁～S₆和自举电容C₁和C₂用来消除R_ON的非线性。工作过程为：首先，在时钟Φ₁为低、Φ₂为高时，开关S₂、S₃、S₅、S₆闭合，C₁两端电压被充至V_DD-GND＝V_DD，C₂两端充至V_DD-2V_DD＝-V_DD，此时，开关PMOS管衬底V₁和栅极V₂电压都为V_DD，开关管断开，为保持相；之后，在Φ₁为高、Φ₂为低时，开关S₂、S₃、S₅、S₆断开，S₁和S₄闭合，由于电容两端电压保持不变，衬底电压和栅极电压分别变为V_IN+V_DD和V_IN-V_DD，此时，将导通电阻R_ON的表达式为

$R_{\mathrm{ON}}=\frac{1}{{\mathrm{\μ}}_n{C}_{\mathrm{ox}}\frac{W}{L}(-V_{\mathrm{DD}}-(V_{\mathrm{TH}0}+\mathrm{\γ}(\sqrt{|2{\mathrm{\φ}}_F-V_{\mathrm{DD}}|}-\sqrt{\left|2{\mathrm{\φ}}_F\right|})))}---(2-1)$

可见，R_ON与V_IN不存在依赖关系。同时，由于衬底电压范围被提高V_DD～2V_DD，衬底与源漏之间的PN结将不再会出现正偏的情况。

2.消除自举后引起的时钟溃通的非线性

图8示出了在栅极和衬底电压双自举后产生时钟溃通原理示意图。假设栅极到源或漏极的交叠电容为C_OVgate，衬底到源或漏极的交叠电容为C_OVbulk，自举动作结束后引入到采样电容上的误差可以表示为

$\mathrm{\ΔV}=\mathrm{\Δ}{V}_{\mathrm{gate}}\frac{{\mathrm{WC}}_{\mathrm{Ovgate}}}{{\mathrm{WC}}_{\mathrm{OVgate}}+C_S}+\mathrm{\Δ}{V}_{\mathrm{bulk}}\frac{{\mathrm{WC}}_{\mathrm{OVbulk}}}{{\mathrm{WC}}_{\mathrm{OVbulk}}+C_S}---(2-2)$

其中，栅极和衬底的电压跳变分别为

ΔV_gate＝(V_IN-(2V_DD-V_DD))-V_DD＝V_IN-2V_DD    (2-3)

ΔV_bulk＝(V_IN+(2V_DD-V_DD))-V_DD＝V_IN         (2-4)

最终，在采样电容C_S上产生的误差电压为

$\mathrm{\ΔV}=V_{\mathrm{IN}}\·(\frac{{\mathrm{WC}}_{\mathrm{OVgate}}}{{\mathrm{WC}}_{\mathrm{OVgate}}+C_S}+\frac{{\mathrm{WC}}_{\mathrm{OVbulk}}}{{\mathrm{WC}}_{\mathrm{OVbulk}}+C_S})-2V_{\mathrm{DD}}\·\frac{{\mathrm{WC}}_{\mathrm{OVgate}}}{{\mathrm{WC}}_{\mathrm{OVgate}}+C_S}---(2-5)$

由此，发现自举之后的时钟馈通与输入V_IN相关，将会引起新的非线性误差。为解决这一问题，图6中的并行采样的PMOS管、开关S₉～S₁₂以及电容C₃～C₅被用来消除这一误差。工作过程为：在Φ₁为高、Φ₂为低时，并行PMOS管导通，输入信号V_IN被并行PMOS管采样至C₃，由S₈断开，V_IN在C₃上被暂时存储起来，在Φ₁为高、Φ₂为低时，C₃上面的电压被用来完成dummy PMOS管的栅极和衬底电压自举，其工作过程与主开关PMOS管相同，只是相位落后半个周期，即dummyPMOS管的开关动作与完成主开关自举的相应开关动作反相。此时，dummy PMOS管栅极和衬底的电压跳变分别为

ΔV′_gate＝V_DD-(V_IN-(2V_DD-V_DD))＝2V_DD-V_IN    (2-6)

ΔV′_bulk＝V_DD-(V_IN+(2V_DD-V_DD))＝-V_IN        (2-7)

由于dummy PMOS管源漏相接，并与输出端相连，若其单位宽度的交叠电容为开关管单位宽度的交叠电容相同，而其沟道宽度为开关管的一半，并利用交叠电容远小于采样电容C_S的条件，可以得到dummy管在采样电容上引入的误差电压为

$\mathrm{\Δ}{V}^{\′}=\{-V_{\mathrm{IN}}\·(\frac{\frac{1}{2}{\mathrm{WC}}_{\mathrm{OVgate}}}{\frac{1}{2}{\mathrm{WC}}_{\mathrm{OVgate}}+C_S}+\frac{\frac{1}{2}{\mathrm{WC}}_{\mathrm{OVbulk}}}{\frac{1}{2}{\mathrm{WC}}_{\mathrm{OVbulk}}+C_S})+2V_{\mathrm{DD}}\·\frac{\frac{1}{2}{\mathrm{WC}}_{\mathrm{OVgate}}}{\frac{1}{2}{\mathrm{WC}}_{\mathrm{OVgate}}+C_S}\}\×2$

$\≈\{-V_{\mathrm{IN}}\·(\frac{\frac{1}{2}{\mathrm{WC}}_{\mathrm{OVgate}}}{{\mathrm{WC}}_{\mathrm{OVgate}}+C_S}+\frac{\frac{1}{2}{\mathrm{WC}}_{\mathrm{OVbulk}}}{{\mathrm{WC}}_{\mathrm{OVbulk}}+C_S})+2V_{\mathrm{DD}}\·\frac{\frac{1}{2}{\mathrm{WC}}_{\mathrm{OVgate}}}{{\mathrm{WC}}_{{\mathrm{OVgate}}_{}}+C_S}\}\×2---(2-8)$

$=-V_{\mathrm{IN}}\·(\frac{{\mathrm{WC}}_{\mathrm{OVgate}}}{{\mathrm{WC}}_{\mathrm{OVgate}}+C_S}+\frac{{\mathrm{WC}}_{\mathrm{OVbulk}}}{{\mathrm{WC}}_{\mathrm{OVbulk}}+C_S})+2V_{\mathrm{DD}}\·\frac{{\mathrm{WC}}_{\mathrm{OVgate}}}{{\mathrm{WC}}_{\mathrm{OVgate}}+C_S}$

对应式(2-5)，有

ΔV＝ΔV′(2-9)

所以，时钟溃通引起的误差相互抵消，总误差为0。因此，本发明可以完全消除采样开关自举后新引入的非线性误差。

本发明在实施时，所有开关都利用NMOS管或PMOS管实现。由于考虑到器件稳定性的要求，所有MOS的源极、漏级与栅极、衬底之间的最大电压差应维持在-V_DD～V_DD的范围内，为此，在实现时，可以考虑增加一些时钟保持在导通状态的MOS管对节点电压较大的地方进行分压，增加电路的可靠性。

在实际应用中，一种实施方式的电路原理如图9所示，其中的时钟关系如图7所示。其中NM₁₅和NM₁₆以及电容C₆和C₇用来产生互补的2V_DD的电压。PMOS Switch与Parallel Switch完全相同，DummySwitch宽长比为上述两管的一半。整个电路的工作过程分为采样和保持两个相位，具体说明如下：

1、在前一个保持相位(即Φ₁为低、Φ₂为高)，电容C₁两端通过PM₁～PM₃被充电至-V_DD，C₂通过充电NM₄和PM₅至V_DD，此时开关管PMOS Switch和并行采样管Parallel Switch栅极电压为V_DD，衬底电压为V_DD，都处于关闭状态；

2、在采样相到来后(即Φ₁为高、Φ₂为低)，C₁一端通过NM₁和NM₂与输入信号V_IN相连，C₂一端通过NM₅与V_IN相接，C₁和C₂的另一端分别与开关管PMOS Switch和并行采样管Parallel Switch的栅极和衬底相连，分别将栅极电压和衬底电压自举至V_DD-V_IN和V_DD+V_IN，使其导通，输入信号通过开关管采样至采样电容，同时通过并行采样管采样至C₃；

3、在同一个采样相，Dummy Switch的栅极通过PM₇和PM₈，衬底通过PM₁₀，都连接至V_DD；

4、在接下来的保持相，PMOW Switch和Parallel Switch的栅极和衬底电压恢复至V_DD，管子关闭，输入信号以及时钟溃通引起的误差电压被采样至电容；

5、在同一个保持相，Dummy Switch的栅极和衬底分别与开关管类似的方式完成自举，并利用保存在C₃上的输入信号电压自举至V_DD-V_IN和V_DD+V_IN，在完成这一自举过程中Dummy Switch的时钟溃通电压作为补偿引入输出端V_OUT，对采样电容上的电压进行修正，一个周期内的采样过程完成。

以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

参考文献

[1]、A.K.Ong，V.I.Prodanov，M.Tarsia，“A method for reducingthe variation in“on”resistance of a mos sampling switch，”Proc.IEEEISCAS，vol.5，pp.437-440，2000.

[2]、M.Waltari，K.Halonen，“Bootstrapped switch without bulkeffect in standard CMOS technology”，Electronics Letters，vol.38，pp.555-557，2002.

[3]、Behzad Razavi，“Design ofAnalog CMOS Integrated Circuits”，西安交通大学出版社，2003.

Claims (8)

1、一种基于双自举和电压补偿技术的A/D转换器采样开关，其特征在于，包括：

主开关单元，用于待采样信号通路，实现对待采样信号的采样功能；

衬底电压自举单元，用于实现主开关单元中开关管PMOS Switch的衬底电压自举功能；

栅极电压自举单元，用于实现主开关单元中开关管PMOS Switch的栅极电压自举功能；

储压单元，用于对输入信号V_IN进行并行采样，实现V_IN电压的暂时存储功能；

电压补偿单元，用于实现输出端V_OUT采样输出电压的补偿功能。

2、根据权利要求1所述的基于双自举和电压补偿技术的A/D转换器采样开关，其特征在于，所述主开关单元由开关管PMOS Switch构成，通过PMOS Switch的栅极与栅极电压自举单元连接，通过PMOSSwitch的衬底与衬底电压自举单元连接，通过PMOS Switch的源极与输入信号V_IN连接，通过PMOS Switch的漏级与输出端V_OUT和电压补偿单元连接。

3、根据权利要求1所述的基于双自举和电压补偿技术的A/D转换器采样开关，其特征在于，所述衬底电压自举单元由开关S₁、S₂、S₃和电容C₁构成，通过PMOS Switch的衬底与主开关单元连接，通过Parallel Switch的衬底与储压单元连接，通过开关S₁与输入信号V_IN连接。

4、根据权利要求1所述的基于双自举和电压补偿技术的A/D转换器采样开关，其特征在于，所述栅极电压自举单元由开关S₄、S₅、S₆和电容C₂构成，通过PMOS Switch的栅极与主开关单元连接，通过Parallel Switch的栅极与储压单元连接，通过开关S₄与输入信号V_IN连接。

5、根据权利要求3或4所述的基于双自举和电压补偿技术的A/D转换器采样开关，其特征在于，所述开关S₁至S₆和自举电容C₁、C₂用于消除R_ON的非线性，具体工作过程为：

首先，在时钟Φ₁为低、Φ₂为高时，开关S₂、S₃、S₅、S₆闭合，C₁两端电压被充至V_DD-GND＝V_DD，C₂两端充至V_DD-2V_DD＝-V_DD，此时，开关PMOS管衬底V₁和栅极V₂电压都为V_DD，开关管断开，为保持相；

之后，在Φ₁为高、Φ₂为低时，开关S₂、S₃、S₅、S₆断开，S₁和S₄闭合，由于电容两端电压保持不变，衬底电压和栅极电压分别变为V_IN+V_DD和V_IN-V_DD，此时，将导通电阻R_ON的表达式为

$R_{\mathrm{ON}}=\frac{1}{{\mathrm{\μ}}_n{C}_{\mathrm{ox}}\frac{W}{L}(-V_{\mathrm{DD}}-(V_{\mathrm{TH}0}+\mathrm{\γ}(\sqrt{|2{\mathrm{\φ}}_R-V_{\mathrm{DD}}|}-\sqrt{\left|{2\mathrm{\φ}}_F\right|})))}$

可见，R_ON与V_IN不存在依赖关系；同时，由于衬底电压范围被提高V_DD～2V_DD，衬底与源漏之间的PN结将不再会出现正偏的情况。

6、根据权利要求1所述的基于双自举和电压补偿技术的A/D转换器采样开关，其特征在于，所述储压单元由并行采样开关管ParallelSwitch和电容C₃构成，通过Parallel Switch的衬底与衬底电压自举单元连接，通过Parallel Switch的栅极与栅极电压自举单元连接，通过Parallel Switch的源极与输入信号V_IN连接，通过Parallel Switch的漏级与电压补偿单元连接。

7、根据权利要求1所述的基于双自举和电压补偿技术的A/D转换器采样开关，其特征在于，所述电压补偿单元由开关S₇～S₁₂和电容C₄、C₅构成，通过PMOS Switch的漏级与主开关单元和输出V_OUT连接，通过Parallel Switch的漏级与储压单元连接。

8、根据权利要求6或7所述的基于双自举和电压补偿技术的A/D转换器采样开关，其特征在于，所述主开关单元的开关管PMOSSwitch、开关S₉～S₁₂以及电容C₃～C₅用于消除采样开关自举后引起的时钟溃通的非线性误差，具体工作过程为：

在Φ₁为高、Φ₂为低时，开关管PMOS Switch导通，输入信号V_IN被开关管PMOS Switch采样至C₃，由S₈断开，V_IN在C₃上被暂时存储起来；

在Φ₁为高、Φ₂为低时，C₃上面的电压被用来完成dummy PMOS管的栅极和衬底电压自举，其工作过程与开关管PMOS Switch相同，只是相位落后半个周期，dummy PMOS管的开关动作与完成主开关自举的相应开关动作反相；此时，dummy PMOS管栅极和衬底的电压跳变分别为：

ΔV′_gate＝V_DD-(V_IN-(2V_DD-V_DD))＝2V_DD-V_IN

ΔV′_bulk＝V_DD-(V_IN+(2V_DD-V_DD))＝-V_IN

由于dummy PMOS管源漏相接，并与输出端相连，若其单位宽度的交叠电容为开关管单位宽度的交叠电容相同，而其沟道宽度为开关管的一半，并利用交叠电容远小于采样电容C_S的条件，可得到dummy管在采样电容上引入的误差电压为：

${\mathrm{\ΔV}}^{\′}=\{-V_{\mathrm{IN}}\·(\frac{\frac{1}{2}{\mathrm{WC}}_{\mathrm{OVgate}}}{\frac{1}{2}{\mathrm{WC}}_{\mathrm{OVgate}}+C_S}+\frac{\frac{1}{2}{\mathrm{WC}}_{\mathrm{OVbulk}}}{\frac{1}{2}{\mathrm{WC}}_{\mathrm{OVbulk}}+C_S})+2V_{\mathrm{DD}}\·\frac{\frac{1}{2}{\mathrm{WC}}_{\mathrm{OVgate}}}{\frac{1}{2}{\mathrm{WC}}_{\mathrm{OVgate}}+C_S}\}\×2$

$\≈\{-V_{\mathrm{IN}}\·(\frac{\frac{1}{2}{\mathrm{WC}}_{\mathrm{OVgate}}}{{\mathrm{WC}}_{\mathrm{OVgate}}+C_S}+\frac{\frac{1}{2}{\mathrm{WC}}_{\mathrm{OVbulk}}}{{\mathrm{WC}}_{\mathrm{OVbulk}}+C_S})+{2V}_{\mathrm{DD}}\·\frac{\frac{1}{2}{\mathrm{WC}}_{\mathrm{OVgate}}}{{\mathrm{WC}}_{\mathrm{OVgate}}+C_S}\}\×2$

$=-V_{\mathrm{IN}}\·(\frac{{\mathrm{WC}}_{\mathrm{OVgate}}}{{\mathrm{WC}}_{\mathrm{OVgate}}+C_S}+\frac{{\mathrm{WC}}_{\mathrm{OVbulk}}}{{\mathrm{WC}}_{\mathrm{OVbulk}}+C_S})+{2V}_{\mathrm{DD}}\·\frac{{\mathrm{WC}}_{\mathrm{OVgate}}}{{\mathrm{WC}}_{\mathrm{OVgate}}+C_S}$

对应式 $\mathrm{\ΔV}=V_{\mathrm{IN}}\·(\frac{{\mathrm{WC}}_{\mathrm{OVgate}}}{{\mathrm{WC}}_{\mathrm{OVgate}}+C_S}+\frac{{\mathrm{WC}}_{\mathrm{OVbulk}}}{{\mathrm{WC}}_{\mathrm{OVbulk}}+C_S})-2V_{\mathrm{DD}}\·\frac{{\mathrm{WC}}_{\mathrm{OVgate}}}{{\mathrm{WC}}_{\mathrm{OVgate}}+C_S},$ 有

ΔV＝ΔV′

所以，时钟溃通引起的误差相互抵消，总误差为0，可完全消除采样开关自举后新引入的非线性误差。

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