CN101561753A - 基于二值态实现多值运算的装置 - Google Patents

Abstract

本发明是关于一种基于二值态实现多值运算的装置，包括：译码输入单元，选通阵列，编码输出单元。选通阵列由选通元件按n行×m列结构形式组成，每个选通元件具有至少两个输入脚及至少一个输出脚；同一行上选通元件的一个输入脚连接在一起形成一个行输入接点，同一列上选通元件的第二个输入脚连接在一起形成一个列输入接点，行输入接点之间具有不同的输入值态，列输入接点之间亦具有不同的输入值态，输入值态与其在阵列中所处的位置具有对应关系；选通元件每个输出脚具有确定的输出值态。输出、输入值态间具有预设运算关系。本发明可用于并行总线，用于海量数据库管理，用于软硬件资源管理。另外可用于双向并行运算、双向并行交换、双向并行控制。

Description

基于二值态实现多值运算的装置

技术领域

本发明属于数据处理技术领域，具体涉及一种基于二值态实现多值运算的多功能一体化装置。

背景技术

代表数据处理先端技术的计算机自40年代问世以来，一直沿袭着冯·诺依曼机的体系结构，其主要特点是：第一，程序内存、串行处理；第二，存储地址与存储内容分开；第三，只能被动执行确定程序。50多年来，尽管计算机技术取得了突飞猛进的发展，但人们也越来越深刻地感受到传统计算机体系结构所带来的限制。由于其硬件功能本质上只有移位和相加两种操作，所以相对于数值运算，软件算法与硬件结构及功能比较协调，但当扩展到非数值应用方面，软硬件就不那么协调，其中主要原因在于数据或知识在储存时互不相关，必须通过地址才能互相沟通，且这种沟通还不能超越线性二值逻辑限制，在进行逻辑推理时亦具有很大的局限性——不能进行逆向逻辑推理。因二值逻辑是最简形式化***，它必须把所有的问题都转化为逻辑无穷小的和，然后一项一项地在一个逻辑层次上进行处理。但智能是***的宏观效应，其多路输入信息有时需同时并行交互作用，即需多值或多逻辑层次并行转换或运算，数据之间需基于互为因果及逻辑可逆关系交互作用，而不能都象二值逻辑那样完全用二值、或二叉树来表达。客观现实是在好坏与有无中间，具有无限的中间状态。这就迫切要求计算机能突破传统二值逻辑设计思路，既只有0或1两种状态，或好或坏、或有或无，没有中间状态值的现状。说明信息时代的飞速发展及现代科学技术的发展，对计算机提出了越来越多、越来越高的要求，如并行、运算、交换与控制功能一体化，且能双向并行读写操作。

本发明将00102757.3号及W099/03046号专利作现有技术合并于此。

发明内容

本发明的目的，是提出一种基于二值态实现多值态、多种进制、多功能一体化的运算装置。基于加、减运算关系实现逻辑可逆，并以此为基础实现运算、交换及控制功能一体化。

一种基于二值态实现多值运算的装置，其特征在于，所述装置包括：

选通阵列，所述选通阵列由选通元件按n行×m列结构形式组成，每个选通元件具有至少两个输入脚及至少一个输出脚；同一行上的选通元件的一个输入脚连接在一起形成一个行输入接点，同一列上的选通元件的第二个输入脚连接在一起形成一个列输入接点，行输入接点之间具有不同的输入值态，列输入接点之间亦具有不同的输入值态，且每个选通元件的输入值态与其在阵列中所处的位置具有对应关系，行输入接点的输入值态取值范围为0至(n-1)，列输入接点的输入值态取值范围为0至(m-1)；所述这些选通元件的每个输出脚也具有输出值态，每个选通元件的输出值态与其输入值态之间具有预设的运算关系，将运算输出值态相同的选通元件的输出脚通过一隔离电路连接在一起作为一个输出接点，输出接点的输出值态取值范围为0至(n+m-1)；而输出值态是通过选通元件的选通来确定输出的；

至少1个行译码单元，所述的行二值态输入译码单元具有n个输出脚，每个输出脚对应连接于所述选通阵列的行输入接点中的一个，用于将二进制输入值译码输出到所述选通阵列中对应的行输入接点上；

至少1个列译码单元，所述的列二值态输入译码单元具有m个输出脚，每个输出脚对应连接于所述选通阵列的列输入接点中的一个，用于将二进制输入值译码输出到所述选通阵列中对应的列输入接点上。

上述译码器连接进制设定电路、连接双口RAM既可做一计算、交换及控制功能单元，一加两减三层叠加体现逻辑可逆性及多功能一体化。

本发明的主要基本特点是读写算可通过一条指令在一个操作周期中完成，然后用于并行运算、并行交换、并行控制；用于并行总线；用于多对象海量数据库管理；用于多对象软硬件资源管理。另外是实现双向并行运算、双向并行交换、双向并行控制。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

附图标号

图1是本发明的选通阵列计算模型；

图2是以图1为逻辑结构模式设计的加法运算装置原理图；

图3是以图1为逻辑结构模式设计的减法运算装置原理图；

图4是一个图2两个图3叠加的逻辑可逆简化原理图；

图5是基于图2或图3连接编译码器；

图6是以图5为基础增加了进制设定电路；

图7是加减运算关系的统一；

图8是图7的一种简化表述；

图9是图7的另一种简化表述，加上编译码器；

图10是图9的双向复用(加上双口RAM)；

图11是本发明运算装置的整体结构图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

下面结合附图对本发明进行详细阐述。

首先，请参见图1，从图1中可以看出，如将每一个参量都看作输入输出点或输入输出脚，那么各点或各脚均具有各自不同的值态，此即多值态结构运算原理。这种多值态可以扩展延伸，即可以在二值中间任意增加中间状态值。之所以以16为例说明，是因为16进制正好与二进制统一。以此为理论基础设计的运算装置，将不再局限于二进制代码运算，而可以设定进制，进行16进制内各种进制代码的运算、交换、控制。

图1确定了一种加减结构运算关系及原理——即参量之间按入出关系具有一种运算或逻辑关系。这种运算关系及功能，具体可用多种电路结构实现。请参见图2、图3本发明的运算装置是由选通阵列601组成，该选通阵列是由选通元件100(如图2所示)按n行×m列结构形式组成，选通元件100是一种具有选通、运算及交换功能的元器件，每个选通元件100具有至少两个输入脚及至少一个输出脚；将同一行上的选通元件100的一个输入脚连接在一起作为一个行输入接点，将同一列上的选通元件100的另一个输入脚连接在一起作为一个列输入接点，行输入接点之间具有不同的输入值态，列输入接点之间亦具有不同的输入值态，且每个选通元件100的输入值态与其在阵列中所处的位置具有对应关系，行输入接点的输入值态取值范围为0至(n-1)，列输入接点的输入值态取值范围为0至(m-1)；该等选通元件100的每个输出脚也具有输出值态，每个选通元件100的输出值态与其输入值态之间具有一定的运算关系，将运算输出值态相同的选通元件100的输出脚通过一隔离电路101连接在一起作为一个输出接点，输出接点的输出值态取值范围为0至(n+m-1)；而输出值态是通过选通元件的选通来确定输出的。本发明的运算装置还包括：至少1个行二值态译码单元602，所述的行二值态输入译码单元具有n个输出脚，每个输出脚对应连接于所述选通阵列的行输入接点中的一个，用于将二进制输入值译码输出到所述选通阵列中对应的行输入接点上；至少1个列二值态译码单元603，所述的列二值态输入译码单元具有m个输出脚，每个输出脚对应连接于所述选通阵列的列输入接点中的一个，用于将二进制输入值译码输出到所述选通阵列中对应的列输入接点上。阵列的输出则对应到编码输出单元604。

由此可见，选通阵列的输出值态与输入值态间可依据运算关系进行定义，通过定义二者之间具有特定的运算关系，而运算是由选通元件的选通实现的，即是通过结构运算来完成数学运算的。而运算结果则是通过编码输出单元输出，编码输出单元与行、列译码单元相同，与选通阵列的输出及输入值态间可依据运算关系进行定义。实现了算法与结构匹配、输入输出接点的位置与位值匹配、运算关系与位值匹配。

请参见图2，是体现一种加法运算关系及实现加法运算功能的多值态、多功能运算装置，具有输入两入、一输出，用A+B＝add(无进位和)或A+B＝cadd(进位和)定义，以行输入接点为A0、A1、A2，3个值态，列输入接点为B0、B1、B2，3个值态为例，输出接点为add0、add1、add2、cadd1、cadd2，5个值态，入出值态定义体现加法运算关系。

请参见图3，是体现一种减法运算关系及实现减法运算功能的多值态、多功能运算装置，具有两输入A、B，一输出，用A-B＝dec(正值)或A-B＝ndec(负值)定义，以行输入接点为A0、A1、A2，3个值态，列输入接点为B0、B1、B2，3个值态为例，输出接点正值为dec0、dec1、dec2，3个值态，输出接点负值为ndec1、ndec2，2个值态，入出值态定义体现减法运算关系。

请参见图4，是一个图2与两个图3的组合后其中的一个选通元件，即由3个选通元件100构成，体现逻辑可逆关系。3个选通元件100合并后有6个端口，三个入口，三个出口，入端口a1(a3)及出端口a2统一用端口A表示，入端口b1(b2)及出端口b3统一用端口B表示，入端口c2(c3)及出端口c1统一用端口C表示，由于a1+b1＝c1，c2-b2＝a2且c3-a3＝b3，则体现了一种A+B＝C，C-B＝A，C-A＝B的逻辑可逆关系，可实现双向输入输出。实现交换、运算及控制功能一体化。如进行运算，读A、读B、结果写在C。读C、读A、结果写在B，读C、读B、结果写在A。如进行交换，是从A口给一高电平，B、C两口即可进行双向交换；如从B口给一高电平，则A、C两口可进行双向交换；如从C口给一高电平，则A、B两口可进行双向交换。整体选通阵列进行交换，则是从A口设置(假设选通阵列的输入为16个值态，不通过译码器，0-15全部设定为高电平)，B、C两个口可以实现双向同步交换(同样是不通过编译码器)。如从B口0-15全部设定为高电平，则A、C两个口(0-15)可以实现双向同步交换(同样是不通过编译码器)。如从B口0-15全部设定为高电平，则A、C两个口(0-15)可以实现双向同步交换(同样是不通过编译码器)。

利用A、B口相对于C口的互补关系，及A、B、C三个口的逻辑可逆关系与运算关系，可实现双向互为因果关系控制。

请参见图5，是基于图2或图3增加了编译码器。运算装置由选通阵列501，行二值态译码器502，列二值态译码器503，编码输出单元504构成。

请参见图6，是基于图5增加了进制设定电路，用于控制所述行二值态译码单元602及列二值态译码单元603输出值态的个数，并建立相应的进借位链路，这样既可改变本发明运算装置的进制。所示行二值态译码单元602、列二值态译码单元603输入A、B，4个编码输出单元604分别输出add、cadd、dec、ndec。

请参见图7，是加、减法运算关系的组合，实现加、减法运算功能的多值态、多功能运算装置，由加法运算关系结构与减法运算关系结构合并，入出值态定义同时体现加、减法运算关系。采用图7的运算装置即可实现图1的阵列模型，图1中左端第一行预设数值0-15与上端第一行预设数值0-15各自所在端为输入端(即行、列输入接点)，每个点代表0-15中的一个预设的数值。穿过行输入接点与列输入接点交汇点的斜线末端的数值即行输入接点与列输入接点的所对应的数值运算的结果。下端的预设数值0-15所在端为行输入接点与列输入接点的非进位和，右端第一列预设数值16-30所在端为行输入接点与列输入接点的进位和。右端第二列预设数值0-15所在端为列输入接点与行输入接点的负差，上端第二列预设数值0-15所在端为列输入接点与行输入接点的正差。

图8是图7的一种简化表述，图8所示，以A、B为输入，add、cadd、ndec、dec则分别为：A+B的无进位和、A+B的有进位和、A-B的负差、A-B的正差。如图1举例来说：

无进位和的运算：左端的0-15即为A，顶端的0-15为B，左端的9(A)加顶端的2(B)，因为是求和，输出的方向为由左上至右下，与9和2的交汇处相交的由左上至右下的直线(隔离电路)指示的结果为11(add)。

有进位和的运算：左端的9(A)加顶端的7(B)，因为是求和，输出的方向为由左上至右下，与9和7的交汇处相交的由左上至右下的直线(隔离电路)指示的结果为16(cadd)。

正差的运算：左端的10(A)减顶端的8(B)，因为是求差，输出的方向为由左下至右上，与10和8的交汇处相交的由左下至右上的直线(隔离电路)指示的结果为2(dec)。

负差的运算：左端的10(A)减顶端的13(B)，因为是求差，输出的方向为由左下至右上，与10和13的交汇处相交的由左下至右上的直线(隔离电路)指示的结果为3(ndec)。

图9是基于图8加上了编、译码器。图10是图9的双向复用，两端连接编译码器共享选通阵列，增加了双口RAM。图中的1表示译码器，2表示编码器，3表示双口RAM。通过图1可以看出，横竖线是输入线，斜线是输出线。横竖线的两端均可匹配双口RAM输入(非同时)。同样道理，斜线的两端同样可以匹配双口RAM输出(亦非同时)。构成图11四入八出12个端口。

图11是又加上命令寄存器、端机及主机。图中的1表示译码器；图中的2表示编码器；图中的3表示双口RAM；图中的4表示端机。基于图11，再通过三层叠加，如图4，可实现逻辑可逆运算器。

上述多功能运算器可广泛应用于路由选择、时空并行交换、位控、点控及互为因果关系控制。

各图中的选通元件100可以是数字门，例如与门电路，也可以模拟传输门，隔离电路101可以选用或门，也可以用运算放大器来实现。选通元件100可为两入一出，两入两出或多入多出。

通过这种具有多值态的选通阵列所实现的结构运算，具有数据与地址的统一及储算一体化特性。之所以说数据与地址统一，是因为数据在存储器中与地址是一致的，数据就是地址，地址就是数据，即用同一个数据作为地址存入同一个数据。其好处是数据可实现透明存取。之所以说储算一体化，是因为操作数的读、运算及其运算结果的写可用一条指令在一个时间段完成，而不用分时操作。

在上述运算装置的基础上，附加进借位及进制设定电路，可构成新型运算器，这种运算器具有模数统一及数据与地址统一的特点。

基于一加、两减选通阵列的组合，配合***电路可构成逻辑可逆、双向入出的多用、多值态逻辑可逆运算器。利用这种新型的多用、多值态逻辑可逆运算器，加上命令寄存器并行处理、一二分配器、二选一电路、及双端口RAM可设计出一种新型的多值态、并行计算机，它突破了二值运算的局限；逻辑可逆双向入出；地址与数据统一；进制可选择设定；具开放性；无附加或较少过程性操作。可广泛应用于并行双向数据处理、并行双向控制、并行双向通信交换及计算机网络等领域，相对于现有的冯氏计算机，将意味着一场计算机的革命。

以上所述的具体实施方式，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施方式而已，并不用于限定本发明的保护范围，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (8)

1.一种基于二值态实现多值运算的装置，其特征在于，所述装置包括：

选通阵列，所述选通阵列由选通元件按n行×m列结构形式组成，每个选通元件具有至少两个输入脚及至少一个输出脚；同一行上的选通元件的一个输入脚连接在一起形成一个行输入接点，同一列上的选通元件的第二个输入脚连接在一起形成一个列输入接点，行输入接点之间具有不同的输入值态，列输入接点之间亦具有不同的输入值态，且每个选通元件的输入值态与其在阵列中所处的位置具有对应关系，行输入接点的输入值态取值范围为0至(n-1)，列输入接点的输入值态取值范围为0至(m-1)；所述这些选通元件的每个输出脚也具有输出值态，每个选通元件的输出值态与其输入值态之间具有预设的运算关系，将运算输出值态相同的选通元件的输出脚通过一隔离电路连接在一起作为一个输出接点，输出接点的输出值态取值范围为0至(n+m-1)(此处应考虑和差同时输出的情况)；而输出值态是通过选通元件的选通来确定输出的；

至少1个行译码单元，所述的行二值态译码单元具有n个输出脚，每个输出脚对应连接于所述选通阵列的行输入接点中的一个，用于将二进制输入值译码输出到所述选通阵列中对应的行输入接点上；

至少1个列译码单元，所述的列二值态译码单元具有m个输出脚，每个输出脚对应连接于所述选通阵列的列输入接点中的一个，用于将二进制输入值译码输出到所述选通阵列中对应的列输入接点上。

2.根据权利要求1所述的装置，其特征在于所述装置还包括：进制设定单元，所述进制设定单元，用于控制所述行二值态译码单元及列二值态译码单元输出值态的个数并建立相应的进借位链路。

3.根据权利要求1所述的装置，其特征在于：所述选通阵列的运算关系为加法运算，所述的每个选通元件的输出值态等于其行输入值态与列输入值态之和；所述的行输入接点的个数为n，所述的列输入接点的个数为m，所述的输出接点的个数则为(n+m-1)。

4.根据权利要求1所述的装置，其特征在于：所述选通阵列的运算关系为减法运算，所述的每个选通元件的输出值态等于其行输入值态与列输入值态之差，所述的行输入接点的个数为n，所述的列输入接点的个数为m，所述的输出接点的个数则为(n+m-1)。

5.根据权利要求1所述的装置，其特征在于：所述选通阵列的运算关系为一加法、一减法运算关系的组合，将由加法运算关系所确定的输出值态相同的选通元件的输出脚通过一隔离电路连接在一起作为一个加法输出接点，将由减法运算关系所确定的输出值态相同的选通元件的输出脚，通过一隔离电路连接在一起作为一个减法输出接点，所述的行输入接点的个数为n，所述的列输入接点的个数为m，所述的输出接点的个数则为2(n+m-1)。

6.根据权利要求1所述的装置，其特征在于：所述选通阵列的n行×m列的选通阵列的运算关系为加法，将所述的行输入接点连接到一个入端口(a1)，所述的列输入接点连接到一个入端口(b1)，所述的输出接点连接到一个出端口(c1)，另有二个所述的运算关系为减法的n行×m列选通阵列，将其一的行输入接点连接到一个入端口(c2)，列输入接点连接到一个入端口(b2)，输出接点连接到一个出端口(a2)，将另一个行输入接点连接到一个入端口(c3)，列输入接点连接到一个入端口(a3)，输出接点连接到一个出端口(b3)，并且入端口(a1)与(a3)连接在一起，入端口(b1)与端口(b2)连接在一起，入端口(c2)与端口(c3)连接在一起。

7.根据权利要求1至6中任一所述的装置，其特征在于：所述的选通元件是数字门或模拟传输门，隔离电路为数字或门或运算放大器。

8.根据权利要求1至6中任一所述的装置，其特征在于：每一输入输出单元都连接一个双口RAM，双口RAM连接着端机及命令寄存器，所述命令寄存器控制双口RAM对选通阵列读写操作，进行运算、交换与控制，对端机或外设进行读写操作。

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