CN101542631B - 具有可缩放双端子纳米管开关的非易失性阻性存储器、闩锁电路和工作电路 - Google Patents

Abstract

提供了一种非易失性阻性存储器。该存储器包括至少一个非易失性存储单元和选择电路。每个存储单元都具有一双端子纳米管开关器件，其具有设置于导电端子之间且与导电端子电连接的纳米管结构制品。选择电路可用于选择该双端子纳米管开关器件进行读写操作。写入控制电路响应于控制信号向所选定存储单元供应写入信号以感生纳米管结构制品的电阻中的变化，该电阻对应于存储单元的信息状态。与选定存储单元连接的电阻读出电路读出纳米管结构制品的电阻并向写入控制电路提供控制信号。读取电路读取存储单元的相应信息状态。还提供了与多个非易失性寄存器堆一起使用的非易失性闩锁电路和非易失性寄存器堆配置电路。

Description

具有可缩放双端子纳米管开关的非易失性阻性存储器、闩锁电路和工作电路

相关申请参考

本申请要求保护下列申请的美国专利法§119(e)下的利益，其全部内容通过引用结合于此：

2006年8月8日提交的美国临时专利申请No.60/836,343，题为″作为电子熔丝替换元件的可缩放非易失性纳米管开关″(“Scalable NonvolatileNanotube Switches as Electronic Fuse Replacement Elements”)；

2006年8月8日提交的美国临时专利申请No.60/836,437，题为″非易失性纳米管二极管″(“Nonvolatile Nanotube Diode”)；

2006年8月28日提交的美国临时专利申请No.60/840,586，题为″非易失性纳米管二极管″(“Nonvolatile Nanotube Diode”)；

2006年10月27日提交的美国临时专利申请No.60/855,109，题为″非易失性纳米管区块″(“Nonvolatile Nanotube Blocks”)；

2007年3月16日提交的美国临时专利申请No.60/918,388，题为″使用非易失性纳米管区块的存储器存储元件与交叉点开关及其阵列″(“MemoryElements and Cross Point Switches and Arrays of Same Using NonvolatileNanotube Blocks”)。

本申请为下列申请的继续申请，并要求美国专利法§120下的优先权，其全部内容通过引用结合于此：

2005年11月15日提交的美国专利申请No.11/280,786，题为″双端子纳米管器件与***及其制造方法″(“Two-Terminal Nanotube Devices AndSystems And Methods Of Making S ame”)；

2005年11月15日提交的美国专利申请No.11/274,967，题为″使用具有可改编程电阻的纳米管的存储器阵列″(“Memory Arrays Using NanotubeArticles With Reprogrammable Resistance”)；及

2005年11月15日提交的美国专利申请No.11/280,599，题为″使用纳米管开关的非易失性阴影闩″(“Non-Volatile Shadow Latch Using ANanotube Switch”)。

本申请相关于下列同时提交的申请，其全部内容通过引用结合于此：

美国专利申请No.(待宣布)，题为″作为电子熔丝替换元件的具可缩放非易失性纳米管开关的闩锁电路及操作电路″(“Latch Circuits andOperation Circuits Having Scalable Nonvolatile Nanotube Switches asElectronic Fuse Replacement Elements”)；

美国专利申请No.(待宣布)，题为″具可缩放双端子纳米管开关的非易失性阻性存储器″(“Nonvolatile Resistive Memories Having ScalableTwo-Terminal Nanotube Switches”)；

美国专利申请No.(待宣布)，题为″使用非易失性纳米管区块的存储元件和交叉点开关及其阵列″(“Memory Elements and Cross Point Switchesand Arrays of Same Using Nonvolatile Nanotube Blocks”)；

美国专利申请No.(待宣布)，题为″非易失性纳米管二极管与非易失性纳米管区块及其***与其制造方法″(“Nonvolatile Nanotube Diodes andNonvolatile Nanotube Blocks and Systems Using Same and Methods ofMaking Same”)；

美国专利申请No.(待宣布)，题为″非易失性纳米管二极管与非易失性纳米管区块及其***与其制造方法″(“Nonvolatile Nanotube Diodes andNonvolatile Nanotube Blocks and Systems Using Same and Methods ofMaking Same”)；

美国专利申请No.(待宣布)，题为″非易失性纳米管二极管与非易失性纳米管区块及其***与其制造方法″(“Nonvolatile Nanotube Diodes andNonvolatile Nanotube Blocks and Systems Using Same and Methods ofMaking Same”)；

美国专利申请No.(待宣布)，题为″非易失性纳米管二极管与非易失性纳米管区块及其***与其制造方法″(“Nonvolatile Nanotube Diodes andNonvolatile Nanotube Blocks and Systems Using Same and Methods ofMaking Same”)；

美国专利申请No.(待宣布)，题为″非易失性纳米管二极管与非易失性纳米管区块及其***与其制造方法″(“Nonvolatile Nanotube Diodes andNonvolatile Nanotube Blocks and Systems Using Same and Methods ofMaking Same”)；及

美国专利申请No.(待宣布)，题为″非易失性纳米管二极管与非易失性纳米管区块及其***与其制造方法″(“Nonvolatile Nanotube Diodes andNonvolatile Nanotube Blocks and Systems Using Same and Methods ofMaking Same”)。

发明所属的技术领域

本发明一般涉及纳米管开关元件的领域。

可缩放的非易失性闩锁电路

半导体行业将熔丝或反熔丝用于逻辑状态的非易失性储存。熔丝(或反熔丝)的非易失性阻性状态(处于导电状态或不导电状态)被用来指示第一或第二逻辑状态。闩锁电路将熔丝(或反熔丝)的非易失性阻性状态转换成表示逻辑1或0的对应电气电压电平。

在一种类型的熔丝(有时称为激光熔丝)中，熔丝元件由金属或多晶硅材料形成。熔丝通过激光烧蚀(ablation)而被编程(被烧断、或变成不导电)，而对应的闩锁电路读取该熔丝的非易失性状态，如美国专利No.5,345,110所描述，其全部内容通过引用结合于此。

半导体行业已使用更有弹性且更密集的电可编程熔丝(e-fuse，电熔丝)元件来代替激光熔丝，然而，电熔丝通常需要毫安(milli-Ampere)范围的编程电流且难以针对新的较密集技术节点，例如90nm、65nm、45nm、及更密集者，缩小至较小的物理尺寸及较低的编程电流电平。

半导体行业亦已使用更有弹性且更密集的电气可编程反熔丝(a-fuse)元件来代替激光熔丝。反熔丝将编程电流降低至低微安(micro-Ampere)范围(例如1-10μA)，然而，编程电压通常在8至12伏特范围内。反熔丝难以针对新的较密集技术节点缩小至较小的物理尺寸及较低的编程电流电平。使用熔丝及反熔丝的闩锁在Bertin等人的美国专利No.6,570,806中描述，其全部内容通过引用结合于此。

期望能提供可缩放元件，其可被用作熔丝、或反熔丝、或熔丝及反熔丝、或能在熔丝及反熔丝间切换(toggle)多次或更一般地在ON及OFF状态间切换多次的元件，及对应的闩锁电路，其与硅技术可容易地集成、可缩小至较小的物理尺寸、使用毫微安培级低电流值或低微安范围来编程、并且可缩小至较低的编程电流(5伏特及更低)。

在特定应用中，提供可缩放元件是合乎需要的，其可被用来在ON及OFF状态间切换，以选择或取消选择(旁路)一系列寄存器堆中的寄存器堆级(stage)。若此一可缩放元件被用作熔丝，则对应的寄存器堆级可被取消选择(旁路)，以从一系列中消除有缺陷的寄存器堆级。

在特定应用中，能提供可缩放元件是合乎需要的，其可被用来在ON(导通)及OFF(截止)状态间切换，以提供存储单元中的信息状态。此外，在其它应用中，提供可缩放元件是合乎需要的，其可被用来在多个导电状态中切换，以提供存储单元中的多个信息状态。用现有存储器技术集成此元件更是合乎需要的。现有商业可用技术通常不是非易失性的(但不是随机可存取的且具有低密度、高生产成本及以电路功能的高可靠性进行多次写入的有限能力)，就是易失性的(且具有复杂的***设计或具有低密度)。理想的非易失性存储器(对于至少一些用途)是允许多个信息状态的非易失性储存的存储器，其中存储单元可被选择性地激活并正确地编程为信息状态。

发明内容

本发明提供包括可缩放的闩锁电路、非易失性存储器及操作电路，其基于纳米结构材料及可缩放的非易失性纳米管开关。

根据本发明的一方面，提供一种非易失性闩锁电路，包括：输入端，能够输入逻辑状态；输出端，能够输出逻辑状态；一纳米管开关元件，具有设置于两个导电触点之间的纳米管结构制品，该纳米管结构制品与两个导电触点电连接。该纳米管开关元件能够在相对较低电阻状态与相对较高电阻状态之间切换，并能够非易失性地保持相对较低或相对较高电阻状态。该非易失性闩锁电路包括易失性闩锁电路，其具有电气地设置于输入端与纳米管开关元件之间的至少一个半导体元件，并且该非易失性闩锁电路能够接收并易失性地储存输入至输入端的逻辑状态。当纳米管开关元件处于相对较低电阻状态时，该易失性闩锁电路保持第一逻辑状态并在输出端输出第一逻辑状态。当纳米管开关元件处于相对较高电阻状态时，该易失性闩锁电路保持在输出端输出的第二逻辑状态。

在本发明的一个实施例中，电子闩锁电路包括反相器(INV)电路，该反相器电路包括多个场效应晶体管。

在本发明的另一实施例中，该纳米管开关元件能够在相对较低电阻状态与相对较高电阻状态之间多次切换。

在本发明的另一实施例中，该电子闩锁电路将纳米管开关元件的相对较低电阻状态转换至相对较高的电压电平，其对应于在输出端输出的第一逻辑状态。电子闩锁电路将纳米管开关元件的相对较高电阻状态转换至相对较低的电压电平，其对应于在输出端输出的第二逻辑状态。

在本发明的另一实施例中，非易失性闩锁电路与一存储单元电连接。当非易失性闩锁电路输出第一逻辑状态时，存储单元是有效的，而当非易失性闩锁电路输出第二逻辑状态时，存储单元是无效的。

在本发明的另一实施例中，非易失性闩锁电路包括用于存储单元的冗余电路，且能够在存储单元不可用时旁路该存储单元。

在本发明的另一实施例中，非易失性闩锁电路与一存储单元电连接，并且能够储存第一和第二存储器状态。第一存储器状态被输入至输入端作为第一逻辑状态，且由非易失性闩锁电路非易失性地保持并输出为第一逻辑状态。第二存储器状态被输入至输入端作为第二逻辑状态，且由非易失性闩锁电路非易失性地保持并输出为第二逻辑状态。

在本发明的另一实施例中，非易失性闩锁电路包括用于存储单元的冗余电路，且能够非易失性地保持分别对应于第一和第二存储器状态的第一和第二逻辑状态。

在本发明的另一实施例中，存储单元包括处于NRAM阵列中的存储单元。

在本发明的另一实施例中，非易失性闩锁电路保持第一和第二逻辑状态之一以校正存储单元中的差错。

在本发明的另一实施例中，非易失性闩锁电路与一存储单元电连接。在输入端输入的电刺激包括一随时间变化的电刺激。在输出端输出的电刺激包括一随时间变化的电刺激。通过在输入端和输出端的随时间变化的电刺激之间产生可控制的延迟，非易失性闩锁电路控制存储器电路的操作。

在本发明的另一实施例中，非易失性闩锁电路产生可控制的延迟，该可控制的延迟包括具有实质选定的上升时间和实质选定的下降时间的实质双模信号。

在本发明的另一实施例中，纳米管开关元件包括可编程一次的熔丝，该可编程一次的熔丝能够仅从相对较低电阻状态切换至相对较高电阻状态。

根据本发明的另一方面，提供一种用于与多个非易失性寄存器堆一起使用的非易失性寄存器堆配置电路。该非易失性寄存器堆配置电路包括：输入电压端；选择电路；多个纳米管熔丝元件，其与输入电压端电连接。每一纳米管熔丝元件与多个非易失性寄存器堆之一和选择电路电连接。每一纳米管熔丝元件包括纳米管结构制品和两个导电触点，纳米管结构制品被设置于两个导电触点之间并与两个导电触点电连接。响应于电刺激，纳米管熔丝元件能够从导通状态切换至截止状态，导通状态对应于第一和第二端之间的相对较低电阻，而截止状态对应于两个导电触点之间的相对较低电阻。当纳米管熔丝元件处于导通状态时，对应的非易失性寄存器堆是有效的且在输入电压端对电刺激有反应。当纳米管熔丝元件处于截止状态时，对应的非易失性寄存器堆是无效的且在输入电压端对电刺激没有反应。选择电路能够将电刺激施加至所选定的纳米管熔丝元件的每一个，以选择性地旁路对应的寄存器堆。

在本发明的另一实施例中，响应于多个寄存器堆之一有缺陷，选择电路选择性地旁路该寄存器堆。

在本发明的另一实施例中，当多个纳米管熔丝元件之一处于导通状态时，对应的非易失性寄存器堆能够响应于输入电压端上的电刺激以多个信息状态操作。

在本发明的另一实施例中，纳米管熔丝元件是可编程一次的。

根据本发明的另一方面，一种非易失性存储器包括：位线；字线；至少一个非易失性存储单元。每个非易失性存储单元具有：双端子纳米管开关器件，其包括第一和第二导电端子以及设置于第一和第二导电端子之间并与其电连接的一纳米管结构制品。每个存储单元还具有单元选择电路，其与位线和字线电连接以响应于位线和字线的至少之一的激活而选择该双端子纳米管开关器件进行读取和写入操作。该非易失性存储器包括写入控制电路，其对控制信号作出反应用以供应写入信号至选定存储单元，以感生纳米管结构制品电阻的变化，以使纳米管结构制品电阻的值对应于存储单元的信息状态。该非易失性存储器包括电阻读出电路，其与选定的非易失性存储单元电连接，用以读出纳米管结构制品的电阻并将控制信号提供给写入控制电路。并且，该非易失性存储器包括读取电路，其与选定的非易失性存储单元电连接，用以读取该存储单元的对应信息状态。

在本发明的另一实施例中，纳米管开关器件的第一导电端子与单元选择电路电连接，且纳米管开关器件的第二导电端子与参考电压线电连接。

在本发明的另一实施例中，写入控制电路与位线和字线电连接。

在本发明的另一实施例中，纳米管开关器件的第一导电端子接收由写入控制电路供应的写入信号，而纳米管开关器件的第二导电端子与字线和位线的至少之一电连接。

在本发明的另一实施例中，供应写入信号包括：供应具有选定电压的电刺激。

在本发明的另一实施例中，供应写入信号包括：供应具有选定电流的电刺激。

在本发明的另一实施例中，纳米管开关元件进一步包括第一和第二绝缘体区域，第一和第二绝缘体区域基本上设置于纳米管结构制品的相反两侧。

在本发明的另一实施例中，第一和第二绝缘体区域的至少之一包括电介质材料。

在本发明的另一实施例中，纳米管结构制品的至少一部分与第一和第二绝缘体区域之一的至少一部分间隔开一间隙。

在本发明的另一实施例中，存储单元的信息状态能够被多次编程和擦除。

在本发明的另一实施例中，写入控制电路包括用于写入至少三个写入信号的电路，这至少三个写入信号的每一个是能够感生纳米管结构制品中的对应电阻值的信号，该电阻值不同于对应于其它写入信号的电阻值。

在本发明的另一实施例中，由至少三个写入信号所感生的对应电阻值包括多个低电阻值和一个高电阻值。

在本发明的另一实施例中，多个低电阻值在从约1千欧至约1兆欧的范围中，且其中高电阻值为至少100兆欧。

在本发明的另一实施例中，写入控制电路包括用以写入四个写入信号使得存储单元能够储存第一信息状态、第二信息状态、第三信息状态、第四信息状态之一的电路。

在本发明的另一实施例中，电阻读出电路包括反馈电路，该反馈电路与选定的非易失性存储单元电连接且具有一参考电阻值，该反馈电路能够：将选定的非易失性存储单元的纳米管结构制品的电阻与参考电阻值作比较，并选择性地阻挡写入信号进入选定的非易失性存储单元。

在本发明的另一实施例中，纳米管结构制品的电阻的值选自相对较低电阻值和相对较高电阻值之一。

在本发明的另一实施例中，相对较低电阻值对应于第一信息状态，而相对较高电阻值对应于第二信息状态。

在本发明的另一实施例中，供应写入信号包括：以选定的间隔供应多个连续的、增量地改变的电压脉冲。

在本发明的另一实施例中，在写入控制电路供应各电压脉冲之后，反馈电路读出纳米管结构制品的电阻并将纳米管结构制品的电阻与参考电阻值作比较。

在本发明的另一实施例中，非易失性存储器能够进行一第一写入操作，其中施加电压脉冲直到反馈电路读出到纳米管结构制品的电阻为一相对较低电阻值，并选择性地阻挡写入信号。

在本发明的另一实施例中，非易失性存储器能够进行一第二写入操作，其中施加电压脉冲直到反馈电路读出到纳米管结构制品的电阻为一相对较高电阻值，并选择性地阻挡写入信号。

在本发明的另一实施例中，纳米管开关元件包括可编程一次的纳米管熔丝，该纳米管结构制品仅能从相对较低电阻状态切换至相对较高电阻状态。

在本发明的另一实施例中，写入控制电路从一范围的电阻值中选择参考电阻值。

在本发明的另一实施例中，当纳米管开关制品的电阻值约等于参考电阻值时，反馈电路选择性地阻挡位线上的写入信号进入选定的非易失性存储单元的纳米管开关器件。

在本发明的另一实施例中，读取电路包括读出放大器电路，且电阻读出电路与读出放大器电路电连接，电阻读出电路对读出放大器电路作出反应，以向写入控制电路提供控制信号，从而选择性地使写入控制电路停止向选定的非易失性存储单元供应写入信号。

在本发明的另一实施例中，由读出放大器电路提供给电阻读出电路的控制信号选择性地使写入控制电路停止感生纳米管结构制品电阻的变化。

在本发明的另一实施例中，纳米管结构制品电阻的值选自包括多个低电阻值和一相对较高电阻值的多个电阻值之一。

在本发明的另一实施例中，供应写入信号包括：以选定的间隔供应多个连续的、增量地改变的电压脉冲。

在本发明的另一实施例中，在写入控制电路供应各电压脉冲之后，读出放大器电路检测纳米管结构制品的电阻值。

在本发明的另一实施例中，非易失性存储器能够进行第一写入操作，其中电压脉冲被供应至选定的非易失性存储单元，直到读出放大器电路检测到多个低电阻值的至少之一。

在本发明的另一实施例中，当读出放大器电路在选定的存储单元中检测到多个低电阻值的至少之一时，电阻读出电路对读出放大器电路作出反应，以选择性地使写入控制电路停止写入选定的存储单元的信息状态。

在本发明的另一实施例中，非易失性存储器能够进行第二写入操作，其中电压脉冲被供应至选定的非易失性存储单元，直到检测到相对较高电阻。

在本发明的另一实施例中，当读出放大器电路在选定的非易失性存储单元中检测到相对较高电阻值时，电阻读出电路对读出放大器电路作出反应，以选择性地使写入控制电路停止写入选定的存储单元的信息状态。

在本发明的另一实施例中，纳米管开关元件包括可编程一次的纳米管熔丝，可编程一次的纳米管熔丝具有仅能从第一电阻值切换至第二电阻值的纳米管结构制品。

附图简单说明

在附图中：

图1A是非易失性寄存器堆的概要示意图。

图1B是非易失性寄存器堆级电路的概要示意图。

图1C是根据本发明一实施例的用于非易失性纳米管开关的循环数据的结果的示意图。

图2是根据本发明另一实施例的具有附加冗余非易失性寄存器堆级和对应的选择电路的图1A的非易失性寄存器堆的代表示意图。

图3A-3C是根据本发明其它实施例的在当形成最终非易失性寄存器堆时用来选择或取消选择(旁路)非易失性寄存器堆级的开关的代表示意图。

图4是根据本发明另一实施例的激光熔丝闩锁的闩锁电路示意图，其可被用作图2所示的非易失性寄存器堆电路的一部分。

图5示出根据本发明另一实施例的用于图4所示的闩锁电路所执行的操作中的波形的示意图。

图6A-6D示出根据本发明另一实施例的经图案化的纳米结构电阻器的示意图。

图7示出根据本发明另一实施例的使用电子熔丝或电子反熔丝的熔丝闩锁的示意图，其可被用作图2所示的非易失性寄存器堆电路的一部分。

图8示出根据本发明另一实施例的使用非易失性纳米管开关作为编程元件的熔丝闩锁的示意图，其可被用作图2所示的非易失性寄存器堆电路的一部分。

图9A-D示出根据本发明其它实施例的非易失性纳米管开关的截面图和SEM平面图。

图10A示出根据本发明另一实施例的具有例示擦除电压的缩放的不同通道长度的数个非易失性纳米管开关的示图。

图10B示出根据本发明另一实施例的例示擦除电压和擦除电流为时间的函数的非易失性纳米管开关的示图。

图10C示出根据本发明另一实施例的例示100个周期内所测量的ON状态电组和OFF状态电阻的纳米管开关的示图。

图11示出根据本发明另一实施例的配置控制寄存器的示意图。

图12示出根据本发明另一实施例的具有附加冗余非易失性寄存器堆级和对应选择电路的图1A的非易失性寄存器堆的替代(对图2)示意图。

图13A示出根据本发明另一实施例的具有附加冗余非易失性寄存器堆级和对应选择电路的图1A的非易失性寄存器堆的替代(对图12)示意图。

图13B示出根据本发明此实施例的用于图13A的非易失性配置控制寄存器的电路示图。

图14A示出根据本发明另一实施例的经同步的寄存器堆架构应用。

图14B示出根据本发明另一实施例的具有受控延迟电路以最佳化时钟时序的经同步的寄存器堆架构。

图15A-E示出根据本发明其它实施例的CPU和高速缓存间的关键经同步时序的范例。

图15F-H示出根据本发明其它实施例的CPU和高速缓存间使用可控制延迟电路的最优化时序。

图16示出根据本发明其它实施例的将基于非易失性纳米管开关的闩锁用于时序控制的延迟控制电路。

图17A示出根据本发明其它实施例的用以使用电压源改变闩锁电路中的非易失性纳米管开关的状态的驱动器电路。

图17B示出根据本发明其它实施例的用以使用带电流限制的电压源改变闩锁电路中的非易失性纳米管开关的状态的驱动器电路。

图17C示出根据本发明其它实施例的用来使用电流由电流反射镜所控制的电压源改变闩锁电路中的非易失性纳米管开关的状态的驱动器电路。

图17D示出根据本发明其它实施例的将NRAM阵列单元驱动至预定电阻值的非易失性纳米管开关电阻控制电路。

图17E示出根据本发明其它实施例的集成到NRAM存储器***中的图17D的电路。

图18A示出根据本发明其它实施例的制造状态非易失性纳米管开关的ON电阻值。

图18B示出根据本发明其它实施例的在50个周期后非易失性纳米管开关的ON和OFF电阻值。

图19A示出根据本发明其它实施例的在选定电压电平上编程的多个纳米管开关的示例。

图19B示出根据本发明其它实施例的有对应于一伏特位线读出电压的各读出电流的多个经编程的纳米管开关的示例。

图19C示出根据本发明此实施例的在选定电阻范围(其中电阻值对应于图19B一伏特上的读出电流)内操作的多个纳米管开关的示例。

图19D示出根据本发明此实施例的选定电压电平上的中值电流电平和对应的饱和电流电平的示例。

图19E示出根据本发明此实施例的选定中值开关ON状态电阻电平上的中值饱和电流电平的示例。

图20示出根据本发明一实施例的串联电路。

图21示出根据本发明另一实施例的并联电路。

图22示出根据本发明另一实施例的组合串联/并联电路。

图23A示出根据本发明另一实施例的NFlash存储器示意图。

图23B示出根据本发明另一实施例的NFlash存储器示意图。

图24示出根据本发明另一实施例的对应于NFlash存储器的平面图。

图25示出根据本发明另一实施例的NAND子阵列的截面图。

图26A示出根据本发明另一实施例的电子控制的串联电阻网络，其中纳米管串联电阻器网络使用编程或擦除操作电子地形成或调谐。

图26B示出根据本发明另一实施例的纳米管串联电阻器等效电路的示意图。

图27示出根据本发明另一实施例的基于纳米管的电子调谐的芯片上电压调节器。

图28A示出根据本发明另一实施例的电子地形成和调谐的组合串联/并联电阻网络。

图28B示出根据本发明另一实施例的组合串联/并联电阻器等效电路。

图29A示出根据本发明另一实施例的电子地形成和调谐的电阻/电容器网络。

图29B示出根据本发明另一实施例的组合的串联/并联电阻器/电容器等效电路。

详细描述

非易失性寄存器堆

本发明提供基于纳米结构材料的可缩放闩锁电路和存储单元、以及可缩放的非易失性纳米管开关。

本发明还提供非易失性寄存器堆，更具体地，提供通过从包括用于产率提升目的的冗余级的较大集合中选择单个非易失性寄存器堆的较小子集来形成的非易失性寄存器堆。

本发明还提供高速异步逻辑和同步逻辑及存储器电路，其中时钟时序和信号时序使用新的基于纳米结构材料的可缩放闩锁电路来改进，并针对更高产率的更高性能提供可缩放的非易失性纳米管开关。

通常期望熔丝闩锁电路能够储存表示对应熔丝(或反熔丝)逻辑状态的逻辑状态，从而当闩锁被连接至其它电路时，其可将编程信息提供给其它电子电路，诸如对于冗余存储器元件的地址再分配、操作模式配置，以储存关于例如制造日期或其它状况的跟踪码(tracking code)。此种闩锁的一个应用在于非易失性寄存器堆的产率提升的领域。

图1A显示一连串N级的非易失性寄存器堆10，其具有N个重复且基本上相同的单个非易失性级，从级1开始到级N结束。非易失性寄存器堆在美国专利申请No.11/280,599中有更详细的说明。

数据输入DI被供应至NV寄存器堆级1的输入。级1的数据输出驱动NV寄存器堆级2的数据输入，以此类推，直到NV寄存器堆级N-1的输出驱动NV寄存器堆级N的输入。NV寄存器堆级N的输出提供数据输出DO。

非易失性寄存器堆10以与供应至每一级的寄存器堆10的时钟CLK同步的模式操作。每一级的非易失性寄存器堆10包括易失性主闩锁，其驱动非易失性从闩锁，其中该非易失性从闩锁包括易失性闩锁和相对应耦合的非易失性纳米管开关，该非易失性纳米管开关用以在电源被移除或掉电时以非易失性模式储存闩锁逻辑状态。在恢复寄存器堆10操作之前，电源被移除或掉电时的逻辑状态被储存。寄存器堆10在全速和对应于选定技术节点的电压电平VDD上以一般易失性模式操作。V_DD可以是例如1.5至2.5伏特。时钟频率可在例如1至10GHz范围或更多。

如果包括非易失性寄存器堆的芯片的一部分将失去电源(移除电源或掉电)，则来自每一级非易失性寄存器堆10的易失性部分的数据(逻辑状态)可被转移至非易失性纳米管开关，如美国专利申请No.11/280,599所述。时钟CLK停止，则操作模式脉冲被用来恰好在电源关断之前，将每一闩锁的状态储存于对应的非易失性纳米管开关。接着，电源可从非易失性寄存器堆10和关联的逻辑和存储器电路移除。

如果一般寄存器堆10操作将被恢复，则芯片的已失去电源的部分或整个芯片(如果所有电源被移除或掉电)接着重新通电。接着，操作模式脉冲可被用以将每一非易失性纳米管开关的数据(逻辑状态)转移至其对应的非易失性寄存器堆10的非易失性寄存器堆级，如美国专利申请案No.11/280,599所述。接着，时钟CLK被启动且高速操作开始。编程模式例如擦除、编程、和读取美国专利申请No.11/280,599中描述。非易失性纳米管开关制造、集成为半导体工艺、电气特性、及操作模式和工作条件在美国专利申请No.11/280,786中描述。

非易失性寄存器堆级电路

图1B示出在美国专利申请No.11/280,599中描述的非易失性寄存器堆级电路15的实施例，其对应于图1A中非易失性寄存器堆级1…N的任一个。美国专利申请No.11/280,599描述各种非易失性寄存器堆级电路，一些具有通过耦合电路耦合至非易失性纳米管开关的寄存器堆级电路，其它则具有直接耦合至非易失性纳米管开关的寄存器堆级电路。在此示例中，寄存器堆级电路1102通过电路1108耦合至非易失性纳米管开关1110。

非易失性寄存器堆级电路15具有两个操作模式，即一般运行模式和零电源逻辑状态(或数据状态)非易失性保留模式(其中电源会断开)。来自寄存器堆级电路1102的一个级的易失性主闩锁级电路1104和易失性从闩锁级电路1106也可称为LSSD寄存器级。

如图1B所示，易失性主闩锁级电路1104的输入节点1115接收数据输入信号DI并驱动CMOS传输栅1130，其被连接至由交叉耦合的CMOS反相器1145和1150形成储存节点1135并驱动该储存节点1135。CMOS传输栅1130使用NMOS和PMOS器件两者代替例如只有NMOS的传输栅，以通过消除器件阈值电压降来确保全电源供应和接地电压电平间的逻辑“1”和逻辑“0”状态转变。时钟CLK 1140和互补时钟CLKb 1140’被用来通过导通(ON)或截止(OFF)CMOS传输栅1130允许或阻挡输入节点1115上的输入信号DI驱动储存节点1135，从而确定交叉耦合的CMOS反相器1145和1150的逻辑储存状态。应注意，除非特别指明，所显示的反相器皆为CMOS反相器。CMOS反相器包括连接至电源的PMOS上拉(pull-up)器件和连接至接地的NMOS下拉(pull-down)器件，CMOS反相器的操作在H.B.Bakoglu的“Circuits，Interconnections，and Packaging for VLSI”，Addison-Wesley Publishing Company，Inc，1990，pp.152中描述，其全部内容通过引用结合于此。交叉耦合的反相器1145和1150驱动连接至CMOS传输栅1160的储存节点1155。时钟CLK和互补时钟CLKb被用来通过导通(ON)或截止(OFF)CMOS传输栅1160允许或阻挡所储存的逻辑状态节点1155驱动从闩锁级电路1106输入节点1120。

如图1B所示，易失性从闩锁级电路1106的输入节点1120(其也是主闩锁级电路1104的输出节点)驱动反相器1170。反相器1170的输出是输出节点1125上的数据输出信号DO，且还驱动反相器1175的输入。反相器1175的输出1180被连接至CMOS传输栅1185。时钟CLK和互补时钟CLKb被用来允许或阻挡反馈环路(feedback loop)的存在，该反馈环路在被允许时交叉耦合反相器1170和1175。对于130nm CMOS技术节点，在一般高速操作期间，时钟CLK以例如3GHz的时钟频率高速切换。反相器1190产生互补CLKb或RESTORE ENABLE的补。当储存数据时，CMOS转换栅1185为ON且反相器1170和1175形成其中节点1120用作储存节点的交叉耦合储存器件。当CMOS转换栅1185为OFF时，反相器1170和1175没有交叉耦合且没有形成储存器件。从闩锁储存电路1106通过耦合电路1108耦合至非易失性纳米管开关1110。

如图1B所示，非易失性纳米管开关1110被连接至电源电压VEPR，其供应对应于使用耦合电路1108所选定的操作模式的擦除电压脉冲(或多个脉冲)。非易失性纳米管开关1110还使用电连接1114连接至耦合电路1108的节点1116。耦合电路1108被连接至易失性从闩锁级电路1106，其中分别连接至节点1180和1125的电连接1119和1329被用于编程模式，而电连接1118被用于恢复模式。

如图1B所示，耦合电路1108包括擦除功能。擦除电路包括NMOS晶体管1320，其漏极连接至公共节点1317、源极连接至接地、输入栅极连接至擦除启用脉冲。在擦除操作期间，晶体管1342通过零伏的编程启用脉冲而被激活，而公共节点1317被连接至公共节点1116，其被连接至非易失性纳米管开关1110，以便允许擦除操作。

如图1B所示，耦合电路1108还包括编程功能，包括PMOS晶体管1343，其漏极连接至公共节点1116、源极连接至公共节点1350、输入栅极连接至擦除启用脉冲，且反相器1330的输入被连接至编程启用输入。公共节点1350被连接至形成高电压转换电路1360’的交叉耦合NMOS晶体管1325和1325’及PMOS晶体管1327和1327’。NMOS晶体管1325和1325’的源极被连接至接地，而PMOS晶体管1327和1327’的源极被连接至编程电压V_PROG。互补输入1119和1329被分别连接至高电压转换电路1360’输入NMOS晶体管1325和NMOS1325’，使得高电压转换电路1360’的逻辑状态对应于易失性从闩锁级1106的状态。V_PROG电压可比易失性从闩锁级电压电路1106高得多。编程电压通过PMOS晶体管1327被施加至公共节点1350，其接着通过PMOS晶体管1343被施加至公共节点1116和非易失性纳米管开关1110。如果公共节点1350通过NMOS晶体管1325保持接地，则没有编程电压被施加至公共节点1350，且非易失性纳米管开关1110没有被编程。

如图1B所示，耦合电路1108还包括恢复功能，包括PMOS晶体管1365，其源极连接至V_DD、漏极通过连接器1118连接至易失性从闩锁级电路1106输入1120。在恢复操作期间，PMOS晶体管1365被用来将输入节点120预充电至V_DD，接着被截止成OFF。NMOS晶体管1370具有通过连接器1118连接至输入1120的源极、连接至公共节点1317的漏极、连接至恢复启用输入的栅极。NMOS晶体管1342在恢复操作期间为ON状态，且通过非易失性纳米管开关1110来提供输入节点公共节点1317和VEPR之间的放电路径。VEPR在恢复操作期间为零伏。当晶体管1370通过恢复启用输入而被激活时，如果非易失性纳米管开关1110为ON，则输入节点1120被放电；如果非易失性纳米管开关1110为OFF，则输入节点1120保持在V_DD。易失性从闩锁级电路1106的状态被恢复成对应于非易失性纳米管开关1110的非易失性状态的状态。

当处于一般运行模式时，耦合电路1108是无效的，而非易失性纳米管开关1110没有从V_EPR得到供电，并还从易失性从闩锁级电路1106去耦(decoupled)。因此，易失性主闩锁级电路1104和易失性从闩锁级电路1106以高速时钟频率(对于使用130nm技术节点所制成的逻辑产品，通常为3GHz，VDD＝1.3伏)以一般(常规)经同步的逻辑主/从寄存器运行模式操作。

在一般运行模式中，在时钟周期的一开始，时钟CLK 1140从高电压转换至低电压并在时钟周期的前半段保持低电压，而互补时钟CLKb 1140’从低电压转换至高电压并在时钟周期的前半段保持高电压。CMOS转换器件1130导通从而将输入节点1115电压V_IN耦合至储存节点1135。CMOS转换器件1160截止并将易失性主闩锁级电路1104的输出与易失性从闩锁级电路1106的输入节点1120相隔离。在一般运行模式中，时钟CLK被连接至易失性从闩锁级电路1106的模式输入1192，时钟CLK被连接至CMOS转换器件1185，而反相器1190的互补时钟CLKb输出也被连接至CMOS转换器件1185，使得CMOS转换器件也截止，从而断开反相器1175的输出1180和反相器1170的输入1120之间的反馈路径，使得节点1120不被用作储存节点。DI信号可在时钟周期的前半段结束前的任何时间转换成对应于正确逻辑状态的电压值，从而提供足够剩余时间以供交叉耦合的反相器1145与1150在时钟周期的后半段开始时的时钟转换之前将对应的逻辑状态储存于储存节点1155。

在一般运行模式中，时钟CLK 1140从低电压转换至高电压且在时钟周期的后半段开始时保持于高电压，而互补时钟CLKb 1140’从高电压转换至低电压且在时钟周期的后半段保持于低电压。CMOS转换器件1130截止，从而使储存节点1135从输入节点1115输入信号DI去耦，其保持于对应于时钟周期前半段结束时输入信号DI的状态，而储存节点1155保持于与储存节点1135互补的互补状态。CMOS转换器件1160导通并将储存节点1155的状态转换到反相器1170的输入节点1120，其将输出节点1125驱动至数据输出信号DO，并且还驱动反相器1175的输入。在一般运行模式中，时钟CLK被连接至易失性从闩锁级电路的模式输入1192，时钟CLK被连接至CMOS转换器件1185，而反相器1190的互补时钟CLKb输出也被连接至CMOS转换器件1185，使得CMOS转换器件也导通，从而形成反相器1175的输出1180与反相器1170的输入1120之间的反馈路径，使得节点1120被用作储存节点。当CMOS转换器件1185导通时，反相器1175的输入1180驱动反相器1170的输入并储存从闩锁状态级电路的状态，直到时钟周期的第二阶段结束。

当处于零电源逻辑状态(或数据)非易失性保留模式时，耦合电路1108是无效的，非易失性纳米管开关1110没有被V_EPR供电，并且还从易失性从闩锁级电路1106去耦。易失性主闩锁级电路1104和易失性从闩锁级电路1106电源处于零伏。

在操作中，当从一般运行模式转换到零电源非易失性保留模式时，耦合电路1108在电源被关断之前将逻辑状态从易失性从闩锁级电路1106转换成非易失性纳米管开关1110。当电源保持开启时，时钟CLK停止于低电压状态，而互补时钟CLKb于高电压状态，其中高电压状态处于V_DD(例如1.3至2.5伏)而低电压状态处于零伏。如果非易失性纳米管开关1110尚未被擦除，且因此储存了先前的逻辑状态，则耦合电路1108被引导执行擦除操作，随后执行编程操作。如果非易失性纳米管开关1110处于已擦除状态，则使用耦合电路1108启动编程模式。

在擦除操作期间，编程启用输入电压处于零伏，而晶体管1342通过反相器1330的输出保持于ON状态。擦除启用脉冲从零伏转换至V_DD(例如1.3至2.5伏)，使晶体管1320导通且通过如图1B所示的ON晶体管1342和1320提供节点1116与接地间的导电路径。藉由编程启用电压处于零伏，晶体管1343通过反相器1330的输出保持于OFF状态。恢复启用电压处于零伏且晶体管1370为OFF，而恢复预充电电压处于V_DD且晶体管1365为OFF，输入1220被隔离，使得易失性从闩锁级电路1106的状态在节点1120处未被扰乱。幅值为V_E的V_EPR擦除电压脉冲被施加至非易失性纳米管开关1110端子，其中V_E可在例如5至10伏的范围内。串联的晶体管1342和1320的电阻比非易失性纳米管开关1110的电阻小得多，即使开关1110处于ON状态也是如此。如果开关1110处于ON状态，则电流从节点1112经过开关1110和电连接1114与ON晶体管1342和1320的沟道至接地，而非易失性纳米管开关1110被切换至OFF(已擦除)状态。如果开关1110处于OFF状态，则其保持OFF(已擦除)状态。应注意的是，非易失性纳米管开关1110可在编程之前的任何时间被擦除。如果开关1110已知处于已擦除状态，则编程可立即开始。根据本发明特定实施例的擦除刺激在美国专利申请No.11/280,786有更详细的说明。

应注意的是，在擦除操作期间，晶体管1370、1365、和1343皆为OFF，从而将非易失性纳米管开关1110与易失性从闩锁级电路1106隔离。因此，擦除操作可在一般运行模式期间的任何时间执行，而不影响易失性从闩锁级电路1106的性能，且可因此对器件的逻辑操作透明。

单个非易失性纳米管开关的实验测试说明了非易失性纳米管开关(诸如图1B所示的开关1110和以下参照图9进一步示意性示出的非挥发性奈米管开关)已被循环超过5千万次，如图1C中曲线16所示。对于导电和不导电状态之间电阻值的五个数量级以上的级差而言，导电状态电阻通常在10千欧至50千欧的范围内，不导电状态电阻通常超过1千兆欧。

非易失性纳米管开关的产率取决于所需ON/OFF周期的数量。对于1/2周期(导电至不导电)，产率接近100％。达成数千或数百万周期取决于纳米结构的质量、整体处理、钝化、及其它因素。在早期阶段技术中，使用冗余确保足够的非易失性寄存器堆产率是有利的。

非易失性寄存器堆的限制

鉴于半导体行业追求更高的性能同时管理能耗(如美国专利申请No.11/280,599所述)，可引入新的器件(诸如非易失性纳米管开关)以提供更大的弹性。这种新的器件通过增加附加冗余功能和旁路有缺陷的非易失性寄存器堆10个级的手段，在制造的前几年会需要产率提升，直到产率学习足以降低或消除对此冗余功能的需要。

对于图1A所示的非易失性寄存器堆10，所需良好级的数量为N，例如256位。可加入附加M级，例如M＝116位，使得可用级的总数N+M为372。选择手段可被用以旁路有缺陷的寄存器，使得总共372个可用级中的256个寄存器级可被用以形成功能上等效于非易失性寄存器堆10的非易失性寄存器堆。

选择手段可包括传统熔丝闩锁器件(诸如激光熔丝)，例如美国专利No.5,345,110，其全部内容通过引用结合于此。选择手段可包括具有多个熔丝(和反熔丝)类型的熔丝闩锁，诸如在Bertin等人的美国专利No.6,570,802中所述的，其全部内容通过引用结合于此。其它选择手段可包括具有实质较高电阻断路点的熔丝闩锁，其范围在100KΩ内，如美国专利No.6,570,802所述。这种闩锁容纳其ON电阻范围在例如10KΩ(或更低)至50KΩ，而OFF(编程或烧断)电阻范围超过1MΩ的熔丝，且非常适于以新的非易失性熔丝类型(诸如非易失性纳米管开关，其电气特性在美国专利申请No.11/280,786中描述)取代传统的使用金属或多晶硅材料的熔丝类型。传统熔丝闩锁通常为OTP(可编程用一次的)。使用新的非易失性纳米管开关的闩锁可以OTP模式操作，或者可被编程和擦除例如几千次。

其它选择手段可包括非易失性冗余寄存器堆，即图1所示的非易失性寄存器堆10的一变体版本，其可被用来识别良好的非易失性寄存器堆级。

用来包括或旁路单个非易失性寄存器堆级的控向电路(通过传统或新的熔丝闩锁的状态或通过非易失性冗余寄存器堆级来控制)被包括于修改的非易失性寄存器堆10的每一闩锁级，其详述于后文。

最优化易失性主从闩锁级的性能

上述的非易失性寄存器堆包括高速易失性寄存器(通常每一级包括一主从闩锁)和例如耦合至每一从闩锁的非易失性纳米管开关(NV NT开关)。NV NT开关可直接耦合至从闩锁，或可使用耦合电路来耦合。除了上述的最佳化非易失性寄存器堆闩锁的非易失性操作的产率以外，还需要最佳化易失性寄存器的高速性能。同样地，并非所有的寄存器堆都需要是非易失性的。然而，寄存器堆需要高速(高时钟速度)同步操作。

在高时钟速度，例如超过1GHz，寄存器闩锁的产率可由于导致逻辑延迟变化或高速缓存(cache)延迟变化的器件参数变化而降低。此参数变化可发生于制造期间的批次与批次间(lot-to-lot)，且也在现场使用的情况下(由器件参数变化(飘移)所造成)改变。例如，同步CPU和板上高速缓存需要例如170ps的高速缓存存取时间，以确保从高速缓存读出的数据会在CPU端上在发出CPU数据请求之后的一个时钟周期准备好。

提供非易失性的可缩放元件是合乎需要的，其可被用作熔丝、或反熔丝、或熔丝和反熔丝两者、或能在ON和OFF状态间切换多次的元件、及对应的闩锁电路。集成此闩锁电路与延迟控制电路可被用来最佳化制造时的时序(调整关键时序路径)且在现场中最佳化较高产率与提升可靠度的性能。

具有冗余级的非易失性寄存器堆

图2示出N+M级的非易失性寄存器堆20，具有N+M个重复的单个非易失性级，从级22-1(非易失性寄存器堆级1)开始而在级22-(N+M)(非易失性寄存器堆级N+M)结束。级22-1至22-(N+M)中的每一个实质上相同，而实质上与易失性寄存器堆10(图1)中NV寄存器堆级1至NV寄存器堆级N中的每一个相同。级1至N+M中的任一N级子集可被用来形成具有N个级的非易失性寄存器堆20。

开关SW1至SW(N+M)被用作两输入一输出多路复用器(mux)，以在形成非易失性寄存器堆20的N个级时，选择(包括)或取消选择(旁路)任一级22-1至22-(N+M)。每一非易失性寄存器堆级具有对应的开关。例如，级22-1的输出去至开关SW1的对应第一输入，而级22-1的输入DI还旁路级22-1并直接去至开关SW1的第二输入。开关SW1的输出可以是级22-1的输出，或者如果要旁路级22-1则可以是级22-1的输入DI。当形成非易失性寄存器堆20时，选择信号S1判定是选择还是旁路级22-1。

对于级22-1至22-(N+M)之间的任一级22-K，级22-K的输出去至开关SWK的对应第一输入；级22-K的输入(其为开关SW(K-1)的输出)也旁路级22-K且直接去至开关SWK的第二输入。开关SWK的输出可以是级22-K的输出，或级22-K的输入，从而旁路级22-K。当形成非易失性寄存器堆20时，选择信号SK判定是选择还是旁路级22-K。级22-K的输入可以是级22-(K-1)的输出，或者例如当已旁路级22-(K-1)时可以是级22-(K-2)的输出。可旁路多个级。例如，如果已旁路级K之前的所有级，则级22-K的输入可为DI，即级1的输入。

最后一级22-(N+M)的输出去至开关SW(N+M)的对应第一输入，而级22-(N+M)的输入还旁路级22-(N+M)并直接去至开关SW(N+M)的第二输入。开关SW(N+M)的输出为数据输出DO。非易失性寄存器堆20数据输出DO可以是级22-(N+M)的输出或者可旁路级22-(N+M)。数据输出DO信号可来自任何先前级，例如级K。当形成非易失性寄存器堆20时，选择信号S(N+M)判定是选择还是旁路级22-(N+M)。

控制信号S1……S(N+M)由对应的非易失性配置闩锁1(24-1)……非易失性配置闩锁N+M(24-(N+M))所提供。每一非易失性配置闩锁K(24-K)提供输出信号SK，其选择或取消选择(旁路)非易失性寄存器堆级K，如下所述。配置选择电路26可被用来选择哪一个非易失性配置闩锁被编程和哪一个保留原样。

配置选择电路26可以是具有控制输入的解码器逻辑，例如用于存储器阵列备用列或行选择，如美国专利No.5,345,110所述，其全部内容通过引用结合于此。替代地，配置选择电路26可利用串行配置控制寄存器，如美国专利No.Re.34,363所述，其全部内容通过引用结合于此。以下将进一步描述配置选择电路。

用来选择非易失性寄存器堆级的路由开关

图3A示出开关电路30，其可用来在形成图2的非易失性寄存器堆20时包括或旁路对应的非易失性寄存器堆级。开关电路30输出C被连接至每一个CMOS转换器件TR1和TR2的一侧，其中CMOS转换器件基于通用行业实践使用并联PFET和NFET器件来形成，如图3A所示。转换器件TR1的相反一侧被连接至信号A而转换器件TR2的相反一侧被连接至信号B。控制信号SK驱动反相器INV1的输入。反相器INV1的输出驱动反相器INV2的输入、及TR1的PFET控制栅极和TR2的NFET控制栅极。反相器INV2的输出驱动TR1的NFET控制栅极和TR2的PFET控制栅极。

图3B示出开关电路35，其可用来在形成图2的非易失性寄存器堆20时包括或旁路对应的非易失性寄存器堆级。开关电路35端子C被连接至每一个CMOS转换器件TR1和TR2的一侧，其中CMOS转换器件基于通用行业实践使用图3B所示的并联PFET和NFET器件来形成，如图3A所示。转换器件TR1的相反一侧被连接至端子A而转换器件TR2的相反一侧被连接至端子B。控制信号SK驱动TR2的PFET控制栅极和TR1的NFET控制栅极。互补控制信号SKb驱动TR2的NFET控制栅极和TR1的PFET控制栅极。

在操作时，如图3C所示，如果输入控制信号SK为高(例如1.5至2.5伏)，则CMOS转换栅TR1为ON，且对应的PFET和NFET并联器件皆处于ON状态，且端子C被连接至端子A。CMOS转换器件TR2为OFF。然而，如果输入信号SK为低(例如零伏)，则CMOS转换栅TR2为ON，且对应的PFET和NFET并联器件皆处于ON状态，且端子C被连接至端子B。CMOS转换器件TR1为OFF。应注意的是，当SK为高时，则SKb为低，而当SK为低时，则SKb为高。

在开关电路30或开关电路35操作时，如图3所示，端子A和B可为输入信号，其可因变于控制信号SK(或控制信号SK和SKb)路由至输出C。替代地，端子C可为输入信号，其可因变于控制信号SK(或控制信号SK和SKb)路由至端子A或端子B。当开关电路30或开关电路35被用作开关SW1……SW(M+N)的代表开关SK(如图2所示)时，端子A可用作连接至对应于非易失性寄存器堆级K的输出的第一输入，而端子B可用作连接至非易失性寄存器堆级K的输入的第二输入，其可被用来旁路例如对应的非易失性寄存器堆级K，如上述对于图2所示的非易失性寄存器堆20操作所述。

利用非易失性信号源的路由开关控制

对用以选择或取消选择单个非易失性寄存器堆级(例如以上相对于图2和图3所述的非易失性寄存器堆级K)的路由电路30或35的控制信号可通过非易失性闩锁来供应，例如每个开关一个闩锁。一个方式是基于激光熔丝(其使用激光烧蚀来编程)使用各种闩锁。这些激光熔丝可由例如经图案化的金属或多晶硅元件构成。替代地，此激光熔丝可使用经图案化的纳米结构电阻器来形成，该纳米结构电阻器类似于基于纳米结构的电阻器，其在题为”Resistive Elements using Carbon Nanotubes”的2005年9月20日提交的美国专利申请No.11/230,876中描述，其全部内容通过引用结合于此。

另一方式为使用基于电子熔丝或电子反熔丝的闩锁，如Bertin等人的美国专利No.6,570,806所述，其全部内容通过引用结合于此。这些闩锁类型被用作OTP闩锁。

又一方式为引入基于非易失性纳米管开关的电阻的新闩锁作为逻辑状态熔丝或反熔丝存储元件，例如美国专利申请No.11/280,786所述的开关。基于非易失性纳米管开关的电阻来储存逻辑状态的新闩锁可以是OTP或可以如在美国专利申请No.11/280,786中所述以擦除/编程/读取模式使用一次以上(多次)。应注意的是，在美国专利申请No.11/280,599中所述的非易失性寄存器堆级(或如以下所述，这种级的变体)可被用作非易失性逻辑状态储存闩锁。

在所有的情形中，处于闭合(导电)状态或断开(不导电)状态的熔丝或反熔丝的非易失性阻性状态被用来表示第一或第二逻辑状态。该闩锁电路将熔丝(或反熔丝)非易失性阻性状态转换成表示逻辑1或0的对应电气电压电平。此对应电压电平被作为对图3所示的路由电路30或35的控制信号传送。以此方式，非易失性闩锁的逻辑状态可被用来选择或取消选择(旁路)图2所示的非易失性寄存器堆级。

基于使用熔丝的激光烧蚀作为编程手段的非易失性闩锁的非易失性信号源

图4示出包括熔丝元件41的OTP熔丝电路40，该熔丝元件41显示为具有在节点42连接至选通(strobe)器件(晶体管)T5的第一熔丝端子和在节点43连接至接地的第二熔丝端子。连接至端子45的选通器件T5的第二端子还连接至由晶体管T1、T2、T3和反相器器件46所形成的闩锁电路。闩锁预充电器件(晶体管)T4还被显示为连接至电源VPS和端子45。在此闩锁电路40中，在芯片上电期间，预充电和选通电压被保持为低(例如接地)，而节点45通过预充电晶体管T4被预充电至正电压(V_PS)而闩锁电路40处于第一逻辑状态，且节点45处于高电压而节点47上的V_OUT处于低电压。在芯片上电期间，晶体管T2通过低预充电电压保持在OFF状态，因此保持闩锁电路40反馈路径开路，以确保芯片上电完毕后闩锁电路40被保持于第一逻辑状态(V_OUT＝0)。在芯片上电完毕后，接着预充电电压在选通高电压转变(以下进一步参照图5所述)之前转变至高值，从而使晶体管T2为ON并将第一逻辑状态闩锁(储存)于闩锁电路40，同时使预充电器件T4为OFF。当晶体管T2处于ON状态时，闩锁电路40反馈路径完成，其使闩锁电路40能储存第一逻辑状态。闩锁电路40使用金属或多晶硅非易失性阻性熔丝元件41表示两个逻辑状态之一。例如，如果熔丝元件41保持完整(导电)，则当选通晶体管T5被激活时，节点45被放电而闩锁电路40转变至第二逻辑状态，使得节点45处于低电压而节点47上的V_OUT处于高电压。然而，如果熔丝41已被通过激光烧蚀编程(变成不导电)，则节点45没有被放电，而闩锁电路40保持在第一逻辑状态。即，闩锁电路40将非易失性熔丝的阻性值转换成表示逻辑0(第一逻辑状态)或逻辑1(第二逻辑状态)的电气电压电平。

图2所示的非易失性寄存器堆20在制造后被测试，而可用的(良好的)和不可用的(不良的)非易失性寄存器堆级从全部N+M可用的级识别出来。如果识别出足够数量的良好的非易失性寄存器堆级，此示例中为至少256级，则产生显示良好和不良的级的测试器产生图(产率图)。如果在形成非易失性寄存器堆20时要包括诸如非易失性寄存器堆级K的级，则对应于非易失性闩锁K的熔丝41被保持完整(导通)，且对应的闩锁电路40转变至第二逻辑状态。然而，如果诸如级J的非易失性寄存器堆级将被旁路(即从非易失性寄存器堆20排除)，则对应于非易失性闩锁J的熔丝41通过激光烧蚀被编程为(写成)高电阻状态(烧断)，且对应的闩锁电路40保持于第一逻辑状态。测试器产生的产率图被转换成熔丝位置坐标(例如X、Y)，以使用激光烧蚀工具(通常为现成的行业标准激光工具)进行激光烧蚀。

由图4所示的闩锁电路40所执行的典型读取操作以波形50显示于图5：首先，预充电晶体管器件T4被信号51施以脉冲并将节点45预充电至电压V_PS，并将闩锁电路40预充电至第一逻辑状态，然后截止。在其第一逻辑状态中，闩锁电路40节点45电压为高而节点47上的输出电压V_OUT为低电压。接着，选通器件T5被信号52施以脉冲变为ON。如果熔丝元件41保持完整，则其为导电的并从节点45去掉预充电电压，从而迫使闩锁电路40变成其中节点45处于低电压的第二逻辑状态，而节点47上的V_OUT处于高电压。如果熔丝元件41已被编程，则其将不再足够导电以从闩锁节点45去掉足够电荷，以改变闩锁的逻辑状态。在此情形中，当选通器件被激活时，闩锁电路40保持于其第一逻辑状态，且节点45为高电压而端子47上的输出电压V_OUT为低。

如果非易失性堆闩锁级K将被包括为图2所示非易失性寄存器堆20中的一个级，则对应闩锁电路40中的熔丝41保持处于导电状态。因此，当对应闩锁电路40被选通时，其转变为如上所述的第二逻辑状态，其中节点45处于低电压而节点47上的V_OUT处于高电压。如果路由开关30被用于非易失性寄存器堆20，则输出47上的正电压V_OUT被传送至选择信号输入SK，CMOS转换栅TR1被激活而CMOS转换栅TR2被停用(deactivated)，如以使参照图3A所述。路由开关30连接输入A与输出C，其将非易失性寄存器堆20级K的输出传送至非易失性寄存器堆20级K+1的输入，因此将级K包括在非易失性寄存器堆20中。

应注意的是，如果使用图3B所示的路由开关35代替路由开关30，则对应于节点47上V_OUT的信号输入SK和对应于电路闩锁40的节点45的互补选择信号输入SKb两者皆被提供。因此，路由开关35连接输入A与输出C，其将非易失性寄存器堆20级K的输出传送至非易失性寄存器堆20级K+1的输入，因此将级K包括在非易失性寄存器堆20中。

如果非易失性堆闩锁级J将被排除作为非易失性寄存器堆20中的一个级，则对应闩锁电路40中的熔丝41被编程为不导电状态。因此，当对应闩锁电路40被选通时，其保持为如上所述的第一逻辑状态，其中节点45处于高电压而节点47上的V_OUT处于低电压。如果路由开关30被用于非易失性寄存器堆20，则输出47上的低(接近零)电压V_OUT被传送至选择信号输入SJ，CMOS转换栅TR2被激活而CMOS转换栅TR1被停用，如以上参照图3A所述。路由开关30连接输入B与输出C，其将非易失性寄存器堆20级J的输出旁路至非易失性寄存器堆20级J+1的输入，由此将级J包括在非易失性寄存器堆20中。

应注意的是，如果使用图3B所示的路由开关35代替路由开关30，则对应于节点47上V_OUT的信号输入SJ和对应于电路闩锁40的节点45的互补选择信号输入SJb两者皆被提供。因此，路由开关35连接输入B与输出C，其将非易失性寄存器堆20级J的输出旁路至非易失性寄存器堆20级J+1的输入，由此将级J包括在非易失性寄存器堆20中。

基于使用经图案化的纳米结构熔丝的激光烧蚀作为编程手段的非易失性闩锁的非易失性信号源

使用金属或多晶硅电阻器元件的经图案化的激光熔丝(电阻器)需要在激光烧蚀期间去除相当量的材料。典型行业实践需要穿透电介质层的开口来曝露熔丝区域，使得熔丝材料因相当大量的材料(金属或半导体)而在激光烧蚀期间通过开口而排出。

由经图案化的纳米管层形成的激光熔丝很容易在半导体工艺中的任一点集成。同样地，熔丝(或电阻器)形成的经图案化的纳米管层在激光烧蚀期间需要去除少量的材料。因此，经图案化的纳米管激光熔丝可用穿透电介质层的开口进行激光烧蚀，或当以保护性绝缘膜覆盖时，提供电介质层对激光能量而言是透明的。经图案化的纳米结构电阻器在美国专利申请No.11/230,876中描述。

由于熔丝不当的烧断在电阻器中产生极小的间隙，金属和多晶硅熔丝也可自行复原。如果该器件在例如高放射性的环境的高温环境中使用，则可发生材料扩散，其将使先前烧断的电阻器短路，产生通过熔丝元件的漏泄路径。由于纳米管结构的小尺寸和纳米管中存在的强C-C键合性质，烧断结构的重新连接能力小至不存在。

图6示出经图案化的纳米结构熔丝和对应触点，其可代替图4所示的闩锁电路40中的熔丝41。图6熔丝对应于经图案化的基于纳米结构的电阻器(例如美国专利申请No.11/230,876所示)，其可被包括于半导体(或陶瓷、有机、或其它封装)工艺中的任何垂直层。经图案化的纳米结构熔丝可使用于任何逻辑产品，诸如处理器、控制器、数字信号处理器、ASIC、可编程逻辑阵列和其它逻辑产品。经图案化的纳米结构熔丝还可用于存储器产品，诸如DRAM、SRAM、EEPROM、CRAM；FeRAM、MRAM、和NRAM。在非易失性寄存器堆闩锁20的情形中，由于用于图2所示的非易失性寄存器堆闩锁20级的非易失性纳米管开关使用一个或多个纳米结构的沉积层(其接着可使用特定光刻方法而图案化成非易失性纳米管开关)来形成，因此将经图案化的纳米结构熔丝用作闩锁电路40中的熔丝元件41可特别地有用。用以形成熔丝41的纳米结构层可被沉积于垂直集成结构中的任何地方。替代地，纳米管熔丝可使用用以制造使用于非易失性寄存器堆级的非易失性纳米管开关)来形成。此纳米结构层可位于垂直集成结构中的任何地方。制造纳米结构层和元件的方法在所纳入的专利文件中有更详细的说明。

图6A示出制作状态(绝缘层沉积之前)的经图案化的纳米结构电阻器熔丝60的平面图，其包括具有触点62和触点62’的经图案化的纳米结构61电阻器。经图案化的纳米结构元件61的片电阻通过控制纳米结构的多孔性(porosity)、用以形成纳米结构元件61的纳米管结构层的数量、以及其它变量控制。纳米结构可以可靠均匀方式施加至一表面，使得纳米结构的电气性质可受到控制。可使用例如旋涂或喷涂技术来施加纳米结构层。经图案化的纳米结构61可被控制为从例如1千欧至1兆欧的片电阻。触点电阻和片电阻的各种示例在美国专利申请No.11/230,876中给出。图6B示出激光烧蚀已移除区域63后的熔丝60。

触点62和62’可用于接触和互连的目的，如图6C截面图所示(绝缘体沉积之后)。绝缘体68可被沉积为绝缘保护层，以完成绝缘的经图案化的纳米结构电阻器熔丝65。图6D示出熔丝65(激光烧蚀已移除区域63后)的截面。触点和互连材料的示例为元素金属(例如Ru、Ti、Cr、Al、Au、Pd、Ni、W、Cu、Mo、Ag、In、Ir、Pb、Sn)、以及金属合金(例如TiAu、TiCu、TiPd、PbIn、和TiW)，也可使用美国专利申请No.11/230,876所述的其它合适的导体、或导电氮化物、氧化物、或硅化物(例如RuN、RuO、TiN、TaN、CoSi_x和TiSi_x)。绝缘体层可以是SiO₂、SiN_x、Al₂O₃、BeO、聚酰亚胺(polyimide)、聚脂树脂(Mylar)、或其它适合的绝缘材料。

通过沉积绝缘的经图案化的纳米结构电阻器熔丝65，经图案化的纳米结构电阻器熔丝65可被用作图4所示闩锁40中的熔丝41，使得端子62接触节点42并使端子62’接触节点43。

熔丝65可保持完整或者可通过激光烧蚀编程(烧断)。图6B和6D分别示出激光烧蚀之前与之后的图6A和6C。熔丝材料(例如金属或多晶硅)需要去除相对较大量的材料且通常保持为不绝缘，如前所述。由多个SWNT和/或MWNT构成的纳米结构(其直径范围分别为1至5nm或5至20nm)导致多个SWNTs和/或MWNTs的涉及少量材料的去除(激光烧蚀)，使得熔丝65可在绝缘层存在的情形下被编程(烧断)，从而规定绝缘层对于所使用的激光光波长为透明的。替代地，为了激光烧蚀的目的，可去除经图案化的纳米结构61元件上的绝缘材料68的一部分。

在操作时，图4所示的闩锁40的逻辑状态反映用作闩锁40中熔丝41的经图案化的纳米结构电阻器熔丝65的电阻状态。例如，如果熔丝元件41保持不变(导电)(如图6A或6C所示)，则当选通晶体管T5被激活时，节点45被放电而闩锁电路40转变至第二逻辑状态，使得节点45处于低电压而节点47上的V_OUT处于高电压。然而，如果熔丝41已通过激光烧蚀而被编程(变成不导电)(如图6B或6D所示)，则节点45没有被放电而闩锁电路40保持在第一逻辑状态。即，闩锁电路40将非易失性熔丝65电阻值转换成表示逻辑0(第一逻辑状态)或1(第二逻辑状态)的电气电压电平。

基于使用电子熔丝或反熔丝作为编程手段的非易失性闩锁的非易失性信号源

由于激光点尺寸与对准，激光烧蚀需要将熔丝置于大尺寸(大覆盖区域)的区域，且与邻近电路间需要有间隙。熔丝底下不能放置任何器件。

由金属或多晶硅阻性迹线所构成的电子熔丝(电熔丝)可适合置入更小面积的区域(相较于使用激光烧蚀的熔丝的区域)。同样，电子熔丝可在芯片被封装之前或之后被激活。电子熔丝在制成时处于ON(导电)阻性状态(通常为数百欧姆)，且通过造成局部I²R加热的电流而被编程(烧断)至大于100千欧至1兆欧范围的OFF(不导电)状态。通常，此编程电流处于毫安范围内。应注意的是，电熔丝有时会简称为熔丝。

电子反熔丝(反熔丝)通常由电容器结构形成，该电容器结构包括金属或多晶硅电容器板和薄绝缘体，例如SiO₂和/或SiN_x。电子反熔丝在制成时处于OFF(不导电)状态(通常在10兆欧其以上的范围)且通过施加8至12伏特的电压而被编程(烧断)至ON(导电)状态，且编程电流处于毫安范围内。ON(导电)电阻值通常处于1K至50千欧范围。应注意的是，电子反熔丝有时会简称为反熔丝。

图7示出设计成符合电子可编程(OTP)电熔丝和电子可编程(OTP)反熔丝(如Bertin等人的美国专利No.6,570,806所述的)的通用熔丝闩锁70的示图。通用闩锁70适于针对不同熔丝或反熔丝闩锁电路类型提供不同闩锁阻性断路点(trip point)(称为固有闩锁断路电阻)，以调节ON状态和OFF状态电阻值中的差，如美国专利No.6,570,806所述的。闩锁70可被用作图2中的非易失性配置闩锁1(24-1)……非易失性配置闩锁N+M(24-(N+M))。

在图7所示的通用闩锁电路70，图4所示的熔丝闩锁电路40已被修改而包括第一电熔丝或通过晶体管T5和T6的选通路径80，且其包括连接至晶体管T6的节点72和连接至源极电压V_{SOURCE_F}(V_{源_F})节点73的电熔丝元件71。晶体管T6被保持在线性区域内，其具有的沟道电阻在与电熔丝71的电阻(通常为例如200欧姆)结合时，导致如美国专利No.6,570,806所述10千欧的闩锁阻性断路点。10千欧的阻性断路点符合数百欧姆的电熔丝ON电阻，和至少100千欧的OFF电阻。应注意的是，当闩锁70的状态被设定时，节点73处于零(接地)电压。

晶体管T7已被添加于节点72和接地之间，以用于电熔丝编程的目的。在电熔丝编程期间，电压源V_{SOURCE_F}被施加至节点73。如果晶体管T7通过输入编程激活电压V_P-F而被导通，则编程电流流过熔丝71，且熔丝71转变至高电阻状态。如果晶体管T7保持OFF，则熔丝71不被编程且保持于低电阻(ON)状态。反熔丝74可仅被编程一次。通常，需要在毫安范围内的编程电流。多晶硅熔丝和编程要求的示例在美国专利No.6,624,499和No.6,008,523中描述，其全部内容通过引用结合于此。

在图7所示的通用闩锁电路70中，图4所示的熔丝闩锁电路40已被修改以包括第二反熔丝或通过晶体管T8和T9的选通路径81，且其包括连接至晶体管T9的节点75和连接至源极电压V_{SOURCE_AF}(V_{源_AF})节点76的电反熔丝元件74。晶体管T9被控制在线性区域内，其具有的沟道电阻在与反熔丝74的电阻(通常为例如10千欧至50千欧)组合时，导致如美国专利No.6,570,806(其全部内容通过引用结合于此)所述的100千欧的闩锁阻性断路点。100千欧的阻性断路点符合数千欧姆的反熔丝ON电阻，和至少1兆欧的OFF电阻。应注意的是，当闩锁70的状态被设定时，节点76处于零(接地)电压。

晶体管T10已被添加于节点75和接地之间，以用于反熔丝编程的目的。在反熔丝编程期间，电压源V_{SOURCE_AF}被施加至节点76。如果晶体管T10通过输入编程激活电压V_P-AF而被导通，则编程电流被施加在反熔丝74两端、少量电流(微安)流动、且反熔丝74转变至低电阻状态。如果晶体管T10保持OFF，则反熔丝74不被编程且保持处于高电阻(OFF)状态。熔丝可仅被编程一次。通常，V_{SOURCE_AF}处于8至12伏特的范围，而对应的编程电流在微安范围内。反熔丝和编程要求的示例在美国专利No.5,956,282中描述，其全部内容通过引用结合于此。

通用闩锁电路70输出节点78对应于闩锁电路40输出节点47。通用闩锁电路70节点77(即输出节点78的补)对应于闩锁电路40节点45。如果通用闩锁电路70的固有闩锁断路电阻被设计为100千欧，则通用闩锁电路70可比闩锁电路40对由空穴-电子对所产生的α粒子的宇宙射线引起的扰动更敏感。因此，可将镇流电容器79添加至输出节点78，且可将镇流电容器79’添加至互补节点77。镇流电容器值可以是例如10至20fF。

当将电熔丝71用于选通路径80时，对通用闩锁电路70的读取操作与使用熔丝41对闩锁电路40的读取操作相同。因此，如果非易失性堆闩锁级K将被包括为图2所示的非易失性寄存器堆20中的一个级，则对应的通用闩锁电路70中的电熔丝71保持在导电状态。因此，当对应的通用闩锁电路70被选通时，其转变至如前所述的第二逻辑状态，其中节点77处于低电压而节点78上的V_OUT处于高电压。如果路由开关30被用于非易失性寄存器堆20，则输出78上的正电压V_OUT被传送以选择信号输入SK，CMOS转换栅TR1被激活而CMOS转换栅TR2被停用，如以上参照图3A所述。路由开关30连接输入A与输出C，其将非易失性寄存器堆20级K的输出传送至非易失性寄存器堆20级K+1的输入，因此将级K包括在非易失性寄存器堆20中。

当将电熔丝71用于选通路径80时，对通用闩锁电路70的读取操作与使用熔丝41对闩锁电路40的读取操作相同。因此，如果非易失性堆闩锁级J将被排除作为图2所示的非易失性寄存器堆20中的一个级，则对应的通用闩锁电路70中的电熔丝71被编程为不导电状态。因此，当对应的通用闩锁电路70被选通时，其保持于如前所述的第一逻辑状态，其中节点77处于高电压而节点78上的V_OUT处于低电压。如果路由开关30被用于非易失性寄存器堆20，则输出78上的低(接近零)电压被传送以选择信号输入SJ，CMOS转换栅TR2被激活而CMOS转换栅TR1被停用，如以上参照图3A所述。路由开关30连接输入B与输出C，其将非易失性寄存器堆20级J的输出旁路至非易失性寄存器堆20级J+1的输入，因此在非易失性寄存器堆20中排除级J。

应注意的是，对于通用闩锁电路70，如果节点78为正且如果节点78输出可用于选择信号输入SK而互补节点77输出可用于选择开关电路35的信号输入SKb，则级K将被包括于寄存器堆20中。然而，如果节点78为零且可用于选择信号输入SJ而互补节点77可用于选择开关电路35的信号输入SJb，则级J将在寄存器堆20中被排除，如以上参照闩锁电路40所述。

当将反熔丝74用于选通路径81时，对通用闩锁电路70的读取操作与关于编程使用熔丝41对闩锁电路40的读取操作相反。因此，如果非易失性堆闩锁级K将被包括为图2所示的非易失性寄存器堆20中的一级，则对应的通用闩锁电路70中的反熔丝74从不变的一般不导电状态被编程为导电状态。因此，当对应的通用闩锁电路70被选通时，其转变至如前所述的第二逻辑状态，其中节点77处于低电压而节点78上的V_OUT处于高电压。如果路由开关30被用于非易失性寄存器堆20，则输出78上的正电压V_OUT被传送以选择信号输入SK，CMOS转换栅TR1被激活而CMOS转换栅TR2被停用，如以上参照图3A所述。路由开关30连接输入A与输出C，其将非易失性寄存器堆20级K的输出传送至非易失性寄存器堆20级K+1的输入，因此将级K包括于非易失性寄存器堆20中。

当将反熔丝74用于选通路径81时，对通用闩锁电路70的读取操作与关于编程使用熔丝41对闩锁电路40的读取操作相反。因此，如果非易失性堆闩锁级J将被排除作为图2所示的非易失性寄存器堆20中的一级，则对应的通用闩锁电路70中的反熔丝74保持为不导电状态。因此，当对应的通用闩锁电路70被选通时，其保持于如前所述的第一逻辑状态，其中节点77处于高电压而节点78上的V_OUT处于低电压。如果路由开关30被用于非易失性寄存器堆20，则输出78上的低(接近零)电压V_OUT被传送以选择信号输入SJ，CMOS转换栅TR2被激活而CMOS转换栅TR1被停用，如以上参照图3A所述。路由开关30连接输入B与输出C，其将非易失性寄存器堆20级J的输出旁路至非易失性寄存器堆20级J+1的输入，因此在非易失性寄存器堆20中排除级J。

应注意的是，对于通用闩锁电路70，如果节点78为正且如果节点78输出可用于选择信号输入SK而互补节点77输出可用于选择开关电路35的信号输入SKb，则级K将被包括于寄存器堆20中。然而，如果节点78为零且可用于选择信号输入SJ而互补节点77可用于选择开关电路35的信号输入SJb，则级J将在寄存器堆20中被排除，如以上参照闩锁电路40所述。

基于将非易失性纳米管开关用作电子熔丝或反熔丝作为编程手段的非易失性闩锁的非易失性信号源

通常，使用金属或多晶硅迹线的OTP电子熔丝具有相对较小的电阻值(通常在100欧姆范围内)且需要相对较大的电流(在毫安范围内)，以达到足够高的I²R功耗，以使熔丝从导电状态转变为不导电状态。同样，电子熔丝长度通常比最小尺寸长以达到足够电阻从而避免需要甚至更高的电流。结果，电子熔丝缩放不佳且保持相对较大的尺寸，即使每一个新一代技术中的技术尺寸已降低。

通常，OTP电子反熔丝在薄绝缘体层(例如5至10nm的SiO₂和/或SiN_x)的任一侧使用具有金属或半导体(例如多晶硅)材料的电容器板的电容器结构，且需要相对较高的击穿电流(例如在8至12伏的范围内)，其尺寸不容易缩放。电子反熔丝的缩放不佳且保持相对较大的尺寸，即使每一个新一代技术中的技术尺寸已降低。

所需要的是可缩放熔丝和/或可缩放反熔丝，其可用硅集成电路技术(例如CMOS和双极存储器、逻辑、混合信号等)容易地集成，且可缩小尺寸，作为新技术时代的编程电压和电流被引入。非易失性纳米管开关(在美国专利申请No.11/280,786中描述)是可缩放的非易失性纳米管开关，其可在工艺流中的任何方便点添加。这些可缩放的非易失性纳米管开关可用以代替非易失性电子熔丝或反熔丝。

图8示出设计成容纳非易失性纳米管开关83的闩锁电路82，其在美国专利申请No.11/280,786者描述且进一步在下文中参考图9概述。闩锁82被设计成提供闩锁阻性断路点，其相当于美国专利No.6,570,806所述100千欧的固有闩锁断路电阻，该专利的全部内容通过引用结合于此。选择100千欧的固有闩锁断路电阻是因为非易失性纳米管开关ON电阻通常在10千欧至50千欧电阻范围内，如图1C所示。非易失性纳米管开关OFF电阻通常大于1G欧或更大，如图1C所示。

图8所示的闩锁电路82，图7所示的通用熔丝闩锁70已被修改以包括通过晶体管T5和T6’的非易失性纳米管开关选通路径86，且其包括连接至晶体管T6’的节点85和至电压源极V_{SOURCE_F}节点84的非易失性纳米管开关元件83。晶体管T6’被保持在线性区域内，其具有的沟道电阻在与非易失性纳米管开关的电阻(通常为例如10千欧至50千欧)组合时，导致如美国专利No.6,570,806所述的100千欧的闩锁阻性断路点。100千欧的闩锁阻性断路点符合10千欧至50千欧的非易失性纳米管开关ON电阻，和至少1兆欧的OFF电阻(非易失性纳米管开关OFF电阻通常为1G欧或更大)。应注意的是，当闩锁82的状态被设定时，节点84处于零(接地)电压。

以上参照图8进一步说明的闩锁82显示NV NT开关83，其具有连接至节点84的一端子(编程/擦除脉冲VOUT被施加启示)，和连接至公共节点85和操作模式选择晶体管T7’的漏极的第二端子。闩锁电路82的操作关于NV NT开关83以相对较高的电阻范围(10千欧至50千欧)来说明。然而，NV NT开关83可处于较低的电阻范围，例如100欧姆至10千欧范围。

闩锁电路82还关于连接至公共节点85的特定闩锁配置来说明，其包括反相器INV、具有由晶体管T1、T2、T3构成的反馈启用/禁用装置和对应的互连装置的反相器。同样包括的有预充电和选通晶体管T4和T5及其互连，以及连接至公共节点85的偏压晶体管T6’(通常处于线性区域)。不同闩锁配置可被连接至公共节点85以达成对应的功能和操作，如参照闩锁电路82所述。闩锁电路82(和行业内已知的许多其它闩锁电路配置)可被用来将NV NT开关83的低电阻和高电阻状态转换成对应于高和低电压输出V_OUT值的逻辑”1”和逻辑”0”状态。同样，用于附加闩锁稳定性的电容器89和89’是可任选的，且在许多配置中没有使用。这些电容器也可从闩锁电路82中省去。

当谈论到经编程的状态时，例如，在用于非易失性闩锁(例如图7所示的闩锁70)的OTP非易失性电熔丝(电熔丝)和用于图1和2所示的非易失性寄存器堆10、15、20中的可缩放的非易失性纳米管开关之间，会有术语不同的情形。当在同一说明书中讨论到非易失性闩锁和非易失性寄存器堆时，这些术语不同的情形会导致混淆。为了澄清的目的，表1和表2显示术语的差别。

在表1中，用于一闩锁的电熔丝在制成时处于ON状态，且可被编程一次(OTP)变为OFF状态。因此，电熔丝OFF状态在对应的常规术语和此说明书中的对应术语中被称为经编程状态。

相反，如表2所示，通常用于非易失性寄存器堆的非易失性纳米管开关(NV NT开关)(如图1和2所示)在制成时处于ON状态，NV NT开关OFF状态在所参考的专利文件中和此说明书中的对应术语被称为已擦除状态。由于NV NT开关可周期多次，因此因OFF状态至ON状态转变导致的ON状态在所参考的专利文件中和此说明书中的对应术语被称为经编程状态。

表1

表2

参考表1，在闩锁中电熔丝已由可缩放的非易失性纳米管开关(NV NT开关)代替的情形下，术语取决于应用。如果NV NT开关应用需要在ON和OFF状态之间改变多次，则OFF状态被视为已擦除而ON状态为经编程(或为制成时)。然而，如果NV NT开关将被用作OTP电熔丝代替，则NV NT开关可称为纳米管熔丝(nt熔丝)，其为新术语。因此，在OTP模式中，OFF状态可被称为经编程状态，如表1所示，而非已擦除的状态。经编程的OFF状态仅在图8的非易失性闩锁82中，且仅在闩锁82以OTP模式使用时使用。在闩锁82中，当用于OTP模式时，术语“nt熔丝”对应于NV NT开关83。

应注意的是，不同于电熔丝，NV NT开关是(且用作为)非易失性纳米管开关，且因此可在ON和OFF状态间改变数次。因此，NV NT开关比OTP电熔丝更具多用性。产品配置在编程后会被改变，即使在将NV NT开关用作闩锁电路的一部分的现场。例如，图2所示的非易失性寄存器堆在一个或多个256个级中可经历失效。这会在一般操作情况发生，或会因暴露于恶劣环境(例如高度的辐射、高温、或当在现场应用中操作的其它情况)而发生。如果此情形发生时，则假设附加的未使用的闩锁存在，并假设所使用的非易失性配置控制闩锁与图8所示的闩锁82相似，则配置选择电路26可通过改变对应的NV NT开关的ON和OFF状态来按需重置非易失性配置闩锁，以恢复非易失性寄存器堆20操作。

关于使用电熔丝的非易失性闩锁所使用的术语在表1中示出且在美国专利No.6,570,806中描述。关于使用NV NT开关的非易失性寄存器堆所使用的术语在表1和表2示出且在美国专利申请No.11/280,786和11/280,599中描述。

晶体管T7’已添加到节点85和接地之间，以用于NV NT开关编程目的。在NV NT开关编程期间，电压源V_SOURCE被施加至节点84。晶体管T7’可在V_SOURCE转变之前或之后通过输入编程/擦除激活电压V_PE而被导通，且可施加一个(或数个)电压脉冲，电流可流过NV NT开关83，且取决于所需操作，NV NT开关可从低电阻状态转换至高电阻状态，或从高电阻状态转换至低电阻状态。如果晶体管T7’保持为OFF，则NV NT开关83保持在相同状态。NV NT开关83可被改变状态一次或可在ON和OFF状态间循环多次。

图9A示出双端子非易失性纳米管开关90的截面示图。纳米结构元件93被设置于衬底95上，其包括绝缘体层94。沟道长度L_CHANNEL(L_沟道)的纳米结构元件93至少部分地覆盖两个端子，如导电元件91和92，它们都直接地沉积在纳米结构元件93上。制造纳米结构元件的方法在所结合的专利参考文件中有更详细的说明。

非易失性纳米管开关90钝化涉及在非易失性纳米管开关上沉积适合的电介质层96。此方式的一示例为使用经旋涂聚偏氟乙烯树脂(PVDF)、聚酰亚胺、或其它适合的绝缘材料，与非易失性纳米管开关直接接触。接着，使用合适的辅助电介质保护膜(例如矾土或二氧化硅)来密封下面的PVDF、聚酰亚胺、或其它绝缘体，并提供对非易失性纳米管开关操作强健的钝化。非易失性纳米管开关90或90’可被包括(***)于集成电路工艺流中的任何点。用于开关90的典型编程和擦除电流约为1-50微安，即大小低于编程常规电熔丝所需的电流二至三个数量级。

图9B示出双端子非易失性纳米管开关90’的截面示图。纳米结构元件93’被设置于绝缘体97及触点91’和92’上。绝缘体97及触点91’和92’被设置在衬底95’上，其包括绝缘体94’。绝缘体97可具有比绝缘体94’低的热传导性。具有沟道长度L_沟道的纳米结构元件93’至少部分地覆盖两个端子，如导电元件91’和92’，其都在纳米结构元件93’的沉积之前沉积。开关90’较开关90更易在半导体工艺中集成。

结构90’的一个优点是大量的I²R功率被损耗到衬底；因此，如果选择具有较94’小的热传导性的绝缘体97，则纳米管结构的切换在较低电流时会变容易，因为损耗到下面衬底的热变少。不期望受理论限制，发明人相信双端子纳米管开关会起主要作用，因为结构内的热造成碳-碳和/或碳-金属的键的断裂和重新形成，如美国专利申请No.11/280,786所述。因此，损耗到衬底的热较少会使较小的施加电压“断开”纳米管开关，从而使开关切换成OFF状态。

非易失性纳米管开关90’钝化涉及在非易失性纳米管开关上沉积适合的电介质层97’。此方式的一示例为使用经旋涂的)聚偏氟乙烯树脂(PVDF)、聚酰亚胺、或其它绝缘体，与非易失性纳米管开关直接接触。接着，使用合适的辅助电介质钝化膜(例如矾土或二氧化硅)来密封下面的PVDF、聚酰亚胺、或其它绝缘体，并提供对非易失性纳米管开关操作强健的钝化。非易失性纳米管开关90或90’可被包括(***)于集成电路工艺流中的任何点。非易失性纳米管开关90或90’在美国专利申请No.11/280,786和11/280,599中有更详细的说明。用于开关90’的典型编程(擦除)电流约为1-20微安，或其大小低于编程常规电熔丝电流所需的数十毫安的电流三个数量级。

图9C示出非易失性纳米管开关90”钝化前且对应于图9B截面图中的非易失性纳米管开关90’的SEM图。非易失性纳米管开关90”包括纳米管元件93”、触点91”和92”、和绝缘体94”。非易失性纳米管开关90和90’已被制造为具有尺寸在250nm至22nm的沟道长度L_沟道，从而减小非易失性纳米管开关大小并降低编程电压，如以下所示。

图9D示出双端子NRAM开关90”’的变体，其包括具有悬吊纳米管结构98的悬吊间隙区域99和99’。此结构对于在美国专利申请No.11/280,786中描述的纳米管开关会具有最优化的电气和热性质。90”’的开关能力的改进的原因在于：在悬吊的区域内，没有热会损耗到周围衬底。因此，要将纳米管加热至期望温度以使开关发生仅需较小的电压与电流(如在美国专利申请No.11/280,786中所述)。该沟道长度的范围为从约50nm至金属触点91”’和92”’之间有源区域的整个长度。此结构的另一优点为：不需要缩放以降低光刻节点以达成较低的开关电压。应注意的是，仅使用较低的间隙99即足够。

有了合适的设计条件，纳米管将不会仅在悬吊的区域内中断。预想得到的是，该结构中一部分的纳米管将在衬底97”’上切换为OFF，以允许NRAM开关循环。

用于悬吊区域的空穴也可用氧化气体(例如O₂或O₃)来填充以进一步减小烧断纳米管熔丝所需的电流。这对不需要重新编程的OTP器件将会是有用的。

图9所示的非易失性纳米管开关在制成时通常为ON。当非易失性纳米管开关(诸如图1C所示的NV NT开关16)可在ON和OFF状态间循环好几百万次(如图1C所示)时，其被初始地形成为相对较高的电阻开关。参考图8所示的非易失性闩锁82，如果非易失性纳米管开关83类似于NV NT开关16，则处于导电状态的R_ON通常将具有10千欧至50千欧的电阻范围。如果关于闩锁电路82NV NT开关83所述的NV NT开关类似于NV NT开关16，则处于不导电状态的R_OFF通常将具有1G欧或更高的电阻值。

图10A曲线100示出当L_沟道从250nm降至50nm时，沟道长度L_沟道的减小对非易失性纳米管开关的擦除电压的电压缩放效应。应注意的是，关于ON和OFF状态所使用的术语在表2中定义。L_沟道称为开关沟道长度，如关于图9所述。沟道长度减少的有效性根据擦除电压来示出，该擦除电压是沟道长度减少与擦除/编程周期产率(cycling yield)的函数，其中每一数据点表示22个器件且ON/OFF擦除/编程周期的数量为五。擦除电压为沟道长度的强函数且当非易失性纳米管开关从250nm降至50nm时(如图10A的曲线100所示)，擦除电压从8伏下降至5伏。对应的编程电压(未示出)小于擦除电压，通常在例如3至5伏的范围内。对变化沟道宽度(数据未示出)的结构的擦除电压测量未显示擦除电压对器件沟道宽度(当沟道宽度从500nm变为150nm时)的显著依赖性。对变化的纳米结构至触点端子覆盖长度(数据未示出)的结构的擦除电压测量未显示擦除电压对覆盖长度(当覆盖长度从800改变至20nm时)的显著依赖性。

图10B示出针对擦除电压为8伏、对应擦除电流为15微安的器件，作为时间函数的擦除电压和对应的擦除电流的曲线125。应注意的是，在测试时，负电压被施加至非易失性纳米管开关。非易失性纳米管开关在施加正或负电压且电流在任一方向流动的情况下工作。取决于沟道区域中纳米结构内所激活SWNT的数量，擦除电流通常在1至20μA范围内。编程电流通常也在1至20μA范围内。对于一些NV NT开关，已观察到在编程期间，控制电流流动可改善编程特性。控制电流流动的方法参照图17在以下描述；这些方法可被应用于编程和擦除操作期间电流的控制。图10B所示的擦除数据和对应测量细节在美国专利申请No.11/280,786中描述。通常，电熔丝编程电流在数十毫安范围内，故nt熔丝降低编程电流约1000倍。

图10C示出具有约22nm的通道长度和约22nm的沟道宽度的器件上最近的循环数据150。具有约20nm的沟道长度的器件通常具有4至5伏范围的擦除电压。图10C所示的特定器件具有5伏的擦除电压、4伏的编程电压，且经历100次的擦除/编程循环。ON电阻(R_ON)恰好在100千欧以下，而OFF电阻(R_OFF)恰好在100兆欧以上。

用作图1和2所示的非易失性寄存器堆的影子器件的非易失性纳米管开关需要例如10⁴至10⁶次的操作循环，因此附加(冗余)的非易失性寄存器堆级被引入，如图2所示。对于处于OTP模式的闩锁电路82NV NT开关83，对用作开关的非易失性纳米管开关83的单次编程操作(见表1编程定义)具有接近100％的非易失性纳米管开关产率。即使当纳米管开关83受到几次ON/OFF循环，其产率仍接近100％。

当将NV NT开关83用于选通路径86时，对闩锁电路82的读取操作与使用电子熔丝71对闩锁电路70的读取操作相同。因此，如果非易失性堆闩锁级K要被包括为图2所示非易失性寄存器堆20中的一个级，则对应的通用闩锁电路82被保持在导电状态。因此，当对应闩锁电路82被选通时，其转变至如前所述的第二逻辑状态，其中节点87处于低电压而节点88上的V_OUT处于高电压。如果路由开关30被用于非易失性寄存器堆20，则输出88上的正电压V_OUT被传送以选择信号输入SK，CMOS转换栅TR1被激活而CMOS转换栅TR2被停用，如以上参照图3A所述。路由开关30连接输入A与输出C，其将非易失性寄存器堆20级K的输出传送至非易失性寄存器堆20级K+1的输入，因此将级K包括在非易失性寄存器堆20中。

当将NV NT开关83用于选通路径86时对闩锁电路82的读取操作与使用电气熔丝71对闩锁电路70的读取操作相同。因此，如果非易失性堆闩锁级J将被排除作为图2所示的非易失性寄存器堆20中的一个级，则对应的闩锁电路82中的NV NT开关83被编程为不导电状态。因此，当对应的通用闩锁电路82被选通时，其保持于如前所述的第一逻辑状态，其中节点87处于高电压而节点88上的V_OUT处于低电压。如果路由开关30被用于非易失性寄存器堆20，则输出88上的低(接近零)电压被传送以选择信号输入SJ，CMOS转换栅TR2被激活而CMOS转换栅TR1被停用，如以上参照图3A所述。路由开关30连接输入B与输出C，其将非易失性寄存器堆20级J的输出旁路至非易失性寄存器堆20级J+1的输入，因此在非易失性寄存器堆20中排除级J。

应注意的是，对于通用闩锁电路82，如果节点88为正且如果节点88输出可用于选择信号输入SK而互补节点87输出可用于选择开关电路35的信号输入SKb，则级K将被包括于寄存器堆20中。然而，如果节点88为零且可用于选择信号输入SJ而互补节点87可用于选择开关电路35的信号输入SJb，则级J将在寄存器堆20中被排除，如以上关于闩锁电路70所述。

应注意的是，闩锁82NV NT开关83可从ON状态变为OFF状态，然后返回ON状态，接着返回OFF状态任意次。因此，闩锁82的设定可根据期望改变多次。此闩锁82所提供的独特特征(因NV NT开关83元件)在模块层上对于制造者和对于现场可更新的、可再配置的产品提供有用的灵活性。

闩锁电路82输出节点88对应于通用闩锁电路70输出节点。闩锁电路82节点87(即输出节点88的补)对应于闩锁电路70节点77。如果闩锁电路82的固有闩锁断路电阻被设计用于100千欧，则闩锁电路82可对由空穴-电子对所产生的α粒子的宇宙射线所引起的扰动为更敏感。因此，可将镇流电容器89添加至输出节点88，且可将镇流电容器89’添加至互补节点87。镇流电容器值可为例如10至20fF。

使用配置选择电路的非易失性闩锁电路选择

上述的通用闩锁电路70(图7)和闩锁电路82(图8)可被用作电子可编程的非易失性配置闩锁1至N+M，并供应对应的输出信号S1至S(N+M)(如图2所示)。配置选择电路26(图2)可被用来判定闩锁电路输出的状态，从而确定哪些非易失性寄存器堆级被包括在非易失性寄存器堆20中。闩锁电路70和82可通用地应用于存储器、逻辑、数字和模拟单机和嵌入产品，而不限于非易失性寄存器堆示例。应注意的是，闩锁电路40(图4)不需要配置选择电路26，因为闩锁电路40的状态由激光烧蚀来确定。

在一实现中，配置选择电路26可以是具有控制输入的解码器逻辑(如用于存储器阵列备用列或行选择)。重新配置闩锁电路用以代替DRAM和SRAM存储器中存储器阵列的行列线的冗余行列线在Itoh，Kiyoo的参考书“VLSI Memory Chip Design”，Springer-Verlag Berlin Heidelberg 2001，pp.178-183中描述，其全部内容通过引用结合于此。

在一替代实现中，配置选择电路26可使用配置控制寄存器，如美国专利Re.34,363所述。因容易与非易失性寄存器堆闩锁级集成而形成图2所示的非易失性寄存器堆20，此示例中配置控制寄存器被选择作为配置选择电路26。

图11示出配置控制寄存器110的示图，显示了多级偏移寄存器的两个级，在美国专利Re.34,363中有更详细的说明。配置控制寄存器110示出两个偏移寄存器单元，但是实际配置控制寄存器包括配置逻辑单元所需的多个单元，在此示例中为N+M个偏移寄存器单元。基本偏移寄存器单元包括与反相器INV-1’串联的转换器件112-1，该反相器INV-1’与转换器件116-1串联，转换器件116-1与反相器INV-1串联。反相器INV-1的输出经由转换器件114-1而被反馈至反相器INV-1’的输入，从而启用CELL-1储存逻辑状态，只要配置控制寄存器110维持电源(易失性偏移寄存器操作)且HOLD电压保持为高即可。反相器INV-1的输出还连接至偏移寄存器CELL-2(其与cell 1相同)的输入，且还连接至转换器件118-1的一个端子。反相器INV-1’的输出连接至转换器件116-1的输入。两个不重迭时钟Ψ1和Ψ2分别连接至转换器件112-1和116-1的控制栅极，并连接至其它偏移寄存器单元的对应转换器件。转换器件114-1和其它单元的对应转换器件取决于HOLD输入的状态，启用或禁用INV-1输出和INV-1’输入之间的反馈路径。冗余数据通过LOGIC INPUT信号被传送至配置控制寄存器110。当APPLY控制输入被激活时，输出C1，C2，...C(N+M)被转换至闩锁(诸如闩锁70和闩锁82)的编程输入。在此示例中，配置控制寄存器110被用作图2的配置选择电路26。

在操作中，整个配置控制寄存器110可通过设定Ψ1和Ψ2电压为高且HOLD电压为低而被设至高或低电压。在HOLD设定至高电压的情况下，时钟Ψ1和Ψ2可被用来将逻辑模式1和0传送至偏移寄存器中，以基于测试结果(产率图)来编程(或不编程)非易失性配置闩锁1…N+M。应语允许有足够时间使INPUT信号传送整个长度的配置控制寄存器110。在该时间点上，APPLY可转变至正电压且反相器输出C1，C2，…C(N+M)被传送至对应的配置控制闩锁1…N+M。

参见图2，配置控制寄存器110可被用作用于非易失性寄存器堆20的配置选择电路26，其输出C1…C(N+M)控制非易失性配置闩锁1…非易失性配置闩锁(N+M)的状态。非易失性配置闩锁1…(N+M)被编程以保持对应的配置控制寄存器110逻辑状态。

如果闩锁电路70被用作非易失性配置控制闩锁，则OTP状态被储存于每个非易失性配置控制闩锁中，且单个非易失性堆寄存器级从N+M个单个非易失性堆寄存器级中选择且被互连以形成非易失性寄存器堆20。此寄存器堆配置可不被改变。

替代地，如果闩锁电路82被用作非易失性配置控制闩锁状态，则非易失性ON或OFF状态被储存于NV NT开关83中。因为NV NT开关83是非易失性纳米管开关，故NV NT开关83可在ON和OFF状态间循环多次，使得配置控制闩锁可通过数个逻辑状态循环，且因此非易失性寄存器堆20的配置可从其原始状态改变(甚至在现场中)。

基于将非易失性纳米管开关用作编程手段的非易失性寄存器堆的非易失性信号源

可通过如图12所示的包括具有输出S1至S(N+M)的非易失性配置寄存器堆级1至N+M的非易失性配置堆122来代替配置选择电路26和非易失性配置闩锁1至N+M。非易失性配置堆122与非易失性配置堆124的组合形成非易失性配置堆120。非易失性配置堆120对应于非易失性配置堆20。

在包括非易失性配置控制寄存器堆级1…级(N+M)的非易失性配置堆122的第一配置中，逻辑“1”和“0”的输入数据流的形式的输入数据被加载到寄存器122中。非易失性配置寄存器堆级与非易失性寄存器堆级相同。然而，循环的数量被限制。例如，在此情形中，对于OTP操作，擦除(闩锁术语为“编程”)仅在所选定非易失性纳米管开关上执行一次(1/2循环)。在以上关于闩锁电路70和82进一步所述的对应方式中，产率为高(例如99和100％之间)，且输出S1至S(N+M)选择或取消选择(旁路)非易失性寄存器堆级。关于闩锁70，因为电子熔丝烧断方式只有OTP编程是可能的。关于闩锁82，数个操作循环是可能的，因为电子烧断熔丝被非易失性纳米管开关代替。

在操作时，此第一配置非易失性配置寄存器122可通过使用关于图1所述的操作模式输入来执行擦除和编程循环而改变数次。通过限制改变为数个循环，例如1至3个循环，非易失性配置控制寄存器122产率保持在99％和100％之间，同时提供在工厂配置非易失性寄存器堆(包括或排除(旁路)各个级)或在现场(运送产品之后)按需再配置非易失性寄存器堆(改变所包括/排除的级)的能力。

基于将非易失性纳米管开关用作编程手段的新配置序列闩锁的非易失性信号源

在第二配置中，非易失性配置控制寄存器132在图13A中示出。寄存器132为寄存器122的变体，使得1/2循环仅执行一次擦除(闩锁术语为“编程”)，以将对应的非易失性纳米管开关产率提高到99和100％范围，如关于图13B在下文中所述。应注意的是，在图13A中，非易失性纳米管开关的擦除对应于电子熔丝的编程。图13B是图1B中寄存器级15的变体。非易失性配置寄存器堆132接收逻辑“1”和“0”输入数据流形式的输入数据(其被加载到寄存器132中)。非易失性配置寄存器堆级为以上关于图1B所述的非易失性堆级的变体，使得仅允许一个擦除1/2循环操作，以将产率提高至99至100％范围。就此而言，当在OTP模式中操作时，非易失性配置寄存器堆132的操作类似于非易失性配置寄存器堆122的操作，允许擦除(闩锁术语为“编程”)1/2循环；并且还类似于图2，具有使用配置控制寄存器110的配置选择电路26、和使用闩锁电路70或闩锁电路82供应控制信号S1…S(N+M)的非易失性配置闩锁1…(N+M)。

在操作时，此第二非易失性配置寄存器132可使用一半的循环擦除操作而仅被改变一次。此操作模式在以下关于图13B说明。

OTP非易失性寄存器闩锁135为图1B所示的非易失性寄存器堆15的变体，其中erase_enable_NFET 1320被消除并用NFET 1321、1322和反相器1323与对应连接代替。NFET 1321的一个端子被连接至接地而另一个端子被连接至NFET 1322，其转而连接至节点1116’。NFET 1321的输入由高电压转换电路1360’的输出1350’控制，而NFET 1321的输入由反相器1323的输出控制。反相器1323的输入被连接至反相器1330的输出，其还驱动PFET 1343的栅极。

在操作时，图1B所示的非易失性寄存器堆级15的PROGRAMENABLE(编程使能)已被消除并转换成OTP ERASE ENABLE(OTP擦除使能)输入，如图13B所示的非易失性配置控制级135中所示。编程已被消除且一个擦除1/2循环被允许。

基于用来针对更高速和增加产率最优化关键路径时序的纳米管非易失性闩锁的非易失性信号控制源

以上进一步所述的非易失性寄存器堆包括高速易失性寄存器(通常每一级包括主从闩锁)和例如耦合至每一从闩锁的非易失性纳米管开关(NVNT开关)。NV NT开关可直接地耦合至从闩锁，或可使用耦合电路来耦合。除了以上进一步所述的最优化非易失性寄存器堆闩锁的非易失性操作的产率以外，还需要最优化易失性寄存器的高速性能。同样，并非所有的寄存器堆需要是非易失性的。然而，寄存器堆需要高速(高时钟速度)同步操作。

当处于高时钟速度，例如超过1GHz时，寄存器闩锁的产率由于器件参数变化而降低，这些器件参数变化导致逻辑延迟或高速缓存延迟。这些参数变化可在制造期间的各批次中发生，并且也在现场使用的情况下改变。例如，同步CPU和板上高速缓存会需要例如170ps或更少的高速缓存存取时间，以确保从高速缓存读出的数据会在发出CPU数据请求之后的一个时钟周期之后在CPU端子上准备好。

可变延迟电路可被引入到关键计时和/或信号路径中，以最优化性能并最小化制造期间因各批次间参数变化和现场中产品操作期间的参数变化(例如参数飘移)引起的产率损失。具有可处于ON状态、OFF状态、及在ON和OFF之间切换的状态的非易失性纳米管开关(NV NT开关)的闩锁电路被用来最优化关键时序路径。

图14A示出使用两个非重迭时钟CLK1和CLK2的经管线化的(pipelined)同步逻辑功能1400，包括以同步模式操作且设计成用于目前技术水准(state-of-the-art)的高速操作的被寄存器堆1407、1412、1418(和其它未示出者)分开的异步逻辑级1410和1414(和其它未示出者)。示例性寄存器1412由主(L1)闩锁1420M和从(L2)闩锁1420S组成。主(L1)闩锁1420M由寄存器单元1-n组成而从(L2)闩锁1420S由寄存器单元1’-n’组成。寄存器级由对应寄存器单元对组成，例如寄存器级1416由对应的寄存器单元k和k’组成。重要的是，应注意，逻辑级1410和1414可由异步随机逻辑级组成，或可以是同步板上高速缓存(例如高速同步SRAM L1高速缓存)。当被时钟CLK1激活时，主(L1)闩锁(诸如如主(L1)闩锁1420M)接收来自先前逻辑级1410的数据、捕捉并保持输入数据。当被时钟CLK2激活时，从(L2)闩锁(例如从(L2)闩锁1420S)接收来自对应的主(L1)闩锁1420M的信息、将该信息传送至下一逻辑级1414、接着闩锁靠近CLK2时钟周期结束的信息。寄存器(闩锁)设计的示例在参考文献H.B.Bakoglu，“Circuits，Interconnections，and Packaging for VLSI”，Addison-Wesley PublishingCompany，Inc，pp.338-349中例示，其全部内容通过引用结合于此。

造成晶体管电气特性的变化并互连线电阻和电容的工艺参数的变化会导致引起逻辑错误的逻辑竞赛(race)情况。例如，图14A的逻辑1可包括一个或多个具有相对较长延迟时间的逻辑路径，其防止在CLK1转变导致由主(L1)闩锁1420M取样的逻辑1状态之前完成逻辑操作。逻辑1状态的过早取样导致不正确的逻辑状态的闩锁和传送。此一竞赛情况问题仅会在一个特别敏感的逻辑电路中发生，例如此示例中的逻辑1，或在数个逻辑电路路径中发生。对参数变化敏感的关键设计路径通常已知为逻辑仿真的结果。在时钟CLK1和CLK2时序中作出容差，以避免此竞赛情况问题。然而，当时钟频率从1Gb增加至2Gb到大于5Gb，则性能最优化变得更关键且产率损失会在高时钟频率发生。

图14B示出性能经最优化的经管线化的同步逻辑功能1400’。可控制的延迟电路1425和1425’已分别被添加到CLK1和CLK2时钟信号路径中，以便于延迟主(L1)闩锁1420M取样逻辑1电路的逻辑状态的转变，并且还延迟关于主(L1)闩锁1420M的从(L2)闩锁1420S的转变时间。可控制的延迟电路元件可被添加到一个或多个时序关键(或敏感的)信号路径或所有信号路径。由可控制的延迟电路1425和1425’电路示例引入的时钟信号延迟在下文中进一步说明。

图15A示出包括CPU 1510和高速缓存1515的同步CPU和高速缓存***1500，其CPU和高速缓存通过时钟信号CLK同步。存储器地址位置和控制信号通过CPU 1510而被提供至高速缓存1515，且数据可通过CPU1510使用写入操作储存于高速缓存1515，或者数据可使用读取操作从高速缓存1515传送至CPU 1510。图15B示出用于高性能高速缓存读取操作的时序图1525，其中高速缓存数据在数据请求后的一个时钟循环对CPU 1510可用。时钟1530在数据请求时间从低电压转变至高电压。在数据请求时钟转变时，控制信号识别所期望的操作，在此图中为读取操作。同样，地址是有效的。高速缓存1515在一个时钟周期中完成读取操作并使数据输出V_DATA在数据窗1535(通常称为”数据眼(data eye)”)中为有效。时钟1530数据捕捉CPU 1510的转变(在时钟1530请求转变后的一个周期)被定时以在数据窗1535的中间发生。图15A自参考文献K.Itoh，“VLSI Memory ChipDesign”，Springer，2001，pp.358-363改编，其全部内容通过引用结合于此。

输出驱动器1520通过高速缓存1515芯片上数据路径来接收信号V_SIG。输出驱动器1520被显示为三态驱动器；然而，在一些应用中可使用非三态。三态驱动器在业界是众所周知的，参见例如R.J.Baker，”CMOS：CircuitDesign，Layout，and Simulation，IEEE Press，1598，p.226”，其全部内容通过引用结合于此。输出反相器(驱动器)使用NFET晶体管T1和PFET晶体管T2来形成，且相应的T1和T2栅极电连接至公共反相器输入1522，且T2漏极和T1漏极电连接至公共输出端子1523。三态PFET T4的漏极被连接至T2的源极，T4的源极被连接至电源(例如V_DD)，而T4的栅极被连接至反相器INV的输出，该反相器INV的输入被连接至公共三态输入1524。三态NFET T3的漏极被连接至T1的源极，T3的源极被连接至接地，而T3的栅极被连接至公共三态输入1524。

在操作时，如果三态驱动器1520激活三态模式，则V_TRI-STATE(V_三态)＝0伏，且T4和T3处于OFF状态。对于信号V_SIG的任何值，输出节点1523无法连接至电源V_DD或接地。因此，节点1523电压不由三态驱动器1520所限定，但可由其它共享节点1523的三态驱动器(未示出)来取代设定。当高速缓存1515由对数据的请求激活时(如图15B所示)，高速缓存控制器使V_TRI-STATE从零转变成正电压，其使T3和T4晶体管变成ON状态。在三态停用模式中，晶体管T2漏极经由晶体管T4连接至V_DD而晶体管T1源极经由晶体管T3连接至接地，且V_SIG控制节点1523上的V_DATA输出信号。响应于如图15B所示的CPU 1510数据请求，反相器驱动信号V_SIG由高速缓存1515芯片上数据路径(其可包括预驱动器级(未示出))所提供。

在操作时，由于制造以及现场中操作期间随时间的参数飘移所引起的晶体管参数变化会导致有效数据窗1535的位置的可变性。图15D波形1540示出快数据路径有效数据窗1545，其中输出数据V_DATA在时钟1530循环早期是可用的。时钟1530读取数据转变发生于有效数据窗1545的后缘，其中数据可能会有缺点，如图15D所示。图15E波形1540’示出慢数据路径有效数据窗1550，其中输出数据V_DATA在时钟1530循环后期是可用的。时钟1530读取数据转变发生于有效数据窗1550的前缘，其中数据可能会有缺点，如图15E所示。因此需要一种方式来最小化有效数据窗变化以最优化***性能、产率、和可靠性。

图15F示出同步CPU和高速缓存***1500’，其中同步CPU和高速缓存***1500的高速缓存1515已通过添加可控制的延迟电路元件而被修改，以对高速缓存1515’数据输出V_DATA最优化有效数据窗。可控制的延迟电路元件(或多于一个可控制的延迟电路元件)可被添加到读出/闩锁电路和输出驱动器之间的高速缓存1515’数据路径。

图15G示出一方式，其中可控制的延迟电路1560具有连接至数据信号V_SIG的可控制的延迟电路1560输入和连接至输出驱动器1520’的公共反相器输入1522’的可控制的延迟电路1560输出。可控制的延迟电路1560在下文中进一步说明。公共反相器输入1522’的V_SIG输入延迟可控制的时间量，其由可控制的延迟电路1560所设定。公共输出端子1523’上的输出数据信号V_DATA延迟对应于由可控制的延迟电路1560所设定的V_SIG时间的时间。除了添加可控制的延迟电路1560以外，电路元件、元件的互连、和输出驱动器1520’的操作对应于输出驱动器1520的说明。如果有需要，V_TRI-STATE的时序可被调整(未示出)。

在操作时，由于制造以及现场中操作期间随时间的参数飘移所引起的晶体管参数的变化会导致有效数据窗的位置中的可变性被消除，如图15H波形1540”所示。波形1540”示出具有在有效数据窗1555中间的CLK 1930数据捕捉转变的波形V_DATA。

图16示出可控制的延迟电路1600，其被设计成适应于选择四个延迟路径1-4之一。例如，时钟CLK可被延迟，产生CLK_DEL(CLK_延迟)，或信号VSIG可被延迟，产生信号V_SIG-DEL(V_{信号-延迟})。芯片可包括多个可控制的延迟电路1600。

在一示例中，可控制的时钟延迟可被引入到图14B所示的经管线化的同步逻辑功能1400’中，其中可控制的延迟电路1600可被用作可控制的延迟电路1425和1425’。

在另一示例中，可控制的时钟延迟可被引入到图15所示的同步CPU和高速缓存***1500’中，其中可控制的延迟电路1600可被用作可控制的延迟电路1560。CPU 1510可在2GHz的时钟频率操作，且一个时钟周期的高速缓存1515’存取时间为170ps。因此，从CPU 1510数据请求至高速缓存1515’可用为170ps。假设有效数据窗为150ps，则延迟路径1-4可如下设定：路径1约为零；路径2约为30ps；路径3约为80ps；路径4约为150ps。可控制的电路延迟1600选择数据路径1-4之一，以将有效数据窗1555的中间定位在或靠近时钟1530数据转变时间，如图15H中波形1540”所示。

图16包括具有四个延迟路径1-4的延迟电路1605，虽然可包括更多或更少数量的延迟路径(或选项)。延迟电路1605的输入是要延迟受控量的时钟CLK或信号V_SIG波形。通过选择四个(在此示例中)延迟路径1-4之一，逻辑延迟块1610输出对应的经延迟时钟CLKDEL或经延迟信号V_SIG-DEL波形。延迟选择逻辑1615提供用以选择四个CMOS转换器件TD1、TD2、TD3或TD4之一的延迟选择信号S1、S2、S3、S4。对应的反相器IS-1、IS-2、IS-3、IS-4分别产生互补S1、S2、S3、S4逻辑信号，以在每一个CMOS转换器件TD1…TD4上启用真和互补选择信号两者。

延迟选择逻辑1615输入V_OUT-1(V_输出-1)和V_OUT-2(V_输出-2)被用来选择四个选择信号S1…S4之一。V_OUT-1和V_OUT-2分别是NT开关闩锁1620和NT开关闩锁1620’的输出。NT开关闩锁1620和1620’对应于图8所示的闩锁电路82，其包括使用经缩放的纳米管熔丝(nt熔丝)且可被编程和擦除多次的非易失性纳米管开关83。以上所述的术语被使用。例如，在闩锁电路应用中，从ON转变至OFF状态被称为编程(在NV NT开关中则为擦除)且OFF至ON被称为擦除(在NV NT开关中则为编程)。输入信号V_PRECHARGE(V_预充电)、V_STROBE(V_选通)、V_BIAS(V_偏置)、V_PE、V_SOURCE(V_源)在以上关于闩锁82进一步说明。这些输入信号由延迟控制器1625供应。通过允许将每一NT开关闩锁1620和1620’编程为VOUT-1处于高电压状态或低电压状态而VOUT-2处于高电压状态或低电压状态的经编程状态或已擦除状态(如以上关于闩锁82进一步说明地)，延迟控制器1625的逻辑输入被用来选择四个延迟路径1-4之一。驱动器电路1630和1630’产生V_SOURCE信号输入，如以下进一步所述。延迟控制器1625的逻辑输入可在制造商处通过测试器经由逻辑(未示出)供应，和/或通过板上自测(BIST)测试引擎(未示出)供应，以进行现场更新的性能最优化。

关于图16所示的延迟电路1605，延迟路径1约为零；延迟路径2可被设为30ps(如果反相器I2-1和I2-2各被设计为15ps)；延迟路径3可被设为80ps(如果反相器I3-1、I3-2、I3-3、I3-4各被设计为20ps延迟)；延迟路径4可被设为150ps(如果反相器I4-1、I4-2、I4-3、I4-4、I4-5、I4-6各被设计为25ps延迟)。CMOS反相器设计符合已知行业实践。关于图15H所示的波形1540”，对于150ps的有效数据窗1555，选择延迟路径1-4之一会将时钟1530数据时序转变放置在或靠近有效数据窗1555的中点。电路1605可被设计成具有较多的数据路径或数据路径的结合，以供更精确的信号延迟控制增加。

当改变NV NT开关(例如图8所示闩锁电路82中的NV NT开关83)的状态时，驱动器电路1630和1630’被激活，其中闩锁电路82操作对应于非易失性NT开关闩锁1620和1620’，如上所述。三个驱动器电路1630和1630’示例在图17中提供。图17A所示的第一驱动器电路1700使用电压转换电路以提供输出源电压V_SOURCE(对应于图16所示的V_SOURCE-1和V_SOURCE-2)而不需电流控制。图17B所示的第二驱动器电路1700’使用电压转换器来提供输出电压V_OUT，以及使用施加至一连串晶体管的栅极的电压V_I-CONTROL(V_电流控制)来控制输出电流I的手段以按需限制电流。图17C所示的第三驱动器电路1700”使用电压转换器以提供输出电压至电流镜，其转而控制与V输出相关联的输出电流I。

驱动器电路1630和1630’(其可使用驱动器电路1400、1700’、或1700”)可改变每一NV开关闩锁1620和1620’中的NV NT闩锁的状态，且因此确定V_OUT-1和V_OUT-2的状态(高或低电压)，如表3所示。高电压(高V)输出对应于ON位置的NV NT开关，而低电压(低V)输出对应于OFF位置的NV NT开关，如以上关于图8的闩锁电路82以上所述。图1C所示的NV NT开关循环结果16示出具有约10千欧至50千欧的范围的ON电阻R_ON(R_{导 通})和具有大于10G欧的OFF电阻R_OFF(R_截止)的NV NT开关操作范围。

VOUT-1	VOUT-2	S1	S2	S3	S4
						高V	高V	X
高V	低V		X
						低V	高V			X
低V	低V				X

表3

图17示出可被用来限制在供应V_SOURCE至图16所示的NT开关闩锁或诸如美国专利申请No.11/280,786和11/280,599中所例示的NRAM存储器阵列位线的NRAM存储器阵列位线的NT开关闩锁时非易失性纳米管开关改变状态期间的电流的电路。从OFF-至-ON状态转变(通常称为编程NV NT开关操作)期间电流限制最有用，且通常在ON-至-OFF状态转变(通常称为擦除NV NT开关操作)不使用。图1C所示的NV NT开关ON和OFF电阻循环结果16在从OFF-至-ON状态转变(从大于10G欧至10千欧至50千欧的ON电阻范围)期间，由带电流限制的可编程实验室电压源激活。

图17A所示的驱动器电路1700包括驱动器1705、反相器INV-1、电压转换器1710。驱动器1705具有由延迟控制器(例如延迟控制器1625)所供应的输入1707。驱动器电路1700的输出1709驱动NFET T20的栅极，和其输出驱动晶体管T10的栅极的反相器INV-1的输入。

电压转换器1710包括NFET T10和T20，其源极连接至接地，且漏极分别连接至PFETs T30和T40的漏极。PFET T30和T40的源极皆连接至电压源V_HIGH。取决于用于图10A的曲线100所示的闩锁电路1620和1620’的NV NT开关的沟道长度，V_HIGH通常可处于从8伏至小于5伏的范围。PFET T30和T40的栅极被交叉耦合。电压转换器1710输出端子1730上的输出电压源V_HIGH在没有附加电流控制电路的情况下控制输出电压。端子1730被连接至闩锁电路中的NV NT开关的一个端子，例如图8所示的闩锁电路82的端子。

在操作时，如果驱动器1705的输出为正电压(例如2.5伏特)，则NFETT20为ON且NFET T10为OFF。输出端子1730接地，使PFET T30ON，其将端子1730’驱动至V_HIGH，使PFET T40OFF。然而，如果驱动器1705处于零伏，则NFET T20为OFF且NFET T10为ON。端子1730’处于零伏，使PFET T40ON，其将端子1730驱动至V_HIGH，使PFET T30OFF。V_SOURCE处于电压V_HIGH，其通常可处于从例如5至8伏的范围，导致所连接的NV NT开关(例如图8所示的闩锁82中的NV NT开关83，其端子1730连接至端子84)的状态改变。

当驱动NV NT开关(如图8中所示的开关83)时，电流限制电路的添加会促进从ON状态转变成OFF状态或从OFF状态转变成ON状态。驱动器1700’与驱动器1700相同，除了电压转换器1710的输出节点1730被连接至转换器件1715的第一端子，其栅极(第二端子)由V_I-CONTROL控制，且第三端子提供电流I的输出电压V_SOURCE。电流I由电压V_I-CONTROL输入电压以及端子1730和1735上的电压确定。转换器件1715可在线性区域或电流饱和区域中操作。驱动器电路1700在输出端子1735上提供V_SOURCE和电流限制I。V_SOURCE处于电压V_HIGH，其通常可在从例如5至8伏的范围内，从而导致所连接的NV NT开关(例如图8所示的闩锁82中的NV NT开关83，其端子1735连接至端子84)的状态的改变。电流I通常可被控制在1至50μA范围。

在操作时，驱动器1700’类似于以上所述的驱动器1700的操作；除了在供应输出电压V_SOURCE时电流被限制至电流I。

当驱动图8所示的开关83的NV NT开关时，使用转换栅(例如图17B所示的转换栅1715)的电流限制电路的添加不会提供足够的电流控制。图17C所示的驱动器1700”引入电流镜1720以更精确地控制电流I’。电流I’由串联NFET T50(其栅极连接至漏极，源极连接至V_SS)的电阻器R确定。NFET T55还使源极连接至V_SS、栅极连接至NFET T50的栅极，漏极连接至PFET T60的漏极。PFET T60的源极被连接至电压转换器1710的输出1730，而PFET T60的栅极与漏极连接。输出PFET T65使栅极连接至PFETT60的栅极，PFET T65的源极连接至端子1730，PFET T65的漏极驱动输出1740，输出1740被连接至NV NT开关的一个端子。PFET T65器件供应V_SOURCE，而电流限于I’。驱动器电路1700”在输出端子1740上提供V_SOURCE和限于I’的电流。V_SOURCE处于电压V_HIGH，其通常可处于从例如5至8伏的范围，从而导致所连接的NV NT开关(例如图8所示的闩锁82中的NV NT开关83，其端子1740连接至端子84)的状态的改变。电流I’通常可被控制在1至50μA范围。

在操作时，驱动器1700”类似于以上所述的驱动器1700’的操作；除了在供应输出电压V_SOURCE时，电流通过使用电流镜而被限制至电流I’。电流镜1720提供输出电流的较佳控制。电流镜操作在参考文献R.J.Baker，“CMOS：Circuit Design，Layout，and Simulation”，IEEE Press，1998，pp.427-433中描述。

图1C所示的NV NT开关循环结果16显示具有约10千欧至50千欧范围的ON电阻R_ON和具有大于10G欧的OFF电阻R_OFF的操作范围。NV NT开关电阻值的此ON和OFF范围可被用于延迟电路的多次调整，以在制造时和与现场中的产品操作期间(如上所述)用于时序最优化。

NV NT开关R_ON和R_OFF值已在制成时(处于ON状态)和在循环后测量。一些NV NT开关显示制成时的类似值和循环的R_ON值。其它NV NT开关显示较低的制成时的R_ON值和较高的循环R_ON值，在一些情形中，循环的R_ON值可为高于例如10倍。R_OFF值通常处于1G欧和较高的范围。

非易失性纳米管开关ON-电阻控制电路和在NRAM存储器中的集成

NV NT开关电阻由SWNT-至-SWNT、MWNT-至-MWNT、和SWNT-至-MWNT组合的串联/并联组合形成，其在两个端子间形成连续的电路径(如图9C的NV NT开关90”)。NV NT开关OFF电阻值通常为100兆欧和更高且通常大于10G欧，且通常大于ON电组值好几个数量级。NV NT开关ON电阻值可从例如1千欧至1兆欧。图1C所示的NV NT开关ON和OFF电阻循环结果16在编程OFF-至-ON状态从大于10G欧转变至10千欧至50千欧的ON电阻范围的期间，使用带电流限制的可编程实验室电压源。对于特定应用，例如美国专利申请No.11/280,786和11/280,599中所述的NRAM阵列，期望实现较紧密的ON电阻分布，例如不大于2倍的电阻范围变化。用以编程NV NT电路的电阻控制电路进一步说明如下。

图17D示出将NRAM阵列单元1760驱动为处于选定状态的非易失性纳米管开关电阻控制电路1755，其中NV NT开关电阻控制电路1755被用来控制编程操作(NV NT开关OFF-至-ON转变)期间所产生的非易失性纳米管开关SW电阻值R_SW。假设非易失性纳米管开关SW电阻值R_SW在编程循环开始时处于已擦除的高电阻状态(例如100MΩ至1GΩ或更高)。字线WL变成高电压，其以串联电阻R_ON使选择晶体管TSELON，从而在NRAM阵列单元1760中选择非易失性纳米管开关SW。沿位线BL的其它选择晶体管保持在OFF状态，使得沿位线BL的其它非易失性纳米管开关被选择用于编程。

图17D所示的非易失性纳米管开关电阻控制电路1755包括经修改的芯片上差分放大器1745、位线驱动器1750、电阻器R1和R2、和输出PFET T6。差分放大器设计、操作、和模拟在R.Baker等人的”CMOS：Circuit Design，Layout，and Simulation”，IEEE Press，1998，pp.579-595中描述，且驱动器电路设计和操作在H.B.Bakoglu的“Circuits，Interconnections，and Packagingfor VLSI”，Addison-Wesley Publishing Company，Inc，1990，pp.171-178中描述，其全部内容通过引用结合于此。串联的电阻器R1和R2(具有电压V_A的节点A，且电流为I)已被添加到差分放大器1745的第一输入中，其还是图17D所示的NFET T2的栅极。图17D还包括输出(PMOS)器件T6，具有大的宽度W与沟道长度L(W/L)比，例如10/1至100/1或更大，T6的源极连接至电压位线驱动器1750输出V_DR，且T6的漏极连接至处于NV NT开关电阻控制电路1755的电压V_B的公共节点B。PFET T6的栅极被连接至差分放大器1745输出D。NV NT开关电阻控制电路1755输出节点B还连接至差分放大器1745的第二输入，其还是NFET T3的栅极，并且连接至NRAM阵列单元1760的位线BL。位线驱动器1750输出电压V_DR被供应至电阻器R1的一个端子、PFET T6的源极、和差分放大器1745的单元电压。电阻网络被形成为包括R1、R2、PFET T3的沟道电阻、以及R_SW，其中R_SW是NRAM阵列单元1760中非易失性纳米管开关SW的电阻，被用以控制开关SW的经编程的电阻值R_SW，如图17D所示。在操作时，如下文所述，编程电压V_B＝V_PROG且电流I_BL导致开关SW从OFF-至-ON状态的转变，且当电压V_B约等于电压V_A时，电流被降低至编程电流值以下。编程电流值可在如美国专利申请No.11/280,786所述的1μA至50μA范围内。

在操作时，晶体管T1、T2、T4通常处于ON状态。晶体管T2处于线性区域中，由电阻器R1和R2所控制。PFET T5的栅极上的电压由公共节点C控制。晶体管T3控制公共节点D的电平。在R_SW从高电阻OFF状态至较低的电阻ON状态的初始转变期间，PFET T6处于ON状态(线性区域)。NV NT开关电阻控制电路1755中FET的W/L比使用对处于给定技术节点的FET和对选定沟道长度和宽度的对应非易失性纳米管开关SW为已知的电路仿真技术(例如参见上述参考文献Baker等人.)来最优化，使得当NV NT开关SW的RSW处于预定的ON电阻值时，NV NT开关电阻控制电路1755使晶体管T3OFF，这导致节点D上升且使PFET T6OFF，因此结束编程循环于NV NT开关SW ON电阻值R_SW。NV NT开关SW的ON电阻值可被编程至预定的电阻值，例如1千欧至1兆欧范围，其在V_B大约等于V_A时发生。

当V_DR接近编程电压值V_PROG时(通常在例如3.5至8伏范围内)，R_SW被编程且R_SW转变至ON状态。在编程期间，当R_SW的值不使用电路(例如NV NT开关电阻控制电路1755)直接控制时，R_SW的编程后ON电阻值可在例如10千欧至1兆欧范围，例如非易失性纳米管开关SW的处于ON状态的激活串联/并联路径的数量的函数。当开关经过从擦除-至-编程至擦除-至-编程的百万次循环时，对于相同的开关，RSW的ON电阻值的值可在从例如10千欧至1兆欧范围。开关电阻控制电路1755确保开关SW的ON电阻约等于10千欧至1兆欧范围的值，例如可选择25千欧。

图17E示出电阻受控的NV NT开关存储器子***1765，其包括NRAM阵列单元1760、用于受控NV NT开关ON电阻编程、以及擦除、读取的NV NT开关电阻控制电路1755、控制器、数据I/O缓冲器、读出放大器、和图17E所示的其它电路(将在下文中进一步详述)。

具有输入INP1至INPN的控制器1770被用来提供逻辑功能和时序控制信号。PFET T10被用来在其它操作(例如擦除和读取)期间隔离NV NT开关电阻控制电路1755与位线BL。PFET T10的W/L比足够大，使PFET T10的ON电阻相较于晶体管T6的ON电阻可忽略。

在编程操作时，控制器1770激活数据I/O缓冲器1785，其从I/O信号节点接收输入数据。控制器1770使PFET T10 ON，从而电连接NV NT开关电阻控制电路1755和位线BL。控制器1770还激活NV NT开关电阻控制电路1755中的位线驱动器1750，其提供输出V_DR(如以上关于图17D所述)进行受控的开关电阻编程操作。

读取预充电电路1775包括由PFET T12和NFET T14所构成的反相器和预充电PFET T16，且被连接至位线BL、电压源V_READ(V_读取)、和控制器1770。位线BL还通过隔离晶体管T18连接至读出放大器/闩锁1780，其在读取操作期间为ON。读出放大器闩锁1780还连接至数据I/O缓冲器1785可以是例如1至5伏的电压源V_SENSE(V_读出)，可以是例如1至2伏的V_REF、以及控制器1770。

在读取操作时，控制信号将预充电激活信号V_PC施加至预充电电路1775，将电位线BL预充电至V_READ，例如1至2伏。控制器1770还激活隔离晶体管T18、提供读出放大器激活信号V_SP和V_SN、并设定数据I/O缓冲器1785以从读出放大器/闩锁1780接收读取输出信号并将对应的逻辑输出信号施加至I/O信号节点。控制器1770停用编程电路NV NT开关电阻控制电路1755、隔离PFET T10、和擦除驱动器1790。

擦除驱动器1790被连接至位线BL、擦除电压源V_ERASE(V_擦除)、和控制器1770。V_ERASE通常在例如5至12伏范围内。

在擦除操作时，NRAM阵列单元1760通过使T_SEL晶体管为ON而被激活。擦除驱动器1790输出电压接着从零上升至V_ERASE。如果开关SE处于ON状态，则开关SW转变至OFF状态。如果开关SE处于OFF状态，则其保持于OFF状态。在开关SW被擦除后，接着擦除驱动器1790输出电压转变至零伏特。处于OFF状态的擦除驱动器1790展现对位线BL的高阻抗。控制器1770停用编程电路NV NT开关电阻控制电路1755、预充电电路1775、读出放大器1780和隔离NFET T18。

图18A示出在80千欧至700千欧的范围内的11个不同NV NT开关的制成时R_ON电阻值1800。图18B示出11个不同NV NT开关在50个循环后的R_ON和R_OFF电阻分布1800’。循环后的R_ON分布在700千欧至8兆欧的范围内。所有11个不同NV NT开关的R_ON循环后的电阻太高而在多次循环中不感兴趣。然而，对于在从制造商运送之前时序被最优化的OTP应用，11个开关中的具有在80千欧至200千欧的范围内的制成时R_ON电阻值的9个是感兴趣的，因为制成时R_ON电阻为高且需要低电流以从ON状态切换至OFF状态。闩锁电路电阻断路点可增加到高达400千欧至500千欧，以适应相对较高的制成时RON电阻。电阻断路点调整在以上关于图7和8详述。

使用非易失性纳米管开关电阻控制的非易失性纳米管开关多级储存器

NV NT电阻可通过单个纳米管和触点端子(诸如第一端子-至-SWNT-至-SWNT-至-s第二端子电阻；第一端子-至-SWNT-至-MWNT-至-s第二端子电阻；第一端子-至-MWNT-至-SWNT-至-s第二端子电阻；及其它组合)的路径(或网络)电阻/阻抗的串联/并联结合来形成。通过擦除操作(其也可称为写0操作)，第一触点和第二触点间的NV NT开关电阻可被切换至高电阻状态R_OFF(例如100兆欧至1G欧和更高，例如10G欧)。NV NT开关的电压对比SEM图在发明名称为”Nonvolatile Nanotube Diodes andNonvolatile Nanotube Blocks and System Using Same and Methods of MakingSame”，与本案同时申请的美国专利申请案(案号尚待指定)中示出，并对R_OFF在第一触点与第二触点间显示不连续的电气路径(网络)。替代地，通过编程操作(其也可称为写1操作)，第一触点和第二触点间的NV NT开关电阻可被切换至低电阻状态R_ON(例如1千欧至1兆欧之间)。相同NV NT开关的电压对比SEM图如上所述且对R_ON在第一触点与第二触点间显示连续的电气路径(网络)。NRAM存储器阵列操作(例如擦除(写0)、编程(写1)、读取)在美国专利公开No.2006/0250856中定义，其全部内容被通过引用结合于此。

通过由图17E所示的NRAM NV NT开关存储器***1765使用反馈方式，在NRAM阵列单元1760中所示的NV NT开关SW的NV NT开关电阻值R_SW可被设定至预定值。图17E示出电阻控制电路1755，其基本上是一差分放大器，由经由晶体管T6和T10供应电压和电流至NRAM阵列单元1760的位线驱动器供电。晶体管T6、T10、和T_SEL的FET沟道ON电阻通常比NV NT开关电阻RSW小得多，故几乎所有位线驱动器1750电压V_DR都显示在NV NT开关SW两端。控制器1770导致位线驱动器1750将上升的或多个幅度增加的脉冲V_DR供应至位线BL，其接着经由选择晶体管T_SEL而被供应至NV NT开关SW。假设NRAM阵列单元1760中的NV NT开关SW处于已擦除的或R_OFF状态，则所施加的上升或多个幅度增加的脉冲V_DR导致NV NT开关SW的电阻转变至ON状态R_ON。V_DR继续增加直到R_SW≈R2，于该点，电阻控制电路1755(差分放大器)截止晶体管T6和编程操作(写1)至期望的R_ON值完成。因此，NV NT开关SW R_ON(对应于R_SW)值约等于R2。R2可在大范围内改变，从而导致覆盖处于千欧范围中的大范围的R_ON电阻值的R_ON(R_SW)值。R_ON和R_OFF是非易失性电阻状态，其在没有施加电压的情形下被维持不变。差分放大器(例如用于电阻控制电路1755的差分放大器)的描述请参见Baker等人的，”CMOS Circuit Design，Layout，and Simulation”，IEEE Press，pp.579-591(1998)。

当电阻控制电路1755被用来编程NRAM阵列单元1760的NV NT开关SW中的R_ON电阻值时(图17E所示NV NT开关存储器子***1765的示例)，控制器1770和读出放大器/闩锁1780可被用来实现R_ON电阻值控制，而无需电阻控制电路1755。如下文所述地，对应于美国专利公开No.2006/0250856所述的NRAM存储器阵列和对应NV NT开关存储器子***1765(但没有电阻控制电路1755)的制成8Kb NRAM存储器被测试并展示电阻改变(从超过100兆欧的高电阻R_OFF状态(大部分NV NT开关电阻值超过1G欧)至多个低非易失性R_ON电阻状态(被编程到约50千欧至1兆欧的电阻范围))。通过电压调制来编程多个非易失性R_ON电阻状态由施加多个增加位线电压编程脉冲和所包括的由在每一电压脉冲之后NV NT开关电阻状态的单元读出实现。美国专利公开No.2006/0250856中所述的NRAM存储器阵列包括非易失性储存单元C00至Cnm矩阵。NRAM存储器阵列还包括擦除(写0)、编程(写1)、和读取字线(WL0、WL1、至WLn)；擦除(写0)、编程(写1)、和读取字线(WWL0、WWL1、至WWLn)；及和擦除(写0)、编程(写1)、和读取位线(BL0、BL1、至BLm)。字线信号发生器(未示出)将字线信号提供至存储单元。辅助字线信号发生器(未示出)将辅助字线信号提供至存储单元。在一些应用中，辅助字线都连接至参考电压(例如接地)。位线发生器(未示出)将位线信号提供至存储单元。所制成的8Kb NRAM存储器包括可选定选项的电压读出(类似于读出放大器/闩锁1780)或电流读出。电流读出可包括任何已知的电流读出电路，例如图27的电流差分读出放大器且对应的在Baker等人的”CMOS Circuit Design，Layout，and Simulation”，IEEEPress，pp.607-608(1998)中的描述。

通过非易失性R_ON电阻状态的电流调制的编程还使用所制成的8KbNRAM存储器阵列(如上所述)来测量，其通过施加多个增加位线电压编程脉冲和所包括的由在每一电压脉冲之后NV NT开关电阻状态的单元读出实现。非易失性R_ON电阻的电流调制被详细说明如下。

NV NT开关可在大范围的电阻状态上编程，如以下进一步所述。多级储存器(在用作储存器元件的NV NT开关的上下文中)涉及每一NV NT开关上的多个电阻状态，并对应于同一NV NT开关上的多个逻辑状态的储存。因此例如，两个电阻状态(例如R_OFF和R_ON)对应于每个NV NT开关的一个逻辑状态或一个信息位的储存。然而，R_OFF和三个R_ON电阻状态(值)对应于每个NV NT开关的两个逻辑状态或两个信息位。因为多级储存或状态涉及多个NV NT开关电阻状态，其它术语(例如多态储存器、多电阻状态、及其它变体)可在下文中使用。

使用非易失性纳米管开关电阻的编程电压调制来编程多个NRAM单元电阻状态

存储器测试器被用来控制所制成的8Kb NRAM存储器(如上所述)。存储器测试器将地址、数据、时序、和其它功能提供至制成的8Kb NRAM存储器操作。时序处于晶片层而一些时序处于模块层。在替代实施例中，可使用其它测试机制。在此示例中，8Kb NRAM存储器的1Kb NRAM子集被测试，其辅助字线接地且NRAM存储器阵列单元使用字线和位线存取。擦除(写0)操作被执行且超过1000个位被切换至至少100兆欧的OFF电阻(R_OFF)状态。接着，对于激活的字线，位线电压脉冲经由选择FET器件被供应至对应的NV NT开关。所施加的位线编程电压脉冲始于2.4伏且以200mV(0.2V)的步幅增至7伏特。每一个脉冲之后，执行测试器读出，以确定有1000+个位有多少以至少1μA的电流来通电(约1V的施加读出电压，使用具有约1μA的电流检测电平的电流读出放大器/闩锁)。此外，实际单元电流测量值由存储器测试器记录。以至少1μA的电流通电的NV NT开关处于多个非易失性R_ON电阻状态。图19提供本测试示例的结果的各种图示。

图19A示出用1V的读出电压以至少1μA的电流来通电的位的数量与施加至位线的编程电压V_PP的函数的示图1900。当施加越多的幅度增加的电压脉冲V_PP时，有越多的开关从OFF高电阻状态(R_OFF＞100兆欧)转变至多R_ON电阻状态。图19B示出位(单元)的数量与所测得的单元电流的函数的示图1910。由于NV NT开关电阻比选择FET沟道电阻大得多，故几乎所有的1伏读出电压都显示在NV NT开关两端。NV NT开关电阻可通过将1伏读出电压除以对应的单元读出电流来计算，因为NFET串联电阻比NVNT开关电阻小得多。图19C示出位的数量与大于1000个开关的多R_ON电阻状态的函数的示图1920。R_ON电阻状态值的范围为从50千欧至1兆欧，而对应的单元电流的范围为从约零(在此示例中，2个位没有切换且不可操作，通常通过冗余位代替来调整)至约20μA。R_OFF电阻状态超过100兆欧，其电流比10nA小得多。

NV NT开关多电阻状态被接地成三个R_ON范围和一个R_OFF范围，如示图1920所示。约10％的位(开关)具有小于150千欧的R_ON和对于1V的读出电压大于7μA的对应单元读出电流；约30％的位(开关)具有在150千欧至250千欧范围的R_ON和对于1V的读出电压在6μA至4μA的对应单元读出电流；约60％的位(开关)具有在250千欧至1兆欧范围的R_ON。在此示例中，我们选择编程所有1000+个位。未经编程的位具有大于100兆欧范围的R_OFF和对于1V的读出电压通常小于10nA的对应单元读出电流。在其它示例中，可使用不同电阻范围。

示图1920所示的8Kb NRAM存储器的1000+个位子集的测试结果显示四个电阻状态范围与四个对应的读出电流范围。如图27的电流差分读出放大器所示的电流读出放大器和对应的Baker等人的”CMOS CircuitDesign，Layout，and Simulation”，IEEE Press，PP.607-608(1998)中的描述能通过使用多电流读出放大器参考值来检测多个电流范围。在此示例中，四个电阻范围可对具有三个R_ON电阻状态和一个R_OFF电阻状态的同一NV NT开关限定。这四个电阻状态可由电流读出放大器/闩锁转换成对应的逻辑状态00，01，10，11。如果每一个位由1和0值组成，则每个NV NT开关可储存两个位。电阻状态的数量不限于四个且实质上可大得多，从而在每一个NV NT开关上可储存四个逻辑状态或两个位以上。

应注意的是，当多个R_ON电阻状态通过施加多个编程(写1)脉冲至NRAM存储器阵列单元以将电阻从R_OFF状态降至期望的R_ON值(如上所述)而达成时，测试也被执行(结果未示出)，以显示幅值增加的多个擦除(写0)电压脉冲将R_ON电阻增加至逐渐变高的R_ON值和增加至高电阻状态R_OFF。因此，多电压脉冲可被用来使用编程和擦除操作达成期望的NV NT开关电阻值。

使用非易失性纳米管开关电阻的编程电流调制来编程多个NRAM单元电阻状态

上述的所制成的8Kb NRAM存储器(在目前的示例中)被设计成将电压脉冲施加至NRAM存储器阵列位线。为了评估电流脉冲编程多个R_ON电阻状态的使用，上述测试方法被修改。在存储器测试器操作期间，选定块的8Kb NRAM存储器阵列单元被擦除至高电阻R_OFF状态。接着，选定辅助字线被脉动至6.7伏的编程电压，位线被接地，且在每一单元中，选定字线被用来调制选择晶体管的栅极电压，从而控制流经对应开关的电流。在每一3.7伏编程脉冲后，选定辅助字线被接地，1伏的读出电压被施加至选定位线，选定字线被激活，且单元电流读出测量通过存储器测试器进行，如上所述。

在此示例中，所施加的辅助字线电压6.7伏比施加至选择FET晶体管栅极以形成对应的FET导电沟道的字线电压大得多，故该FET处于其操作的饱和区域内。FET饱和电流ISAT还流经串联FET的NV NT开关。图19D中的表1930示出施加的字线电压(VWL0)的范围为从0.9伏至1.4伏，并示出经计算的对应饱和电流I_SAT。I_SAT并非被直接测量，而是根据在每一编程循环后执行的单元读出操作期间测量的读取电流I_READ计算。中值)单元读出电流I_READ以1伏的位线电压来测量且被记录于图19D。中值I_READ电流值对应于超过15,000个电流值。

在编程(写1)操作期间，FET沟道电阻比NV NT开关电阻值小得多。因此，几乎所有的施加至选定辅助字线的6.7伏都显示在对应的NV NT开关两端。由选择FET晶体管所控制的饱和电流I_SAT流经对应的NV NT开关导致通过开关I_SAT x R_SW(I_SAT x R_ON)的电压降。由于NV NT开关两端的电压约为6.7伏，则经编程的电阻值R_ON≈6.7/I_SAT。I_SAT并非是可直接测量的。然而，由于R_ON是非易失性电阻值，且1伏的读出电压太低而无法扰乱非易失性电阻状态，故读出期间R_ON的值与编程(写1)操作后的相同。因此，I_READ x R_ON＝1伏且I_SAT≈I_READ x 6.7/1。因此，图19D示出的I_SAT值为中值饱和的电流值，其通过中值I_READ电流值乘以6.7倍计算。中值R_ON电阻值对应于中值I_SAT值且可通过I_SAT除以6.7伏计算。

图19E示出中值饱和电流I_SAT与中值开关电阻R_ON关系的示图1940。示图1940显示使用具有增加电流幅值(从约3.5μA至8μA)的多个电流脉冲施加至NV NT开关的电流编程脉冲I_SAT，导致中值R_ON电阻的范围为从约1.9兆欧至830千欧。因此，多电阻状态R_ON的编程可使用电流编程以及上述的电压编程来达成。

通过测试所制成的8kb NRAM存储器块(示出大量位的行为)，图19示出处于非易失性电阻状态R_OFF和非易失性多个ON电阻状态R_ON的大量NV NT开关。上述的擦除、编程、和读取方法被使用。这些测试结果显示：在由一连串FET晶体管选择且被用作非易失性储存节点的NRAM存储单元中的单个NV NT开关可被擦除或编程，以储存多个非易失性电阻状态。这些多个非易失性电阻状态可被用来将多个逻辑状态储存于每一NRAM存储单元的每一NV NT开关。编程方法包括幅值增加的电压脉冲和幅值增加的电流脉冲，其降低R_ON的值。多个擦除电压脉冲可被用来增加R_ON值，从较低至较高R_ON值或至高电阻状态R_OFF。在特定应用中，还可使用其它编程方法。

用来形成包括多态储存和可再编程的非易失性阻抗网络的非易失性纳米管闪存(NFlash)存储器的实现

NRAM存储器储存逻辑状态(依照R_OFF和一个R_ON状态)，或多电平储存(包括R_OFF和多个R_ON值)如上关于具有串联的选择FET和NV NT开关的NRAM存储器阵列单元所述。然而，也可能形成还能储存R_OFF和一个R_ON的选择FET和NV NT开关或包括R_OFF和多个R_ON值的多电平(多电阻)储存(如以上关于NRAM存储器应用所述)的并联组合。并联FET和NV NT开关组合导致新存储器、逻辑、和模拟应用的多样性，因为选择方法不同，且因为并联FET/NV NT开关可与置于FET晶体管的上的NV NT开关一起形成，从而与串联组合相比占有较小的面积。NV NT电气特性与电压极性和电流方向无关。

图20示出包括FET晶体管2010和在公共节点2040连接的NV NT开关2030的串联组合的串联电路2000，并在以上关于NRAM存储器阵列单元例示。FET 2010具有栅极G(其控制FET的沟道区域导电)、漏极2050(连接至端子T1)、和FET 2010源极(与NV NT开关2030的一端子连接于公共节点2040)。第二NV NT开关2030端子2060被连接至端子T2。FET 2010为对称器件，故漏极和源极可互换使用。FET 2010的ON沟道电阻比NV NT开关2030的多个电阻值的任一个低得多(例如至少低10倍)。

图21示出包括FET 2120和NV NT开关2130的并联组合的并联电路2100。FET 2120具有栅极G’，其控制FET沟道区域导电。FET 2120漏极在公共节点2140被连接至NV NT开关2130端子之一(其还连接至端子T1)，且FET 2120源极在公共节点2145被连接至NV NT开关2130的另一个端子(其还连接至端子T2)。各种制造方法可被用来将NV NT开关2130置放于FET 2120之上，以得到较佳的密集度。FET 2120的ON沟道电阻比NVNT开关2130的多个电阻值的任一个小得多。NV NT开关2130的最高电阻值可被控制，从而实质上不会高于FET 2120的OFF电阻值，以确保对于并联电路2100而言ON和OFF导电状态间有足够的电流控制。例如，NV NT开关2130可在约50千欧至1兆欧电阻范围中编程，如图19C中示图1920所示。

图22示出包括FET 2210、FET 2220和NV NT开关2230的串联/并联组合的串联/并联电路2200。FET 2220具有栅极G’，其控制FET沟道区域导电。FET 2220漏极在公共节点2240连接至NV NT开关2230端子之一个(其还连接至FET 2210源极)。FET 2210沟道区域导电由栅极所控制，且漏极2250被连接至端子T1。FET 2220源极在公共节点2245被连接至NVNT开关2230的另一个端子(其还连接至端子T2)。各种制造方法可被用来将NV NT开关2230置放于FET 2220之上，以得到较佳的密集度。FET 2220的ON沟道电阻比NV NT开关2230的多个电阻值的任一个小得多(例如至少小于10倍)，如以上关于并联电路2100所述。串联FET 2210ON沟道电阻还小于NV NT开关2230的多个电阻值的任一个(例如至少小于10倍)，如以上关于串联电路2000所述。

图21所示的并联电路2100的多个组合可被用于存储器应用，以形成密集的基于纳米管的非易失性闪存(此应用中称为NFlash存储器，将在以下进一步说明)。并联电路2100和串联/并联电路2200的多个串联和串联/并联组合可被用来形成非易失性可编程的阻抗网络，例如电阻和电容模拟网络，将在以下进一步说明。

包括多电平(多电阻)状态储存的非易失性纳米管闪存(NFlash)存储器)

具有串联非易失性FET的闪存NAND存储器阵列被用来提升存储器阵列密度，如K.Itoh，”VLSI Memory Chip Design”，Springer，2001，pp.41-44中所述和附图1.35和1.36所示。闪存NAND存储器将信息储存为串联的浮栅(FG)FET晶体管上的电荷，从而控制每一串联FG FET器件的阈值电压，如Itoh参考文献所述。用于NAND配置的存储器阵列的这些串联FGFET的选择方法不同于Itoh参考文献第38-41页所述的随机存取NOR配置的闪存选择方法。NOR-闪存(NOR-flash)选择方法与前述的NRAM存储器的类似。当读取例如与其它FG FET串联的FG FET器件的状态时，所有串联的FG FET用高字线电压选择(导通为ON)，除待读取的FG FET器件之外。待读取的FG FET器件具有施加至栅极的零字线电压。如果选定FG FET器件已被编程为处于ON状态，则电流将流入串联电路，从而使位线放电。如果选定FG FET器件已被编程为处于OFF状态，则没有电流会流入串联电路，且位线将保持在高电压电平。

并联电路2100可代替Itoh参考文献中附图1.35和1.36所示的FG FET晶体管，以形成非易失性纳米管闪存，本应用中称为NFlash存储器。NFlash存储器的操作还通过导通并联电路2100中串联FET类型的NFlash存储器阵列单元为ON来实施，除了待编程、擦除、或读出的与NV NT开关并联的FET处于OFF状态。接着，可使用类似于关于前述NRAM存储器所述的擦除、编程、或读取操作。

图23A示出NFlash存储器简图2300，其具有纳米管类型NAND子阵列2310和2320。每一子阵列使用图21所示的并联电路2100形成的基于NV NT开关的单元的串联组合来形成。每一个子阵列2310和2320显示四个基于NV NT开关的串联非易失性单元。子阵列2310包括NV NT开关SW1和并联FET TR1、NV NT开关SW2和FET TR2、NV NT开关SW3和FET TR3、NV NT开关SW4和FET TR4。第一选择FET TRS1将公共节点2330连接至位线BL1，而第二选择FET TRS2将公共节点2340连接至参考线REF。子阵列2320包括NV NT开关SW5和并联FET TR5、NV NT开关SW6和FET TR6、NV NT开关SW7和FET TR7、NV NT开关SW8和FET TR8。第一选择FET TRS1X将公共节点2350连接至位线BL2，而第二选择FET TRS2X将公共节点2360连接至参考线REF。选择线SL1被连接至FETsTRS1和TRS1X的栅极，选择线SL2被连接至FET TRS2和TRS2X的栅极，字线WL1被连接至FET TR1和TR5的栅极，字线WL2被连接至FET TR21和TR6的栅极，字线WL3被连接至FET TR3和TR7的栅极，字线WL4被连接至FET TR4和TR8的栅极，从而形成示意性NFlash存储器2300。当示意性NFlash存储器2300例示8位闪存时，多个电阻值可被储存于每一NV NT开关以使位的数量加倍、三倍成16、32等。同样，使用并联电路2100的数百个甚至数千个基于NV NT开关的单元可形成为每一单元能储存多个电阻值和对应的逻辑状态。

应注意的是，当示意性NFlash存储器2300在每一NAND子阵列2310和2320中显示两个选择FET时，一个选择FET对NFlash存储器操作而言就已足够。图23B示出示意性NFlash存储器2350，其与示意性NFlash存储器2300相同，除了NAND子阵列2360仅使用一个选择FET TRS1且NAND子阵列2370仅使用一个选择FET TRS1X。NFlash存储器可使用示意性NRAM存储器2300或2350或其变体来形成。

在操作时，基于NV NT开关的任何单元可被选择以用于读取、擦除、或编程操作。作为参考示意性NFlash存储器2300的示例，如果要读取代表性开关SW3的状态，则位线BL1和参考线REF之间的所有串联FET器件被导通为ON，除了FET TR3仍保持在OFF(未被选定)状态。位线BL1被预充电至例如1伏的电压。如果SW3处于ON状态，则BL1被放电。然而，如果SW3处于OFF状态，则BL1不被放电。SW3可处于各种ON电阻状态，故多个电阻状态可被读取。读取操作类似于以上关于多电平NRAM存储器(其将多个电阻状态储存于每一NV NT开关)所述的读取操作。

在操作时，作为参考示意性NFlash存储器2300的示例，如果要编程代表性开关SW3的状态，则位线BL1和参考线REF之间的所有串联FET器件被导通为ON，除了FET TR3仍保持处OFF(未被选定)状态。位线BL1以例如从2.4至7伏的增加电压电平施以脉冲。如果SW3处于OFF状态且BL1被施以脉冲，则NV NT开关系被编程至数个ON电阻RON状态之一，故多个电阻状态可在NV NT开关SW3中读取。编程操作类似于以上关于多电平NRAM存储器(其将多个电阻状态储存于每一NV NT开关)所述的编程操作。

在操作时，作为参考示意性NFlash存储器2300的示例，如果要擦除代表性开关SW3的状态，则位线BL1和参考线REF之间的所有串联FET器件被导通为ON，除了FET TR3仍保持处于OFF(未被选定)状态。位线BL1如以上关于NRAM存储器阵列所述以增加电压电平施以脉冲。如果SW3处于ON状态且BL1被施以脉冲，则NV NT开关被擦除至较高的ON电阻R_ON状态值或至OFF状态R_OFF。擦除操作类似于以上关于多电平NRAM存储器(其将多个电阻状态储存于每一NV NT开关)所述的擦除操作。

图24示出对应于示意性NFlash存储器2300的平面图2400，其NAND子阵列2410的平面图对应于NAND子阵列2310的示意性表示，且NAND子阵列2420的平面图对应于NAND子阵列2320的示意性表示。图24包括经图案化的纳米结构12440、经图案化的纳米结构22441、侧壁隔离片2442、多晶硅或金属WL与栅极区域2444、触点2446、多晶硅或金属区域2448和触点2450。图25示出NAND子阵列2410的截面图2500。结合柱栓通孔(stud via)2510的经图案化的纳米结构12540和经图案化的纳米结构22541将每一纳米结构的区域连接至对应的FET扩散并限定NV NT开关长度(宽度由蚀刻操作限定)。在特定实施例中，NAND子阵列2410沉积于p衬底2520上。可使用各种制造方法以将NV NT开关形成于对应的FET之上。

作为示例，并联的SW3和TR3形成代表性的基于NV NT开关的单元，其对应于图21所示的并联电路2100。一对柱栓通孔2510(被邻近的基于NV开关的单元所共享)限定NV NT开关长度大小和用于代性表开关SW3的接触区域，并形成至下面的FET TR3的对应N+扩散的电连接。

NFlash存储器在对应于NRAM存储器的操作中被擦除、编程、和读取。一旦构成位线至NV NT开关和NV NT开关至参考线路径的所有串联晶体管被形成，且并联选定NV NT开关的FET被截止为OFF，则擦除、编程、和读取操作对应于用来编程如上所述NRAM中的NV NT开关的操作。

包括电阻器和电容器的非易失性纳米管可编程阻抗网络

分别在图21和图22示出的可编程的非易失性多电阻状态并联电路2100和可编程的非易失性多电阻状态串联/并联电路2200允许电阻器和电容器的电子控制的(调谐的)模拟网络形成。在操作上，对于NFlash存储器操作，擦除、编程、和读取用来形成这些电子控制的(调谐的)阻抗网络的单个NV NT开关的状态类似于关于图23、24、25所描述的。

图26A示出电子控制的串联电阻网络2600，其中纳米管串联电阻器网络2620使用类似于以上关于图23A所示的NAND子阵列2310和NAND子阵列2320所述的操作被编程(或擦除)。NV NT开关SW1、SW2、SW3、SW4的电阻值使用以上关于图23所述的编程、擦除、和读取操作的方法来设定并使用电阻器设定和操作模式控制器2610来控制。在NV NT开关电阻设定操作期间(例如编程和擦除)，端子RT1和公共节点2630间的FETTRS1A被截止为OFF，以致于无法干扰会连接至端子RT1的电路。同样，端子RT2和公共节点2640间的FET TRS2A被截止为OFF，以致于无法干扰会连接至端子RT2的电路。接着，FET TRS1B和TRS2B被导通为ON。FET TRS1B和TRS2B分别对应于图23A的FET TRS1和TRS2。电阻器设定和操作模式控制器2610接着施加对应于位线BL1脉冲的电压脉冲和参考线电压REF，如以上关于图23A所述的操作。单个NV NT开关(例如代表开关S3)被选择，如以上关于图23A所述的操作。在NV NT开关SW1、SW2、SW3、SW4的每一个的电阻状态被设定之后，接着电阻器设定和操作模式控制器2610将FET TRS1B、TRS2B、TR1、TR2、TR3、TR4截止为OFF并激活(导通)分别将端子RT1和RT2电连接至公共触点2630和2640的FETTRS1A和TRS1B。

电子控制的串联电阻网络2600可被用来设定纳米管串联电阻器等效电路2620，以在工厂或在制造期间或之后、或在运送后现场地最优化电路功能，或在电子元件使用年限期间调整。同样，可在电阻元件的使用年限期间的任何时间改变或修改功能。

图26B示出串联电阻器等效电路2650，包括对应于纳米管串联电阻器等效电路2620的纳米管串联电阻器等效电路2620’和分别对应于公共端子2630和2640的端子2630’和2640’。在操作时，在此示例中，单个电阻器两端的电压应不超过2.5伏以防止编程干扰(program-disturb)。

图27示出基于纳米管的电子调谐的芯片上电压调节器2700，其使用电子控制的串联电阻网络2705(以产生参考电压VREF)和芯片上电压调节器2750(以设定和控制节点2790上的V_{ON-CHIP VOLTAGE}(V_{芯片上电压})等于V_REF)来形成。V_{ON-CHIP VOLTAG}E被用作芯片上电源并被分配至多个芯片上电路。输出电压V_REF通过使用NV NT开关电阻值的比率(V_REF＝[(V_SW1+V_SW2)/(V_SW1+V_SW2+V_SW3+V_SW4)])V_PS来降低电源电压V_PP而产生且可在大范围的电压中调整。电子调谐的芯片上电压调节器2700与图26A所示的电子控制的串联电阻网络2600的操作类似，其纳米管串联电阻器网络2720对应于纳米管串联电阻器网络2620且公共触点2730对应于公共触点2630。然而，FET TRS1A和TRS1B已被去除；公共节点2730被直接连接至接地。同样，NFET TRS2A已由PFET TRSX代替，以防止在选择晶体管中发生阈值电压降。

芯片上电压调节器2750类似于半导体行业中所使用的芯片上电压调节器。差分放大器2760操作在以上Baker等人.的参考文献中描述。大PFET2780控制节点2790上的输出电压和电流，且反馈反相器2770提供用以供差分放大器2760控制输出电压2790约等于V_REF的手段(如行业中所众所周知的)。

图27示出由纳米管串联电阻器网络2620所产生的一参考电压V_REF。然而，也可通过分接(tapping)FET TR1和TR2间的共享节点来产生两个附加参考电压。这两个附加参考电压中的每一个可被耦合至其它芯片上电压调节器(未示出)(类似于电压调节器2750)，以产生总共三个不同的V_{ON-CHIP VOLTAGE}值。

电子控制的串联电阻网络2600及其应用至基于纳米管的电子调谐的芯片上电压调节器2700(分别关于图26和27所述)是基于各自具有多个电阻状态的多个NV NT开关的许多模拟网络中的一个示例。可构想基于各自具有多个电阻状态的多个NV NT开关的网络的其它示例。图28A示出由分别在图21和22显示的并联电路2100和串联/并联电路2200的组合所形成的电子控制的串联/并联电阻网络2800。如图28A所示，串联和并联FET在串联/并联网络中是需要的，以有效地隔离单个NV NT开关。电阻器设定和操作模式控制器2810以类似于电阻器设定和操作模式控制器2610的方式操作，除了附加输出在编程和擦除操作期间将串联FET导通为ON和截止为OFF。FET TRS1B和TRS2B供应电压脉冲以进行擦除、编程、和读取操作，如以上关于图26A所述的。在此示例中，公共节点2830被直接耦合至端子RT1’而公共节点2840被直接耦合至端子RT2’。然而，如果其它电路会在例如编程期间受影响，则可使用串联去耦FET，如图26A所示。

纳米管串联/并联电阻器网络2820中的单个NV NT开关使用类似于以上关于图26A所述的操作方法而被擦除、编程、和读出。作为示例，NV NT开关SW3可通过将FETTR1、TR3’导通为ON并将FET TR2’、TR3、TR4’截止为OFF并将电压脉冲施加于公共节点2830和2840之间而被选择和调谐至数个电阻状态中的一个。作为另一示例，NV NT开关SW2可通过将FET TR1、TR2’导通为ON并将FET TR2、TR3’截止为OFF并将电压脉冲施加于公共节点2830和2840之间而被选择和调谐至数个电阻状态中的一个。所使用的电压脉冲类似于图26A、23A、18中所述。

在完成单个开关的编程或擦除之后，接着在操作时，所有串联FET皆被导通为ON，而所有并联FET皆被截止为OFF。

图28B示出包括对应于纳米管串联/并联电阻器网络2820的纳米管串联/并联电阻器等效电路2820’和分别对应于公共端子2830和2840的端子2830’和2840’的串联/并联电阻器等效电路2850。在操作时，在此示例中，单个电阻器两端的电压应不超过2.5伏以防止编程干扰。

图28A所示的电子控制的串联/并联电阻网络2800可被改变成图29A所示的电子控制的电阻/电容器网络2900。如图29A所示，分别在图21和22示出的并联电路2100和串联/并联电路2200被串联使用，而电容器被并联使用。电阻器设定和操作模式控制器2910以类似于电阻器设定和操作模式控制器2810的方式操作。FET TRS 1B和TRS2B供应电压脉冲以进行擦除、编程、和读取操作，如以上关于图28A所述的。在此示例中，公共节点2930被直接耦合至端子RCT1而公共节点2940被直接耦合至端子RCT2。然而，如果其它电路会在例如编程期间受影响，则可使用串联去耦FET，如图26A所示。

纳米管串联/并联电阻器网络2920中的单个NV NT开关使用类似于以上关于图26A和图28A所述的操作方法而被擦除、编程、和读出。作为示例，NV NT开关SW2可通过将FET TR1、TR2’导通为ON和将FET TR2截止为OFF并将电压脉冲施加于公共节点2830和2840之间而被选择和调谐至数个电阻状态中的一个。所使用的电压脉冲类似于图28A、26A、23A、18中所述。

在完成单个开关的编程或擦除之后，接着在操作时，所有串联FET皆被导通为ON，而所有并联FET皆被截止为OFF。

图29B示出包括对应于纳米管串联/并联电阻器网络2920的纳米管串联/并联电阻器等效电路2920’和分别对应于公共端子2930和2940的端子2930’和2940’的串联/并联电阻器/电容器等效电路2950。在操作时，在此示例中，单个电阻器两端的电压应不超过2.5伏以防止编程干扰。

调整电阻值R_SW1和R_SW2导致在大范围的值中调谐RC时间常数。同样，如果R_SW1和R_SW2被编程成相对较低电阻值，则对于具有上升和下降次数大于RC时间常数的波形而言，电容器C1、C2、C3可显现为一个电容器C＝C1+C2+C3。其它变体也是可能的。

所纳入的专利参考文献

下列公共拥有的专利文献(此处称为“所纳入的专利参考文献”)描述用以制造纳米管元件(纳米管结构制品和开关)的各种技术(例如制造和图案化纳米管结构)，且被全部结合于此作为参考：

Electromechanical Memory Array Using Nanotube Ribbons and Methodfor Making Same(美国专利申请No.09/915,093，目前的美国专利No.6,919,592)，申请日为2001年7月25日；

Electromechanical Memory Having Cell Selection Circuitry ConstructedWith Nanotube Technology(美国专利申请No.09/915,173，目前的美国专利No.6,643,165)，申请日为2001年7月25日；

Hybrid Circuit Having Nanotube Electromechanical Memory(美国专利申请No.09/915,095，目前的美国专利No.6,574,130)，申请日为2001年7月25日；

Electromechanical Three-Trace Junction Devices(美国专利申请No.10/033,323，目前的美国专利No.6,911,682)，申请日为2001年12月28日；

Methods of Making Electromechanical Three-Trace Junction Devices(美国专利申请No.10/033,032，目前的美国专利No.6,784,028)，申请日为2001年12月28日；

Nanotube Films and Articles(美国专利申请No.10/128,118，目前的美国专利No.6,706,402)，申请日为2002年4月23日；

Methods of Nanotube Films and Articles(美国专利申请No.10/128,117，目前的美国专利No.6,835,591)，申请日为2002年4月23日；

Methods of Making Carbon Nanotube Films，Layers，Fabrics，Ribbons，Elements and Articles(美国专利申请No.10/341,005)，申请日为2003年1月13日；

Methods of Using Thin Metal Layers to Make Carbon Nanotube Films，Layers，Fabrics，Ribbons，Elements and Articles(美国专利申请No.10/341,055)，申请日为2003年1月13日；

Methods of Using Pre-formed Nanotubes to Make Carbon Nanotube Films，Layers，Fabrics，Ribbons，Elements and Articles(美国专利申请No.10/341,054)，申请日为2003年1月13日；

Carbon Nanotube Films，Layers，Fabrics，Ribbons，Elements and Articles(美国专利申请No.10/341,130)，申请日为2003年1月13日；

Non-volatile Electromechanical Field Effect Devices and Circuits usingSame and Methods ofForming Same(美国专利申请No.10/864,186，美国专利公开No.2005/0062035)，申请日为2004年6月9日；

Devices Having Horizontally-Disposed Nanofabric Articles and Methodsof Making the Same(美国专利申请No.10/776,059)，申请日为2004年2月11日；

Devices Having Vertically-Disposed Nanofabric Articles and Methods ofMaking the Same(美国专利申请No.10/776,572，目前的美国专利No.6,924,538)，申请日为2004年2月11日；和

Patterned Nanoscopic Articles and Methods of Making the Same(美国专利申请No.10/936,119，美国专利公开No.2005/0128788)。

本发明可在不偏离其精神或本质特性的情况下，以其它特定形式加以体现。本实施例因而视为例示性而非限制性的关系。

Claims (17)

1.一种非易失性闩锁电路，包括：

至少一个输入端，能够输入逻辑状态；

输出端，能够输出逻辑状态；

纳米管开关元件，包括设置于两个导电触点之间的纳米管结构制品，所述纳米管结构制品电连接所述两个导电触点，其中所述纳米管开关元件能够在相对较低电阻状态与相对较高电阻状态之间切换，其中所述纳米管开关元件能够非易失性地保持在所述相对较低或所述相对较高电阻状态；

易失性闩锁电路，包括电气地设置于所述输入端与所述纳米管开关元件之间的至少一个半导体元件，所述半导体元件能够接收及易失性地储存逻辑状态，所述逻辑状态输入至所述输入端；

其中当所述纳米管开关元件处于所述相对较低电阻状态时，所述易失性闩锁电路保持第一逻辑状态并在所述输出端输出所述第一逻辑状态，且其中当所述纳米管开关元件处于所述相对较高电阻状态时，所述易失性闩锁电路保持第二逻辑状态，所述第二逻辑状态在所述输出端输出。

2.如权利要求1所述的非易失性闩锁电路，其特征在于，所述电子闩锁电路包括反相器电路，所述反相器电路包括多个场效应晶体管。

3.如权利要求1所述的非易失性闩锁电路，其特征在于，所述纳米管开关元件能够在所述相对较低电阻状态与所述相对较高电阻状态之间切换数次。

4.如权利要求1所述的非易失性闩锁电路，其特征在于，所述电子闩锁电路将所述纳米管开关元件的所述相对较低电阻状态转换至相对较高的电压电平，其对应于在所述输出端输出的所述第一逻辑状态，且其中所述电子闩锁电路将所述纳米管开关元件的所述相对较高电阻状态转换至相对较低的电压电平，其对应于在所述输出端输出的所述第二逻辑状态。

5.如权利要求1所述的非易失性闩锁电路，进一步电连接存储单元，其中当所述非易失性闩锁电路输出所述第一逻辑状态时，所述存储单元是有效的，且其中当所述非易失性闩锁电路输出所述第二逻辑状态时，所述存储单元是无效的。

6.如权利要求5所述的非易失性闩锁电路，其特征在于，所述非易失性闩锁电路包括用于所述存储单元的冗余电路，且能够在所述存储单元为不可用时旁路所述存储单元。

7.如权利要求5所述的非易失性闩锁电路，其特征在于，旁路所述存储单元包括校正差错。

8.如权利要求1所述的非易失性闩锁电路，进一步电连接存储单元，所述存储单元能够储存第一与第二存储器状态，其中所述第一存储器状态被输入至所述输入端作为第一逻辑状态，且通过所述非易失性闩锁电路而被非易失性地保持及输出为所述第一逻辑状态，且其中所述第二存储器状态被输入至所述输入端作为第二逻辑状态，且通过所述非易失性闩锁电路而被非易失性地保持及输出为所述第二逻辑状态。

9.如权利要求8所述的非易失性闩锁电路，其特征在于，所述非易失性闩锁电路包括用于所述存储单元的冗余电路，且能够非易失性地保持分别对应于所述第一及所述第二存储器状态的所述第一及第二逻辑状态。

10.如权利要求8所述的非易失性闩锁电路，其特征在于，所述存储单元包括NRAM阵列中的一单元。

11.如权利要求9所述的非易失性闩锁电路，其特征在于，非易失性地保持所述第一及第二逻辑状态之一包括：校正所述存储单元中的差错。

12.如权利要求1所述的非易失性闩锁电路，进一步电连接存储器电路，其中在所述输入端输入的电刺激包括随时间变化的电刺激，其中在所述输出端输出的电刺激包括随时间变化的电刺激，且其中通过在所述输入端及所述输出端的所述随时间变化的电刺激之间产生可控制的延迟，所述非易失性闩锁电路控制所述存储器电路的操作。

13.如权利要求12所述的非易失性闩锁电路，其特征在于，产生可控制的延迟包括：提供具有实质选定的上升时间及实质选定的下降时间的实质双模信号。

14.如权利要求1所述的非易失性闩锁电路，其特征在于，所述纳米管开关元件包括可编程一次的熔丝，所述可编程一次的熔丝能够仅从所述相对较低电阻状态切换至所述相对较高电阻状态。

15.如权利要求14所述的非易失性闩锁电路，其特征在于，所述可编程一次的熔丝更包括设置于所述纳米管结构制品之上的绝缘体材料。

16.如权利要求15所述的非易失性闩锁电路，其特征在于，所述纳米管结构制品被暴露于由所述绝缘体材料中的开口所限定的一部分中，且其中所述可编程一次的熔丝能够通过激光烧蚀从所述相对较低电阻状态切换至所述相对较高电阻状态。

17.如权利要求1所述的非易失性闩锁电路，其特征在于，所述纳米管开关元件包括可编程一次的熔丝，所述可编程一次的熔丝能够从截止状态切换至导通状态。

Images