CN101529568A - 制造双极晶体管的方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 7
- 238000000034 method Methods 0.000 claims abstract description 35
- 238000002955 isolation Methods 0.000 claims abstract description 7
- 239000010410 layer Substances 0.000 claims description 132
- 239000011241 protective layer Substances 0.000 claims description 13
- 239000004065 semiconductor Substances 0.000 claims description 13
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 11
- 229910052710 silicon Inorganic materials 0.000 claims description 11
- 239000010703 silicon Substances 0.000 claims description 11
- 230000008021 deposition Effects 0.000 claims description 9
- 230000004888 barrier function Effects 0.000 claims description 8
- 238000005260 corrosion Methods 0.000 claims description 8
- 230000007797 corrosion Effects 0.000 claims description 8
- 239000000758 substrate Substances 0.000 claims description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 7
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 6
- 229920005591 polysilicon Polymers 0.000 claims description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 6
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 5
- 238000003475 lamination Methods 0.000 claims description 5
- 229910045601 alloy Inorganic materials 0.000 claims description 3
- 239000000956 alloy Substances 0.000 claims description 3
- 230000015572 biosynthetic process Effects 0.000 claims description 3
- 125000006850 spacer group Chemical group 0.000 claims description 3
- 238000011049 filling Methods 0.000 claims description 2
- 239000011810 insulating material Substances 0.000 claims 3
- 230000000694 effects Effects 0.000 abstract description 10
- 230000005684 electric field Effects 0.000 abstract description 7
- 238000009826 distribution Methods 0.000 abstract description 6
- 230000015556 catabolic process Effects 0.000 abstract description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 10
- 238000005192 partition Methods 0.000 description 6
- 238000005530 etching Methods 0.000 description 5
- 238000001259 photo etching Methods 0.000 description 5
- 235000012239 silicon dioxide Nutrition 0.000 description 5
- 239000000377 silicon dioxide Substances 0.000 description 5
- 229910004298 SiO 2 Inorganic materials 0.000 description 4
- 150000004767 nitrides Chemical class 0.000 description 4
- 238000013461 design Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 238000012545 processing Methods 0.000 description 3
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 238000004151 rapid thermal annealing Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000000280 densification Methods 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 150000002148 esters Chemical class 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 238000012797 qualification Methods 0.000 description 1
- RMAQACBXLXPBSY-UHFFFAOYSA-N silicic acid Chemical compound O[Si](O)(O)O RMAQACBXLXPBSY-UHFFFAOYSA-N 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 238000009279 wet oxidation reaction Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/737—Hetero-junction transistors
- H01L29/7371—Vertical transistors
- H01L29/7378—Vertical transistors comprising lattice mismatched active layers, e.g. SiGe strained layer transistors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/402—Field plates
- H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66242—Heterojunction transistors [HBT]
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- Engineering & Computer Science (AREA)
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- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Bipolar Transistors (AREA)
Abstract
本发明提供了制造双极晶体管的较简单的替代方法，所述双极晶体管包括与集电极区(21)相邻的沟槽(7)中的场电极(17)，所述场电极(17)使用降低表面场(Resurf)效应。Resurf效应重新修整集电极区(21)中的电场分布，使得在相同的集电极基极击穿电压下，集电极区(21)的掺杂浓度可以有效地提高，从而获得了减小的集电极电阻以及提高的双极晶体管速度。本方法包括在第一基极层(4)中形成基极窗口(6)从而暴露集电极区(21)的顶表面以及部分隔离区(3)的步骤。通过移除隔离区(3)的暴露部分来形成沟槽(7)，然后在沟槽(7)的表面上形成绝缘层(9，10)。在绝缘层(10)上形成第二基极层(13)，从而形成场电极(17)；在集电极区(21)的顶表面上形成第二基极层，从而形成基极区(31)；以及在第一基极层(4)的侧壁上形成第二基极层，从而形成第一基极层(4)、基极区(31)和场电极(17)之间的电连接。在基极区(31)的顶部上形成发射极区(41)，从而形成Resurf双极晶体管。
Description
技术领域
本发明设计制造双极晶体管的方法。
背景技术
双极晶体管对于诸如光数据通信的高频应用以及诸如无线手持应用中的功率放大器模块的RF功率应用非常重要。一般，在RF功率应用中，重要的是使双极晶体管同时具有带有良好高频性能和较高的基极-集电极结击穿电压(BVCB0)来满足耐用性要求，特别是在负载不匹配的状态下。其中，速度和击穿特性折衷受到双极晶体管的集电极区中漂移区的影响。集电极漂移区中更高的掺杂浓度会提高双极晶体管的速度，但会使集电极区与任何其它相邻区域(如基极区)之间的击穿电压降低。
改进速度与击穿特性折衷的一个途径是通过应用降低的表面场(Resurf)效应。在J.Melai等人发表在ISPSD，2004上的“A newSub-Micron 24V SiGe:C Resurf HBT”中，公开了Resurf效应包括在反向偏置的条件下集电极漂移区中的电场分布的重新修整，以形成降低了的最大电场的更均匀的电场分布。从而提高了双极晶体管的BVCB0，或者在相同BVCB0的情况下可以有效提高集电极区的掺杂浓度，从而获得降低的集电极电阻以及提高的双极晶体管的速度。在双极晶体管中实现Resurf效应的一种方法是添加通过电介质层与集电极漂移区电绝缘的场电极(field plate)。通过在场电极上施加适当的电压，集电极漂移区的电场被重新修整为更均匀的电场分布。如J.Melai等人发表在ISPSD，2004上的“A new Sub-Micron 24V SiGe:CResurf HBT”所公开的制造带有场电极的双极晶体管的方法，从在半导体衬底中形成子集电极区开始，然后在子集电极区上外延生长集电极漂移区。然后形成标准的浅槽隔离(STI)区，并在集电极漂移区上外延生长基极层。在基极层上沉积硬掩模层并使用光刻法形成图案，从而限定并掩盖将要形成双极晶体管的区域，并且在露出了一部分基极层的硬掩模中形成非固有基极窗口，所述基极窗口与将要形成双极晶体管的区域相邻并且延伸到集电极漂移区的一部分和STI区域的一部分。然后，通过移除暴露的基极层并蚀刻其后暴露的集电极漂移区的部分，直到在沟槽的底部露出子集电极区域，来形成沟槽。沟槽的第一侧壁与双极晶体管的集电极漂移区相邻，沟槽的第二侧壁与STI区域相邻。随后通过TEOS(原硅酸四乙基酯)的沉积和反蚀刻(etch-back)来在沟槽的第一侧壁和第二侧壁上形成TEOS层。接下来通过沉积、CMP和干蚀刻技术用未掺杂的多晶硅将沟槽填充至基极的水平。然后通过p型多晶硅的沉积、平整和反蚀刻来形成非固有基极触点，从而部分地填充了非固有基极窗口并使沟槽中的未掺杂的多晶硅与基极层电接触。在移除硬掩模之后，使用沉积和光刻等处理步骤等在集电极漂移区上延伸的基极层的一部分上形成发射极区。
发明内容
本发明的一个目的是提供利用Resurf效应来制造双极晶体管的较简单的替代方法。本发明由独立权利要求限定。有利的实施例由从属权利要求限定。
根据本发明制造双极晶体管的方法包括如下步骤：
-在半导体衬底上提供由第一半导体材料构成的集电极区，所述集电极区为第一导电类型并且与隔离区相邻；
-在集电极区和隔离区上形成由第二半导体材料构成的第一基极层，所述第一基极层为与第一导电类型相反的第二导电类型；
-在第一基极层中形成具有底表面和侧壁的基极窗口，所述底表面暴露集电极区的顶表面和隔离区的一部分，所述侧壁暴露第一基极层的侧壁；
-通过移除被基极窗口暴露的隔离区的部分来形成沟槽，所述沟槽与集电极区和隔离区的剩余部分相邻；
-在沟槽的表面上形成绝缘层；
-在第一基极层的侧壁上、绝缘层上以及集电极区的顶表面上形成由第二导电类型的第三半导体材料构成的第二基极层，从而在沟槽中形成场电极并且形成在集电极区上延伸的基极区，其中第一基极层与场电极和基极区具有电连接；以及
-在基极窗口中的基极区的顶部形成第一导电类型的发射极区。由于基极区和场电极是在一个处理步骤中同步形成的，这样就通过较简单的替代方法形成了Resurf双极晶体管。
在根据本发明的方法的一个实施例中，形成发射极区的步骤还包括如下步骤：
-在基极窗口的侧壁上延伸的第二基极层的一部分上形成内部隔片，其中所述基极窗口暴露了在集电极区上延伸的基极区的一部分；
-沉积并平整发射极层，所述发射极层是第一导电类型的第四半导体材料，从而用发射极层填充了基极窗口的剩余部分；以及
-使掺杂物从发射极层扩散以形成发射极区。
此方法少应用一个光刻步骤，这是因为仅在形成基极窗口时需要光刻步骤，而在发射极区形成图案的处理已经在沉积和平整时完成，因此不需要光刻。
在根据本发明的方法的一个实施例中，通过在形成发射极区的步骤之后形成第一基极层的图案，来形成CMOS器件的栅极电极。这样，就可以获得一种组合制造Resurf双极晶体管和CMOS器件的简单方法，原因在于第一基极层和栅极可以使用相同的层。
附图说明
现在将参照附图对本发明的这些及其它方面进行阐述和说明，在附图中：
图1至图11是根据本发明的制造双极晶体管的方法的实施例的示意剖视图。
这些附图未按比例绘制。在附图中，一般用相同的参考标号来表示相同的元件。
具体实施方式
图1示出在半导体衬底1(在此情况下包括n型掺杂硅)上提供隔离区3、集电极区21和集电极接触区22的示意剖视图。例如，该隔离区3由浅槽隔离(STI)技术制造，并且在这种情况下包括二氧化硅。在集电极区21上提供阻蚀层2，所述阻蚀层在这种情况下包括热生长的二氧化硅。集电极区21和集电极接触区22在此情况下都包括n型掺杂的硅，其中集电极接触区22具有比衬底1和集电极区21更高的掺杂水平，以使集电极接触区22的顶表面和衬底1之间的串联电阻降低。此外，在隔离区3、集电极区21和集电极接触区22上提供第一基极层4(在此情况下包括p型掺杂的多晶硅)和保护层5(在此情况下包括氮化硅)。通过标准的光刻和蚀刻技术来提供基极窗口6，其在保护层5和第一基极层4中限定一个开口并且暴露了阻蚀层2的一部分，所述部分延伸到集电极区21以及与集电极区21相邻的隔离区3的一部分上。注意，基极窗口6限定了将要制造Resurf双极晶体管的区域。还应注意，通过在形成基极窗口6时使得隔离区3不被基极窗口6暴露，或者在另一种情况下通过省略隔离区3，可以形成标准的双极晶体管(于是其不展示出Resurf效应)。这样，该处理使得可以通过适当的基极窗口6和/或隔离区3的版图设计来同时形成Resurf双极晶体管和标准双极晶体管。
应用干蚀刻法来移除阻蚀层2以及被基极窗口6暴露的隔离区3的部分。相对集电极区21的硅来选择性地移除二氧化硅，例如用40∶1的选择比例，在这种情况下从隔离区3移除400nm的二氧化硅导致从集电极区21移除10nm的硅。通过这种方式来形成围绕集电极区21的沟槽7，如图2所示。
图3-图7表示在沟槽7中形成隔离叠层。沉积例如由二氧化硅构成的第一电介质层9，(例如由氮化硅构成的)第二电介质层10覆盖集电极区21、沟槽7以及第一基极层4和保护层5的暴露部分，如图3所示。另一种方案是，热生长第一电介质层9，该层并不呈现在例如由氮化硅构成的保护层5上，这是因为第二电介质层10(由与保护层5相同的材料构成)将会与保护层5合并。
沉积第三电介质层11以填充沟槽7和基极窗口6，并且延伸到第二电介质层10上。应用CMP(化学机械平整)步骤来平整第三电介质层11，如图4所示。例如可以使用非严格定时的CMP步骤，该非严格定时的CMP步骤在暴露第二电介质层10之前停止。
使用例如湿二氧化硅蚀刻法来蚀刻第三电介质层11，直到第二电介质层10在集电极区21顶表面上延伸的部分暴露为止，如图5所示。
使用例如湿二氧化硅蚀刻法来移除第二电介质层10的暴露部分，从而暴露第一电介质层9的在集电极区21的顶表面上延伸的部分，并且暴露第一电介质层9在第一基极层4和保护层5上延伸的部分，如图6所示。
使用例如湿二氧化硅蚀刻法来完全移除第三电介质层11和第一电介质层9的暴露部分，结果是沟槽7的侧壁和底部被包括第一电介质层9和第二电介质层10在内的绝缘层叠层所覆盖，如图7所示。
如图8所示，应用外延生长步骤来形成第二基极层13。第二基极层13延伸到沟槽7中的第二电介质层10上，从而形成场电极17。此外，第二基极层13还延伸到集电极区21的顶表面上来形成基极区31，并且第二基极层13还延伸到第一基极层4和保护层5的侧壁上。第二基极层13例如包括未掺杂硅层、SiGe:C层和p型掺杂硅层所组成的叠层，该叠层包括例如10nm厚的未掺杂硅层、25nm至35nm厚的SiGe:C层(其中包括：20at％的Ge、包含在顶表面以下3nm处的5nm宽的浓度为5.1019at/cm3的硼尖峰(spike)掺杂的0.2at％的C)、以及50nm至100nm厚的p型掺杂硅层。沟槽7不必如图8至图11所建议的那样完全由第二基极层13填充。只要该方法的结果是场电极17延伸至沟槽7中的第二电介质层10上，就能在集电极区21中使用Resurf效应。场电极17对集电极区21中的电场分布进行了重新修整，使得在相同的集电极-基极击穿电压下，集电极区21的掺杂浓度能够有效增加，从而降低了集电极电阻并进而提高了双极晶体管的速度。注意，第二基极层13的延伸到集电极区21的顶表面上的部分是单晶体，第二基极层13的其余部分为多晶体，这是因为第二基极层13是外延生长的。此外，注意场电极17电连接至基极区31，并且基极区31电连接至第一基极层4。
通过例如标准隔片处理形成内部隔片，所述标准隔片处理包括在第二基极层13上沉积第一TEOS隔片层16、隔片氮化物层15和第二TEOS隔片层14，其厚度例如分别为10nm、25nm和200nm。使用例如湿氧化处理来使第二TEOS隔片层14致密，并且应用TEOS隔片蚀刻来移除第二TEOS隔片层14的一部分，直到暴露延伸到基极区31上的隔片氮化物层15的一部分。使用例如湿氮化硅蚀刻法来移除隔片氮化物层15的暴露部分，从而暴露出第一TEOS隔片层16的延伸到基极区31上的部分。使用例如湿二氧化硅蚀刻法来移除第一TEOS隔片层16的暴露部分，从而暴露基极区31的一部分，如图9所示。注意，延伸至第二基极层13的顶表面上的第二TEOS隔片层14、隔片氮化物层15以及第二TEOS隔片层16的部分也被移除。
沉积例如包含450nm厚的n型掺杂多晶硅的发射极层42。作为扩散步骤(如快速热退火(RTA)步骤)的结果，通过使n型掺杂物向外扩散出发射极层41而进入相邻的基极区31，在邻近基极区31的顶表面的区域中形成发射极区41。应用多重CMP步骤来平整并移除发射极层42直到露出保护层5，如图10所示。多重CMP步骤还移除第二基极层13的延伸到保护层5的顶表面上的部分。
通过应用例如湿氮化硅蚀刻法(使用例如H3PO4)来移除暴露的保护层5。应用标准的光刻和蚀刻步骤来在第一基极层4中形成图案。在该方法是BiCMOS处理(其中在一个处理中制造双极晶体管和CMOS器件)的一部分的情况下，此制图步骤同时制成CMOS器件的栅极电极图案。在这种情况下，第二基极层13是用作CMOS器件的栅极电极的同一层，其包括例如n型掺杂的多晶硅。此外，可以在BiCMOS处理中使用CMOS注入，以改善双极晶体管的性能。对双极晶体管进一步的处理包括例如对暴露的硅区域(例如集电极接触区22的一部分、第二基极层4的一部分以及发射极层22的一部分)进行硅化处理(silicidation)。形成例如钨的触点来提供与双极晶体管的电连接，所述触点包括集电极接触区22上的集电极触点53、第二基极层4上的基极触点52以及发射极层42上的发射极触点51。
概括来说，本发明提供了制造双极晶体管的较简单的替代方法，所述双极晶体管包括与集电极区21相邻的沟槽7中的场电极17，所述场电极17使用降低表面场(Resurf)效应。Resurf效应重新修整集电极区21中的电场分布，使得在相同的集电极基极击穿电压下，集电极区21的掺杂浓度可以有效地提高，从而获得了减小的集电极电阻以及提高的双极晶体管速度。本方法包括在第一基极层4中形成基极窗口6从而暴露集电极区21的顶表面以及隔离区3的一部分的步骤。通过移除隔离区3的暴露部分来形成沟槽7，然后在沟槽7的表面上形成绝缘层9和10。在绝缘层10上形成第二基极层13，从而形成场电极17；在集电极区21的顶表面上形成第二基极层13，从而形成基极区31；以及在第一基极层4的侧壁上形成第二基极层13，从而形成第一基极层4、基极区31和场电极17之间的电连接。在基极区31的顶部上形成发射极区41，从而形成Resurf双极晶体管。
应当注意，上述实施例是对本发明的例示而非限定，本领域的技术人员将能够在不偏离权利要求范围的前提下设计很多替代实施例。在权利要求中，任何置于括号中的参考标号都不应理解为对权利要求的限定。词语“包括”并不排除权利要求中列出的元素或步骤以外的元素或步骤的存在。元素前的词语“一个”并不排除多个该元素的存在。
Claims (10)
1.一种在半导体衬底(1)上制造双极晶体管的方法，包括如下步骤：
-在半导体衬底(1)上提供由第一半导体材料构成的集电极区(21)，所述集电极区(21)为第一导电类型并且与隔离区(3)相邻；
-在集电极区(21)和隔离区(3)上形成由第二半导体材料构成的第一基极层(4)，所述第一基极层(4)为与第一导电类型相反的第二导电类型；
-在第一基极层(4)中形成具有底表面和侧壁的基极窗口(6)，所述底表面使得集电极区(21)的顶表面和隔离区(3)的一部分暴露出来，所述侧壁使得第一基极层(4)的侧壁暴露出来；
-通过移除被基极窗口(6)暴露的隔离区(3)的部分来形成沟槽(7)，所述沟槽(7)与集电极区(21)和隔离区(3)的剩余部分相邻；
-在沟槽(7)的表面上形成绝缘层(10)；
-在第一基极层(4)的侧壁上、绝缘层(10)上以及集电极区(21)的顶表面上形成由第二导电类型的第三半导体材料构成的第二基极层(13)，从而在沟槽(7)中形成场电极(17)并且形成在集电极区(21)上延伸的基极区(31)，其中第一基极层(4)与场电极(17)和基极区(31)具有电连接；以及
-在基极窗口(6)中的基极区(31)的顶部形成第一导电类型的发射极区(41)。
2.如权利要求1所述的方法，其中形成发射极区(41)的步骤还包括如下步骤：
-在基极窗口(6)的侧壁上延伸的第二基极层(13)的一部分上形成内部隔片，其中所述基极窗口(6)使得在集电极区(21)上的基极区(31)的一部分暴露出来；
-沉积并平整发射极层(42)，所述发射极层由第一导电类型的第四半导体材料构成，从而用发射极层(42)填充了基极窗口(6)的剩余部分；以及
-使掺杂物从发射极层扩散以形成发射极区(41)。
3.如权利要求1所述的方法，其中在形成发射极区(41)的步骤之后，通过在第一基极层(4)形成图案来形成CMOS器件的栅极电极。
4.如权利要求1所述的方法，其中在形成发射极区(41)的步骤之后形成CMOS器件的源极区和漏极区。
5.如权利要求1所述的方法，其中在沟槽(7)的表面上形成绝缘层(10)的步骤包括如下步骤：
-在第一基极层(4)、沟槽(7)和集电极区(21)的暴露表面上沉积第一绝缘材料的第一电介质层(9)；
-在第一电介质层(9)上沉积第二绝缘材料的第二电介质层(10)；
-使用由第一绝缘材料构成的第三电介质层(11)来填充沟槽(7)；
-移除第二电介质层(10)在集电极区(21)的顶表面上延伸的部分；以及
-移除在集电极区(21)的顶表面上延伸的第三电介质层(11)以及第一电介质层(9)的一部分。
6.如权利要求1所述的方法，还包括如下步骤：
-在提供集电极区(21)的步骤中，在集电极区(21)上提供阻蚀层(2)；
-在形成第一基极层(4)的步骤中，在阻蚀层(2)上形成第一基极层(4)；
-在形成基极窗口(6)的步骤中，使阻蚀层(2)在集电极区(21)的顶表面上延伸的部分暴露；以及
-在形成沟槽(7)的步骤中，移除阻蚀层(2)。
7.如权利要求1所述的方法，该方法还包括，提供集电极区(21)的步骤中的提供集电极接触区(22)的步骤，其中隔离区(3)横向隔离集电极接触区(22)和集电极区(21)，并且其中集电极接触区(22)通过衬底(1)与集电极区(21)电连接。
8.如权利要求1所述的方法，其中第一基极层(4)包括多晶硅基极层(4)和电介质保护层(5)的叠层。
9.如权利要求8所述的方法，其中电介质保护层(5)包括氮化硅。
10.如权利要求1所述的方法，其中形成第二基极层(13)的步骤包括外延生长第一硅层、SiGe:C层和第二硅层。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP06300911 | 2006-08-31 | ||
| EP06300911.2 | 2006-08-31 | ||
| PCT/IB2007/053476 WO2008026175A1 (en) | 2006-08-31 | 2007-08-29 | Method of manufacturing a bipolar transistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN101529568A true CN101529568A (zh) | 2009-09-09 |
| CN101529568B CN101529568B (zh) | 2011-06-22 |
Family
ID=38884689
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN2007800316055A Active CN101529568B (zh) | 2006-08-31 | 2007-08-29 | 制造双极晶体管的方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US8026146B2 (zh) |
| EP (1) | EP2062291B1 (zh) |
| CN (1) | CN101529568B (zh) |
| AT (1) | ATE532211T1 (zh) |
| WO (1) | WO2008026175A1 (zh) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| CN102082172B (zh) * | 2009-11-26 | 2013-04-24 | 上海华虹Nec电子有限公司 | 应用锗硅工艺的多晶三极管及其制作方法 |
| CN106098627A (zh) * | 2015-04-30 | 2016-11-09 | 英飞凌科技股份有限公司 | 带有完全自对准的发射极-硅的BiMOS器件及其制造方法 |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
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| DE102011084642A1 (de) * | 2011-06-24 | 2012-12-27 | IHP GmbH - Innovations for High Performance Micrelectronics/Institut für innovative Mikroelektronik | Vertikaler Bipolartransistor mit lateralem Kollektor-Driftgebiet |
| EP2800127B1 (en) | 2013-05-01 | 2020-07-08 | Nxp B.V. | Method of manufacturing a bipolar transistor, bipolar transistor and integrated circuit |
| US20140347135A1 (en) | 2013-05-23 | 2014-11-27 | Nxp B.V. | Bipolar transistors with control of electric field |
| EP2919272B1 (en) * | 2014-03-12 | 2020-05-27 | Nxp B.V. | Bipolar transistor device and method of fabrication |
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| US11276752B2 (en) * | 2019-08-19 | 2022-03-15 | Stmicroelectronics (Crolles 2) Sas | Method for forming a device comprising a bipolar transistor |
| US11355581B2 (en) | 2019-08-19 | 2022-06-07 | Stmicroelectronics (Crolles 2) Sas | Device comprising a transistor |
| US11804542B2 (en) * | 2021-08-27 | 2023-10-31 | Globalfoundries U.S. Inc. | Annular bipolar transistors |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US7026669B2 (en) | 2004-06-03 | 2006-04-11 | Ranbir Singh | Lateral channel transistor |
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| US7132344B1 (en) * | 2004-12-03 | 2006-11-07 | National Semiconductor Corporation | Super self-aligned BJT with base shorted field plate and method of fabricating |
| US7170083B2 (en) * | 2005-01-07 | 2007-01-30 | International Business Machines Corporation | Bipolar transistor with collector having an epitaxial Si:C region |
-
2007
- 2007-08-29 US US12/439,363 patent/US8026146B2/en active Active
- 2007-08-29 EP EP07826193A patent/EP2062291B1/en active Active
- 2007-08-29 AT AT07826193T patent/ATE532211T1/de active
- 2007-08-29 CN CN2007800316055A patent/CN101529568B/zh active Active
- 2007-08-29 WO PCT/IB2007/053476 patent/WO2008026175A1/en active Application Filing
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Also Published As
| Publication number | Publication date |
|---|---|
| CN101529568B (zh) | 2011-06-22 |
| WO2008026175A1 (en) | 2008-03-06 |
| EP2062291B1 (en) | 2011-11-02 |
| US20100022056A1 (en) | 2010-01-28 |
| EP2062291A1 (en) | 2009-05-27 |
| US8026146B2 (en) | 2011-09-27 |
| ATE532211T1 (de) | 2011-11-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |