CN101524965B - 一种电力机车过电压抑制吸收*** - Google Patents

Abstract

本发明涉及一种电力机车过电压抑制吸收***，该***包括：过电压抑制吸收装置，与所述电力机车核心电气设备并联接于所述电力机车高压互感器的次边绕组上，用于在电力机车过分相时，对因操作产生的过电压进行抑制吸收；过电压抑制吸收***控制装置，与所述过电压抑制吸收装置相连，用于在电力机车过分相时，控制所述过电压抑制吸收装置动作，在机车过完分相区时，切断所述过电压抑制吸收装置。同时，本发明还公开一种电力机车过电压抑制吸收***控制方法。本发明能够较好地解决电力机车的操作过电压问题，保护机车设备、供电***设备不受过电压影响，进一步提高铁路运输安全。

Description

一种电力机车过电压抑制吸收***

技术领域

本发明涉及电力机车领域，特别是涉及一种电力机车过电压抑制吸收***及其控制方法。 

背景技术

随着国民经济的快速发展，电力机车因其具有高效率、低污染等优点，在轨道交通领域被广泛采用，并代表了当代铁路运输的发展方向。电力机车是从接触网上获取电能，由电动机驱动运行的机车。我国电气化铁路采用的是单相工频交流制，其接触网额定电压为单相工频25kV交流电，经机车顶部的受电弓将电能引入机车，每台机车上装有一套把交流电变换成直流电的整流装置，变压整流成直流电后供给牵引电动机。 

在单相工频交流牵引供电***中，电力机车是由单相电供电的，为了平衡电力***三相的复合，电气化铁道的接触网采用分段换相供电。为了防止相间短路，各相间用空气或绝缘物分割，称为电分相。国内接触网上每隔20km～25km就有一段长约30m的供电死区，当机车通过此区时称为过分相。当电力机车即将过分相时，机车需进行分主断操作，关闭辅助机组、断开主断路器等动作，惯性通过无电区后再进行合主断操作，闭合主断路器。在闭合或断开主断路器时，供电***内的工作状态突然改变，在电磁能量相互转换的过渡过程中会形成瞬间的高电压，即为操作过电压。在电力机车运行中，频繁出现操作过电压可能导致机车设备、供电***设备被损坏等严重事故，影响铁路运输，给国家造成一定的经济损失。 

参阅图1，为现有的电力机车供电***图，包括电力机车高压互感器11和电力机车核心电气设备12，电力机车核心电气设备12直接接在电力机车高压互感器11的次边绕组上，来自于接触网的高压交流电经过电力机车高压互感器11转化为机车工作电压，为电力机车核心电气设备12供电。当电力机车过分相区，进行分主断或合主断操作，在断开或闭合主断路器时，由于供电***内工作状态突然改变，将在电力机车高压互感器11的原边绕组侧形成瞬时高电压，致使电力机车高压互感器11次边绕组侧的输出电压的幅值高于 电力机车核心电气设备12工作电压的额定值，经常导致机车电气设备被烧毁、供电***故障等现象，不利于机车的安全运行。 

但是，目前国内外还没有更好的方法解决电力机车的操作过电压问题，解决电力机车的操作过电压问题，保护机车设备、供电***设备不受过电压影响，是进一步提高铁路运输安全的当务之急。 

发明内容

有鉴于此，本发明的主要目的在于提供一种电力机车过电压抑制吸收***及其控制方法，本发明能够较好地解决电力机车的操作过电压问题，保护机车设备、供电***设备不受过电压影响，进一步提高铁路运输安全。 

为实现上述目的，本发明提供了一种电力机车过电压抑制吸收***，该***包括电力机车高压互感器、电力机车核心电气设备，所述电力机车高压互感器用于将高压交流电转换为机车工作电压，为所述电力机车核心电气设备供电，该***还包括： 

过电压抑制吸收装置，与所述电力机车核心电气设备并联接于所述电力机车高压互感器的次边绕组上，用于在电力机车过分相时，对因操作产生的过电压进行抑制吸收； 

过电压抑制吸收***控制装置，与所述过电压抑制吸收装置相连，用于在电力机车过分相时，控制所述过电压抑制吸收装置动作，在机车过完分相区时，切断所述过电压抑制吸收装置； 

所述过电压抑制吸收***控制装置包括：数字量输入处理电路，用于将机车运行时的操作信号转换为逻辑电平信号；逻辑控制电路，用于根据上述逻辑电平信号，在机车过分相时，发出相应的控制脉冲至数字量输出控制电路；数字量输出控制电路，用于对上述控制脉冲进行放大处理，导通MOSFET管，向所述过电压抑制吸收装置发送控制信号，控制所述过电压抑制吸收装置动作； 

其中，所述数字量输入处理电路由8条相同的数字量输入支路组成，其中一条数字量输入支路包括第一二极管、第一电容、第一稳压二极管、第一光电耦合器、及第一施密特触发器； 

所述第一二极管的负极与所述第一稳压二极管的负极接于所述数字量输 入支路正输入端，所述第一二极管的正极与所述第一光电耦合器的第二引脚接于所述数字量输入支路负输入端，所述第一稳压二极管的正极接所述第一光电耦合器的第一引脚，所述第一光电耦合器的第四引脚接电源，第三引脚接所述第一施密特触发器的反相输入端，所述第一施密特触发器的输出端接所述逻辑控制电路，所述第一电容并联于所述第一二极管两端。 

其中，所述数字量输入支路还包括第一电阻，所述第一电阻并联在所述第一电容两端。 

其中，所述数字量输入支路还包括第二电阻、第三电阻、及第二电容； 

所述第二电阻的两端分别连接所述第一光电耦合器的第三引脚与所述第一施密特触发器的反相输入端，所述第三电阻的两端分别连接所述第一光电耦合器的第三引脚和地，所述第二电容的两端分别连接所述第一施密特触发器的反相输入端和地。 

其中，所述数字量输入支路还包括所述第一发光二极管，所述第一发光二极管负极接所述第一施密特触发器的输出端，正极接电源。 

其中，所述数字量输出控制电路由4条相同的数字量输出控制支路组成，其中，一条数字量输出控制支路包括第一施密特触发器、第一电阻、第一三极管、第一二极管、第二电阻、第一脉冲变压器、第一稳压二极管、第一MOSFET管、及第一压敏电阻； 

所述第一施密特触发器的反相输入端接所述逻辑控制电路，输出端接所述第一三极管的基极和所述第一电阻一端，所述第一三极管的发射极接所述第一电阻的另一端和地，所述第一三级管的集电极接所述第一二极管的正极和所述第二电阻一端，所述第一二极管的负极接电源和所述第一脉冲变压器的原边正极，所述第二电阻的另一端接所述第一脉冲变压器的原边负极，所述第一脉冲变压器的次边正极接所述第一稳压管的负极和所述第一MOSFET管的源极，次边负极接所述第一稳压二极管的正极和所述第一MOSFET管的栅极，所述第一压敏电阻接所述第一MOSFET管的漏极和栅极，所述第一MOSFET管的栅极接所述过电压抑制吸收装置。 

其中，所述数字量输出控制支路还包括第一发光二极管，所述第一发光二极管正极连接所述第一施密特触发器的输出端，负极接地。 

其中，所述数字量输出控制支路还包括第三电阻，所述第三电阻的两端分别接所述第一施密特触发器的输出端和所述第一三极管的基极。 

其中，所述数字量输出控制支路还包括第二二极管，所述第二二极管的正极接所述第一MOSFET管的栅极，负极接所述过电压抑制吸收装置。 

其中，所述数字量输出控制支路还包括第四电阻和第一电容，所述第四电阻和所述第一电容并联接在所述第一MOSFET管的源极和栅极间。 

本发明具有如下有益效果： 

本发明在电力机车过电压抑制吸收***中加设过电压抑制吸收装置和过电压抑制吸收***控制装置，过电压抑制吸收***控制装置对过电压抑制吸收装置进行相应的控制，过电压抑制吸收装置在电力机车过分相时，对因操作产生的过电压进行抑制吸收；在机车过完分相区时，切断过电压抑制吸收装置。这样，在机车过分相时，生成的操作过电压被有效的抑制和吸收，避免对机车设备造成损坏。 

相对于现有技术中直接把机车电气核心设备接在电力机车高压互感器的次边绕组上，本发明在机车高压互感器的次边绕组侧加设了过电压抑制吸收装置和过电压抑制吸收***控制装置，在机车过分相产生操作过电压时，通过过电压抑制吸收***控制装置使过电压抑制吸收装置动作，与机车电气核心设备并联于机车高压互感器的次边绕组侧，抑制吸收操作过电压，保护机车核心电气设备安全运行。 

附图说明

图1为现有技术中电力机车供电***图。 

图2为本发明所提供的电力机车过电压抑制吸收***结构图。 

图3为本发明所提供的电力机车过电压抑制吸收***控制装置结构图。 

图4为数字量输入支路电路图。 

图5为逻辑控制电路结构图。 

图6为FPGA-XCF01S配置芯片电路原理图。 

图7为FPGA-XCF01S配置流程图。 

图8为数字量输出控制支路电路图。 

图9为+24V DC电源电路设计图。 

图10为+5V DC电源电路设计图。 

图11为+2.5V DC电源电路设计图。 

图12为+3.3V DC电源电路设计图。 

图13为本发明所提供的电力机车过电压抑制吸收***的控制方法流程图。 

具体实施方式

下面结合附图和具体实施方式对本发明作进一步详细的说明。 

参见附图2，为本发明所提供的电力机车过电压抑制吸收***结构图，***由电力机车高压互感器21、电力机车核心电气设备22、过电压抑制吸收装置23、及过电压抑制吸收***控制装置24构成，其中，过电压抑制吸收***控制装置24与过电压抑制吸收装置23相连，过电压抑制吸收装置23与电力机车核心电气设备22并行联接在电力机车高压互感器21的次边绕组上。 

电力机车高压互感器21将高压交流电转换为机车工作电压，为电力机车核心电气设备22供电。过电压抑制吸收装置23在电力机车过分相时，抑制吸收因操作产生的过电压，对持续运行的电力机车核心电气设备22实施过电压保护。过电压抑制吸收***控制装置24在电力机车过分相时，控制过电压抑制吸收装置23动作，对操作过电压进行抑制吸收，当机车过完分相区时，切断过电压抑制吸收装置23。 

电力机车过分相时，过电压抑制吸收***控制装置24根据接收到的机车操作信号来控制抑制吸收装置23的动作。上述机车操作信号包括分主断信号、合主断信号、主断状态、预告/恢复信号、及受电弓状态。 

分主断信号：当机车进行分主断操作，断开主断路器时，将发出分主断信号； 

合主断信号：当机车进行合主断操作，闭合主断路器时，将发出合主断信号； 

主断状态：当机车主断路器处于闭合状态时，机车主断状态为1，当机车主断路器处于断开状态时，机车主断状态变为0； 

预告/恢复信号：当机车即将过分相时，将提前发出预告信号，提示机车进行分主断操作，当机车即将过完分相区时，将提前发出恢复信号，提示机 车进行合主断操作； 

受电弓状态：当机车受电弓升起时，机车受电弓状态为1，当机车受电弓未升起时，机车受电弓状态为0。 

电力机车过电压抑制吸收***具体工作方式如下： 

当电力机车发出分主断信号、或主断状态为0、或发预告信号、或受电弓状态为1时，过电压抑制吸收***控制装置24控制过电压抑制吸收装置23动作； 

当电力机车过分相时，机车进行分主断操作，关闭辅助机组、断开主断路器，此时过电压抑制吸收***控制装置24根据接收到的机车分主断信号，控制过电压抑制吸收装置23动作，当电力机车通过分相区时，机车进行合主断操作，闭合主断路器，过电压抑制吸收***控制装置24在接收到机车发出的合主断信号后，延迟5秒，切断过电压抑制吸收装置23； 

当电力机车的主断路器处于分主断状态时，将向过电压抑制吸收***控制装置24发出主断状态为0的信号，过电压抑制吸收***控制装置24控制过电压抑制吸收装置23动作，当电力机车进行合主断操作，使主断状态变为1，此时，过电压抑制吸收***控制装置24再根据接收到机车发出的主断状态为1的信号，延迟5秒，切断过电压抑制吸收装置23； 

在电力机车即将过分相时，将提前发出预告信号，提示进行分主断操作，当过电压抑制吸收***控制装置24接收到机车发出的预告信号后，使过电压抑制吸收装置23动作，当随后过电压抑制吸收***控制装置24再接收到机车发出的恢复信号或合主断信号后，延迟5秒，切断过电压抑制吸收装置23； 

当电力机车受电弓升起时，机车受电弓状态为1，此时，过电压抑制吸收***控制装置24根据接收到的受电弓状态为1的信号，控制过电压抑制吸收装置23动作，当过电压抑制吸收***控制装置24再根据接收到机车发出的主断状态为1的信号或合主断信号后，延迟5秒，切断过电压抑制吸收装置23； 

过电压抑制吸收***控制装置24在接收到机车发出的分主断信号、主断状态为0、预告信号、受电弓状态为1中任一种情况后，控制过电压抑制吸收装置23动作，当过电压抑制吸收装置23投入使用60秒后过电压抑制吸收系 统控制装置24仍没接收到切断信号，将自动切断过电压抑制吸收装置23。 

本发明在机车高压互感器21的次边绕组侧加设了过电压抑制吸收装置23和过电压抑制吸收***控制装置24，在机车过分相产生操作过电压时，通过过电压抑制吸收***控制装置24使过电压抑制吸收装置23动作，与电力机车电气核心设备22并联于电力机车高压互感器21的次边绕组侧，抑制吸收操作过电压，保护电力机车核心电气设备22安全运行。 

参见图3，为本发明所提供的电力机车过电压抑制吸收***控制装置24的结构图，包括数字量输入处理电路241、逻辑控制电路242、数字量输出控制电路243。 

由机车上采集的分主断、合主断、主断状态、预告\恢复、受电弓状态等机车信号，通过数字量输入处理电路241转换为可供逻辑控制电路242直接引用的逻辑电平信号，逻辑控制电路242根据采集到的逻辑电平信号，判断主断路器状态，当机车主断路器处于断开状态时，逻辑控制电路242便发出控制脉冲，经过数字量输出控制电路243进行放大处理后，导通MOSFET管，发出控制信号，使过电压抑制吸收装置23动作，对操作产生的过电压进行抑制吸收。 

数字量输入处理电路241包含8路输入控制信号，图4给出了其中一路的原理图。 

参见图4所示，数字量输入支路正输入端INH1经过电阻R33、R34与电阻R49、电容C13、二极管V21的负极相连，数字量输入支路负输入端INH2与电阻R49的另一端、电容C13的另一端和二极管V21的正极相连，二极管V21的负极通过稳压二极管V9的负极接于光电耦合器V1的第一引脚，二极管V21的正极接光电耦合器V1的第二引脚，光电耦合器V1的第四引脚接电源，其第三引脚接电阻R57和电阻R58，电阻R57的另一端接电容C21和施密特触发器DIA的反相输入端，电容C21的另一端和电阻R58的另一端接地，施密特触发器DIA的输出端输出可供逻辑控制电路242直接引用的逻辑电平信号。同时，输出端经过电阻R81接测试口9A。输出端经过电阻R73接到黄色发光二极管1A的负极，二极管1A的正极接电源。 

数字量输入处理电路241工作原理为：加在任何输入端上的有效电平(高 电平)，将使光电耦合器V1工作，施密特反相触发器DIA的输入端1将变为高电平，其输出端2输出低电平，使发光二极管1A发光，控制面板上相应指示灯变亮。有效的电平信号由OUTH通路供给逻辑控制电路242中的现场可编程门阵列(FPGA)判断机车主断路器状态，以便发出控制脉冲，使过电压抑制吸收装置23动作。 

逻辑控制电路242采用XILINX公司的现场可编程门阵列FPGA(XC2S50)芯片，该芯片采用逻辑单元阵列(LCA)的概念，其内部包括可配置逻辑模块(CLB)、输入输出模块(IOB)和内部连线三部分，其主要特点有： 

通过设计ASIC电路，用户可以轻易得到合用的芯片；其内部具有丰富的触发器和I/O引脚，扩展空间大；设计周期短，开发费用低，风险较小；该芯片采用高速CMOS工艺，功耗低，可以与CMOS、TTL电平兼容。 

根据过电压抑制吸收***控制装置24实现的功能需求，所述逻辑控制电路242主要实现如下几个功能，其结构图如图5所示： 

(1)输入机车数字量信号 

输入机车数字量信号指的是由机车上采集的分主断、合主断、主断状态、预告/恢复、受电弓状态等机车信号，通过数字量输入处理电路241，转换为可供FPGA直接引用的逻辑电平信号，以便FPGA进行逻辑分析。 

(2)输出脉冲信号 

FPGA根据采集到的输入逻辑电平信号，判断主断路器的状态，当电力机车主断路器处于断开状态时，FPGA便发出控制脉冲，经数字量输出控制电路243处理后，导通开关MOSFET管，使过电压抑制吸收装置23投入使用，对操作过电压起抑制吸收作用。 

(3)FPGA专用配置芯片 

目前大部分FPGA都是基于SRAM工艺的，而SRAM工艺的芯片在掉电后信息就会丢失，一定需要外加一片专用配置芯片，上电的时候，由这个专用配置芯片把数据加载到FPGA中，然后FPGA就可以正常的工作，由于配置时间很短，不会影响***的正常工作。 

本***中采用的专用配置芯片为XILINX公司的2Mbit容量的XCF01S，通过JIAG口编程。 

芯片XCF01S的电路原理图如图6所示，逻辑控制电路242的配置流程如图7所示： 

在***上电的时候，若电源电压还没达到芯片要求的电压，XCF01S保持INIT(RESET管脚)为低，复位XCF01S，一旦配置芯片的电源正常了(达到Vpor)，RESET管脚释放(OTL输出)，通过1个3.3K的电阻上拉至+3.3V。此时，INIT电平由FPGA的INIT管脚决定。FPGA同样也检测FPGA的电源电压，若未准备好，保持INIT低电平，清除FPGA的上次配置信息；正常了使INIT变高，复位XCF01S。 

逻辑控制电路242有两种启动配置方式，一种是上电配置模式，一种为用户操作配置模式，对于第一种RST在上电过程将在电源电压正常后维持低电平一段时间，第二种为当XCF01S在被JTAG口编程后由CF管脚将RST拉至低电平，这两种方式均可启动一次FPGA的配置，具体配置流程为： 

步骤701：把RST管脚拉至低电平； 

步骤702：清除FPGA上次的配置信息； 

步骤703：判断RST管脚是否仍为低，若是，则推迟配置，FPGA继续保持清除上次配置信息，INIT继续为低，同时FPGA也使DONE管脚变低，XCF01S被选中，否则，进入步骤704； 

步骤704：判断清除是否完成，若否，推迟配置，若是，INIT变为高电平，进入步骤705； 

步骤705：FPGA产生时钟采样，开始从XCF01S读取配置信息； 

步骤706：由FPGA产生的每个CCLK(频率为25MHz)的上升沿从PROM读取1位配置信息，直到全部配置信息全部读入； 

步骤707：检验CRC是否正确，若是进入步骤708，若否，INIT变低，退出下载过程，清除已下载的信息； 

步骤708：DONE将变高，置XCF01S为低功耗运行状态，同时FPGA初始化，I/O管脚从高阻状态转换为按配置文件所决定的状态； 

步骤709：配置完成。 

逻辑控制电路242的工作原理为：XC2S50芯片的关键引脚有I/O输入引脚，从数字量输入处理电路241接收5路表示电力机车操作的逻辑电平信号， 分别为分主断信号、合主断信号、主断状态、预告/恢复、受电弓状态，用A至E表示各路输入引脚的逻辑值，设定逻辑值0代表低电平，逻辑值1代表高电平。用A表示机车进行分主断操作，若A＝1，表示机车进行分主断操作，断开主断路器，当机车进行合主断操作时，A＝0；用B表示机车进行合主断操作，若B＝1，表示机车进行合主断操作，主断路器闭合，当机车进行分主断操作时，B＝0；因此有，当A＝1时，必有B＝0，同样，B＝1时，必有A＝0；用C表示机车主断路器状态，若C＝1，表示机车主断路器处于闭合状态，若C＝0，表示机车主断路器处于断开状态；用D表示机车进、出分相前给出的提示操作，若D＝1，表示机车即将过分相时给出预告提示，若D＝0，表示机车即将过完分相时给出恢复提示；用E表示机车受电弓状态，若E＝1，表示机车处于受电弓状态，若E＝0，表示机车不处于受电弓状态。 

XC2S50芯片的I/O输出引脚为数字量输出控制电路243输出控制脉冲，经过放大处理，导通或关断MOSFET管，控制过电压抑制吸收装置23的动作与切断。用M表示动作或切断过电压抑制吸收装置23，若M＝1，表示输出控制脉冲，导通MOSFET管，使过电压抑制吸收装置23工作；若M＝0，表示输出控制脉冲，关断MOSFET管，切断过电压抑制吸收装置23。 

当机车主断路器断开，即A＝1，或机车主断路器处于断开状态，即C＝0，或机车即将过分相时给出预告提示，即D＝1，或机车处于受电弓状态，即E＝1时，输出控制脉冲至数字量输出控制电路243，导通MOSFET管，使过电压抑制吸收装置23动作，即M＝1，用逻辑语言表示为： 

IF A＝1OR C＝0OR D＝1OR E＝1THEN M＝1 

当电力机车过分相时，机车进行分主断操作，断开主断路器，即A＝1，向数字量输出控制电路243输出控制脉冲，导通MOSFET管，使过电压抑制吸收装置23动作，即M＝1，机车过完分相，进行合主断操作，闭合主断路器，即B＝1，则延迟5秒后输出控制脉冲，关断MOSFET管，切断过电压抑制吸收装置23，即M＝0，用逻辑语言表示为： 

IF A＝1THEN M＝1此时，再当B＝1时，延迟5秒M＝0 

当电力机车进行分主断操作，主断路器处于断开状态时，即C＝0，输出控制脉冲，导通MOSFET管，使过电压抑制吸收装置23动作，即M＝1，当机 车再进行合主断操作，使主断路器处于闭合状态时，即C＝1，则延迟5秒后输出控制脉冲，关断MOSFET管，切断过电压抑制吸收装置23，即M＝0，用逻辑语言表示为： 

IF C＝0THEN M＝1此时，再当C＝1时，延迟5秒M＝0 

在电力机车即将过分相区时，将提前发出预告信号，提示进行分主断操作，即D＝1，输出控制脉冲，导通MOSFET管，使过电压抑制吸收装置23动作，即M＝1，当机车即将过完分相区，将提前发出恢复信号，提示进行分主断操作，即D＝0，或电力机车进行合主断操作，使B＝1时，则延迟5秒后输出控制脉冲，关断MOSFET管，切断过电压抑制吸收装置23，即M＝0，用逻辑语言表示为： 

IF D＝1THEN M＝1此时，再当D＝0OR B＝1时，延迟5秒M＝0 

当电力机车受电弓升起时，机车受电弓状态为1，即E＝1，输出控制脉冲导通，MOSFET管，过电压抑制吸收装置23投入使用，即M＝1，当电力机车进行合主断操作，使B＝1，或机车主断路器处于闭合状态，即C＝1时，则延迟5秒后输出控制脉冲，关断MOSFET管，切断过电压抑制吸收装置23，即M＝0，用逻辑语言表示为： 

IF E＝1THEN M＝1此时，再当B＝1OR C＝1时，延迟5秒M＝0 

过电压抑制吸收***控制装置24在接收到机车发出的分主断信号(A＝1)、主断状态为0(C＝0)、预告信号(D＝1)、受电弓状态为1(E＝1)中任一种情况下，输出控制脉冲，导通MOSFET管，使过电压抑制吸收装置23动作，即M＝1，则当过电压抑制吸收装置23投入使用60秒后过电压抑制吸收***控制装置24仍没接收到切除信号，将自动切断过电压抑制吸收装置23，即M＝0，用逻辑语言表示为： 

IF A＝1 OR C＝0 OR D＝1OR E＝1THEN M＝1当60秒后无信号，则M＝0 

此即为逻辑控制电路242的具体工作原理。 

所述数字量输出控制电路243，采用4路数字信号MOSFET管驱动输出，且4路输出支路在原理上是一致的，图8给出其中的一条支路原理图。 

参见图8，所述数字量输出控制支路的脉冲信号输入端INH′接施密特触发器D3A的反相输入端和电阻R89，电阻R89的另一端接测试口15A，施密特 触发器D3A的输出端接电阻R97和发光二极管7A的正极，发光二极管7A的负极经过电阻R93接地，电阻R97的另一端接电阻R101和三极管V45的基极，三极管V45的发射极与电阻R101的另一端共同接地，三极管V45的集电极接电阻R105、电阻R106、二极管V29的正极，二极管V29的负极接电源和脉冲变压器T1的原边正极，电阻R105和电阻R106的另一端共同接到脉冲变压器T1的原边负极，T1的次边正极接二极管V33的正极，次边负极接稳压二极管V17的正极，二极管V33的负极和稳压二极管V17的负极共同接于电容C29的一端和MOSFET管V41的源极，电容的另一端与稳压二极管V17的正极及MOSFET管V41的栅极共同接于二极管V37的正极，电阻R113并联于电容C29的两端，MOSFET管V41的漏极接压敏电阻R117、电容C33和保险丝F1，保险丝F1接电源，电容C33经电阻R121与压敏电阻的另一端共同接于二极管V37的负极，并接到输出端OUTH′。 

数字量输出控制电路243工作原理为：4路MOSFET管驱动输出电路是通过逻辑控制电路242中的现场可编程门阵列FPGA挂在数据总线上的。当总线上对应位被写“1”时，FPGA器件控制输出的50KHz、+5V的脉冲列控制信号由INH′输入，经过施密特反相触发器D3A进行反相处理后，点亮对应的黄色发光二极管7A，使之发光，对于每一条输出通道，在本***的控制面板上均有一黄色发光二极管，用于指示该路有信号输出。同时，该反相信号控制三极管V45的通断状态，在脉冲变压器T1的原边加上频率相同、幅值为+24V的脉冲列，经过脉冲变压器T1，在次边形成隔离的脉冲控制信号驱动IRF840型MOSFET驱动管V41使之触发导通。在电路的U-IN端，有常在电压+110V，当MOSFET驱动管V41导通时，V41的D、S极作为一对开关触点闭合导通，使U-IN端和输出OUTH′端经过MOSFET驱动管V41形成回路，在OUTH′端输出110V控制信号给过电压抑制吸收装置23，使之动作，进行过电压的抑制和吸收。 

在本发明所提供的过电压抑制吸收***控制装置24中，其供电模块采用多电源组合供电，要用到的电压有+24V DC、+5V DC、+3.3V DC、+2.5V DC。其中，+24V DC电压供输出脉冲变压器T1使用，+5V DC供部分电路的逻辑芯片使用，+3.3V DC及+2.5V DC供可编程逻辑器件FPGA使用。其具体电路设 计如下所述： 

(1)+24V DC电源电路 

+24V DC电源由机车上的直流110V电源通过DC-DC转换芯片TL20-110S24取得。电路在设计时，为了提高***运行的可靠性，在直流110V接入时进行了电磁兼容处理EMI和谐波吸收处理。其中，电磁兼容EMC是指设备或***在其电磁环境中符合要求运行并不对其环境中的任何设备产生无法忍受的电磁干扰的能力。电路设计时，为了防止电源接反及外部电源干扰，在其***加了一个快速恢复二极管及电容、电感进行滤波。 

其具体电路参见图9所示，U1为TL20-110S24转换芯片，电路IN1端入+110V电压，IN1接二极管V49的正极，二极管V49的负极经过电感L1接到U1芯片的Vin+脚和有向电容C3的正极，电容C 3的负极接到U1芯片的Vin-脚，U1芯片的Vo+引脚为输出端OUT1，输出+24V电压，U1芯片的GND引脚接地，同时，电容C4接在U1芯片的Vo+引脚和GND引脚之间。 

TL20-110S24转换芯片，其标称输入电压为110V DC，标称输出电压为+24.1V DC，直流110V DC电压由芯片Vin+、Vin-引脚输入，由Vo+引脚输出+24V DC电压，为产生+5V DC电源的LM317芯片提供+24V电源。 

(2)+5V DC电源电路 

+5V DC电源采用稳压器件LM317产生，其具体电路参见图10所示，U2为稳压期间LM317，输入端IN2接收来自U1芯片的+24V电压，输入到U2芯片的Vin引脚，电容C5和有向电容C6的正极接到U2的Vin引脚，电容C5的另一端和电容C6的负极与电阻R3的共同接地，电阻R3的另一端和电阻R4的接于U2芯片的ADJ引脚，电阻R4的另一端接U2芯片的+Vout引脚，该引脚为U2芯片的输出端OUT2，输出+5V电压，在输出端接有向电容C7的正极和电容C8，C7的负极和C8的另一端接地。 

来自U1的+24V DC电源由Vin引脚引入，由+Vout引脚输出+5V DC电源，为产生+3.3V DC、+2.5V DC的芯片提供工作电源。 

其中电容C5、C6和电容C7、C8分别构成两组滤波电路。 

稳压器件LM317的输出电压在1.2V～37V之间，输出电流高达1.5A，其输出电压与输入电压之间没有一个明显的数学关系，只与外部电阻R3、R4有 关，在输入电压与输出电压满足下列关系3V≤Vin-+Vout≤40V时，有+Vout＝1.25V(1+R3/R4) 

因此，只要R3/R4＝3，便可输出5V电压。 

(3)+2.5V DC电源电路 

+2.5V DC电源电路的设计采用芯片TPS76825Q，该芯片为20引脚的PWP封装，输入为+5V DC电压，加上***电路，直接产生+2.5V DC电压，为FPGA提供工作电源。 

其具体电路设计图如图11所示，U3为TPS76825Q芯片，U3芯片的IN引脚输入电压+5V；U3芯片的OUT引脚为输出端OUT3，输出电压+2.5V，在输出端对地加一钽电解电容C42，以稳定内部的控制电路；EN引脚为使能控制，当该引脚为逻辑高电平时，芯片将工作在关断模式，当该引脚为低电平时，使能芯片；U3芯片的PG引脚的作用是电压跌落检测，当输出电压大于标准值的83％时，引脚为高阻状态，当输出电压小于标准值的83％时，该引脚输出一个低电平，该引脚加一上拉电阻R127，以保证在空闲状态其输出值为高电平；U3芯片的GND/HSINK引脚接地，并通过电容C41接+5V电源。 

(4)+3.3V DC电源电路 

+3.3V DC电源电路的设计采用芯片TPS75433Q，输入+5V DC，输出+3.3VDC，为FPGA提供工作电源。 

其具体电路设计图如图12所示，U4为TPS75433Q芯片，该芯片的引脚含义和U3芯片大致相同。U4芯片的IN引脚为输入端IN4，输入电压+5V；OUT引脚为输出端OUT4，输出电压+3.3V，对地加一钽电解电容C39，以稳定内部的控制电路；EN引脚为使能控制，通过电阻R125接地，电容C37与电阻R126并联于EN引脚与地之间；FB引脚接收来自于OUT引脚的输出电压+3.3V，形成反馈电路，起稳定电压作用；GND/HSINK引脚接地。 

以上所有电源芯片均能提供最大1A的输出电流，满足***各部分供电需求，并留有充足裕量，精度＞2％。 

以上即为本发明所提供的过电压抑制吸收***及其控制装置的具体实施方式。 

在本发明的实施例中，逻辑控制电路242采用可编程逻辑阵列FPGA实现， 在本发明的其他实施例中，也可由复杂可编程逻辑器件CPLD或单片机来实现。 

在本发明的实施例中，数字量输入处理电路241和数字量输出控制电路243分别采用8条和4条通道实现，在本发明的其他实施例中，输入输出通道可扩展到N(N为整数)通道，并可用其他输入输出通道代替。 

在本发明的实施例中，采用的是表面贴装SMT器件，在本发明的其他实施例中，可用插装器件替代。 

其上所述为本发明提供的电力机车过电压抑制吸收***的介绍，同时，本发明还提供一种电力机车过电压抑制吸收***的控制方法，该方法包括以下步骤： 

步骤131：电力机车向过电压抑制吸收***控制装置发送机车操作信号； 

步骤132：过电压抑制吸收***控制装置根据接收到的操作电信号进行判断，当操作电信号为动作指令时，进入步骤133，当操作电信号为切断指令时，进入步骤134； 

步骤133：将机车操作电信号转换为逻辑电平信号，通过逻辑控制电路发出相应的控制脉冲，经过放大处理后，导通MOSFET门电路，发送控制信号至过电压抑制吸收装置，进入步骤135； 

步骤134：将机车操作电信号转换为逻辑电平信号，通过逻辑控制电路发出相应的控制脉冲，经过放大处理后，关断MOSFET门电路，发送控制信号至过电压抑制吸收装置，进入步骤136； 

步骤135：过电压抑制吸收装置动作，结束流程； 

步骤136：切断过电压抑制吸收装置，结束流程； 

其中，在步骤131中，当电力机车过分相时，要进行分主断操作，断开机车主断路器，此时，向过电压抑制吸收***控制装置发送动作指令，包括分主断信号、主断状态为0、发预告信号、或受电弓状态为1；当电力机车过完分相区，要进行合主断操作，闭合机车主断路器，此时，向过电压抑制吸收***控制装置发送切断指令，包括合主断信号、或主断状态为1、或发恢复信号、或受电弓状态为0。 

以上对本发明所提供的一种电力机车过电压抑制吸收***及控制方法进行了详细介绍，本文中应用了具体个例对本发明的原理及实施方式进行了阐 述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制。 

Claims (9)

1.一种电力机车过电压抑制吸收***，该***包括电力机车高压互感器、电力机车核心电气设备，所述电力机车高压互感器用于将高压交流电转换为机车工作电压，为所述电力机车核心电气设备供电，其特征在于，该***还包括：

过电压抑制吸收装置，与所述电力机车核心电气设备并联接于所述电力机车高压互感器的次边绕组上，用于在电力机车过分相时，对因操作产生的过电压进行抑制吸收；

过电压抑制吸收***控制装置，与所述过电压抑制吸收装置相连，用于在电力机车过分相时，控制所述过电压抑制吸收装置动作，在机车过完分相区时，切断所述过电压抑制吸收装置；

所述过电压抑制吸收***控制装置包括：数字量输入处理电路，用于将机车运行时的操作信号转换为逻辑电平信号；逻辑控制电路，用于根据上述逻辑电平信号，在机车过分相时，发出相应的控制脉冲至数字量输出控制电路；数字量输出控制电路，用于对上述控制脉冲进行放大处理，导通MOSFET管，向所述过电压抑制吸收装置发送控制信号，控制所述过电压抑制吸收装置动作；

其中，所述数字量输入处理电路由8条相同的数字量输入支路组成，其中一条数字量输入支路包括第一二极管、第一电容、第一稳压二极管、第一光电耦合器、及第一施密特触发器；

所述第一二极管的负极与所述第一稳压二极管的负极接于所述数字量输入支路正输入端，所述第一二极管的正极与所述第一光电耦合器的第二引脚接于所述数字量输入支路负输入端，所述第一稳压二极管的正极接所述第一光电耦合器的第一引脚，所述第一光电耦合器的第四引脚接电源，第三引脚接所述第一施密特触发器的反相输入端，所述第一施密特触发器的输出端接所述逻辑控制电路，所述第一电容并联于所述第一二极管两端。

2.根据权利要求1所述的***，其特征在于，所述数字量输入支路还包括第一电阻，所述第一电阻并联在所述第一电容两端。

3.根据权利要求1所述的***，其特征在于，所述数字量输入支路还包括第二电阻、第三电阻、及第二电容；

所述第二电阻的两端分别连接所述第一光电耦合器的第三引脚与所述第一施密特触发器的反相输入端，所述第三电阻的两端分别连接所述第一光电耦合器的第三引脚和地，所述第二电容的两端分别连接所述第一施密特触发器的反相输入端和地。

4.根据权利要求1所述的***，其特征在于，所述数字量输入支路还包括所述第一发光二极管，所述第一发光二极管负极接所述第一施密特触发器的输出端，正极接电源。

5.根据权利要求1所述的***，其特征在于，所述数字量输出控制电路由4条相同的数字量输出控制支路组成，其中，一条数字量输出控制支路包括第一施密特触发器、第一电阻、第一三极管、第一二极管、第二电阻、第一脉冲变压器、第一稳压二极管、第一MOSFET管、及第一压敏电阻；

所述第一施密特触发器的反相输入端接所述逻辑控制电路，输出端接所述第一三极管的基极和所述第一电阻一端，所述第一三极管的发射极接所述第一电阻的另一端和地，所述第一三级管的集电极接所述第一二极管的正极和所述第二电阻一端，所述第一二极管的负极接电源和所述第一脉冲变压器的原边正极，所述第二电阻的另一端接所述第一脉冲变压器的原边负极，所述第一脉冲变压器的次边正极接所述第一稳压管的负极和所述第一MOSFET管的源极，次边负极接所述第一稳压二极管的正极和所述第一MOSFET管的栅极，所述第一压敏电阻接所述第一MOSFET管的漏极和栅极，所述第一MOSFET管的栅极接所述过电压抑制吸收装置。

6.根据权利要求5所述的***，其特征在于，所述数字量输出控制支路还包括第一发光二极管，所述第一发光二极管正极连接所述第一施密特触发器的输出端，负极接地。

7.根据权利要求6所述的***，其特征在于，所述数字量输出控制支路还包括第三电阻，所述第三电阻的两端分别接所述第一施密特触发器的输出端和所述第一三极管的基极。

8.根据权利要求6所述的***，其特征在于，所述数字量输出控制支路还包括第二二极管，所述第二二极管的正极接所述第一MOSFET管的栅极，负极接所述过电压抑制吸收装置。

9.根据权利要求6所述的***，其特征在于，所述数字量输出控制支路还包括第四电阻和第一电容，所述第四电阻和所述第一电容并联接在所述第一MOSFET管的源极和栅极间。

Images